JPH07272483A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07272483A JPH07272483A JP6064766A JP6476694A JPH07272483A JP H07272483 A JPH07272483 A JP H07272483A JP 6064766 A JP6064766 A JP 6064766A JP 6476694 A JP6476694 A JP 6476694A JP H07272483 A JPH07272483 A JP H07272483A
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- semiconductor memory
- memory cell
- line drive
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Abstract
(57)【要約】
【目的】一つのワード線駆動回路が不良となっても、半
導体メモリの誤動作を防止し、信頼性の向上を図る。 【構成】１本のワード線に複数のワード線駆動回路を並
列に接続した構成とする。 【効果】ワード線駆動回路の内、一つが当初より不良で
あったり、使用中に不良となった場合でも、残る他のワ
ード線駆動回路でワード線を正常に駆動できる。また、
一つのワード線駆動回路が駆動するワード線のＣＲ負荷
を低減できるため、高速化にも有効である。
導体メモリの誤動作を防止し、信頼性の向上を図る。 【構成】１本のワード線に複数のワード線駆動回路を並
列に接続した構成とする。 【効果】ワード線駆動回路の内、一つが当初より不良で
あったり、使用中に不良となった場合でも、残る他のワ
ード線駆動回路でワード線を正常に駆動できる。また、
一つのワード線駆動回路が駆動するワード線のＣＲ負荷
を低減できるため、高速化にも有効である。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに係り、特
に、信頼性の向上、及びワード線駆動の高速化を図った
半導体メモリに関するものである。
に、信頼性の向上、及びワード線駆動の高速化を図った
半導体メモリに関するものである。
【０００２】
【従来の技術】従来の半導体メモリのワード線駆動方式
を、メモリセルアレイが非分割の場合と分割の場合とで
説明する。まず、メモリセルアレイが非分割の場合を図
２を用いて説明する。ＤＲ１１〜ＤＲｍ１はワード線駆
動回路、ＭＣ１１〜ＭＣｍｎはメモリセル、ＭＡはメモ
リセルアレイ、Ｗ１〜Ｗｍはワード線、ＤＬ１〜ＤＬｍ
はワード線駆動回路の駆動線である。図２に示すよう
に、アレイの左端から右端まで行方向に並ぶメモリセル
ＭＣ１１〜ＭＣ１ｎはワード線Ｗ１に接続されており、
ワード線Ｗ１はワード線駆動回路ＤＲ１１で駆動され
る。そして、このような関係にあるワード線駆動回路及
びワード線及びメモリセルが列方向に幾つか配置されて
いる。このように、従来のワード線駆動方式では、一つ
のワード線駆動回路で１本のワード線を駆動する方式と
なっている。
を、メモリセルアレイが非分割の場合と分割の場合とで
説明する。まず、メモリセルアレイが非分割の場合を図
２を用いて説明する。ＤＲ１１〜ＤＲｍ１はワード線駆
動回路、ＭＣ１１〜ＭＣｍｎはメモリセル、ＭＡはメモ
リセルアレイ、Ｗ１〜Ｗｍはワード線、ＤＬ１〜ＤＬｍ
はワード線駆動回路の駆動線である。図２に示すよう
に、アレイの左端から右端まで行方向に並ぶメモリセル
ＭＣ１１〜ＭＣ１ｎはワード線Ｗ１に接続されており、
ワード線Ｗ１はワード線駆動回路ＤＲ１１で駆動され
る。そして、このような関係にあるワード線駆動回路及
びワード線及びメモリセルが列方向に幾つか配置されて
いる。このように、従来のワード線駆動方式では、一つ
のワード線駆動回路で１本のワード線を駆動する方式と
なっている。
【０００３】メモリセルアレイ非分割の構成において、
アクセス時間或いは消費電力が満足されるならば、本構
成は回路数が少なく、面積が小さくて済むため最良の構
成といえる。しかし、高速・高集積メモリの高速化・低
電力化のために、メモリセルアレイの構成法が重要とな
っている。すなわち、前述のような構成ではメモリセル
を選択するためのワード線が長大になり、その容量及び
抵抗の負荷（以下、ＣＲ負荷）により、アクセス時間が
律速されるためである。
アクセス時間或いは消費電力が満足されるならば、本構
成は回路数が少なく、面積が小さくて済むため最良の構
成といえる。しかし、高速・高集積メモリの高速化・低
電力化のために、メモリセルアレイの構成法が重要とな
っている。すなわち、前述のような構成ではメモリセル
を選択するためのワード線が長大になり、その容量及び
抵抗の負荷（以下、ＣＲ負荷）により、アクセス時間が
律速されるためである。
【０００４】近年、この問題を解決するために図３に示
すようなメモリセルアレイ分割の構成が採用されてい
る。この構成は、メモリセルアレイ及びワード線を幾つ
かに分割し、各々のワード線を各々のワード線駆動回路
で駆動する構成である。この構成によりワード線が短縮
されるため、そのＣＲ負荷が低減されアクセス時間の高
速化及び低電力化が図られている。
すようなメモリセルアレイ分割の構成が採用されてい
る。この構成は、メモリセルアレイ及びワード線を幾つ
かに分割し、各々のワード線を各々のワード線駆動回路
で駆動する構成である。この構成によりワード線が短縮
されるため、そのＣＲ負荷が低減されアクセス時間の高
速化及び低電力化が図られている。
【０００５】図３は説明の簡単化のために、メモリセル
アレイ及びワード線が２分割された例を示している。Ｍ
ＡＡ及びＭＡＢは２分割されたメモリセルアレイであ
り、Ｗ１Ａ及びＷ１Ｂ(或いはＷｍＡ及びＷｍＢ)は２分
割されたワード線である。各々のワード線Ｗ１Ａ〜Ｗｍ
Ｂは各々のワード線駆動回路ＤＲ１１Ａ〜ＤＲｍ１Ｂで
駆動されている。このような構成により、分割されたワ
ード線Ｗ１ＡとＷ１ＢのＣＲ負荷は、非分割の場合の半
分に低減されている。このため、アクセス時間の高速化
が達成されている。また、例えば、ワード線駆動回路Ｄ
Ｒ１１ＡとＤＲ１１Ｂのいずれか一方、（及びワード線
Ｗ１ＡとＷ１Ｂのいずれか一方）を選択するようにし、
低電力化を図っている例もある。すなわち、この場合は
選択されるメモリセルが、非分割の場合の半分であるた
め、メモリセルで消費される電力も半分となり、低電力
化が達成される。ところで、このメモリセルアレイ分割
の構成の場合も、一つのワード線駆動回路で１本のワー
ド線を駆動する方式となっている。
アレイ及びワード線が２分割された例を示している。Ｍ
ＡＡ及びＭＡＢは２分割されたメモリセルアレイであ
り、Ｗ１Ａ及びＷ１Ｂ(或いはＷｍＡ及びＷｍＢ)は２分
割されたワード線である。各々のワード線Ｗ１Ａ〜Ｗｍ
Ｂは各々のワード線駆動回路ＤＲ１１Ａ〜ＤＲｍ１Ｂで
駆動されている。このような構成により、分割されたワ
ード線Ｗ１ＡとＷ１ＢのＣＲ負荷は、非分割の場合の半
分に低減されている。このため、アクセス時間の高速化
が達成されている。また、例えば、ワード線駆動回路Ｄ
Ｒ１１ＡとＤＲ１１Ｂのいずれか一方、（及びワード線
Ｗ１ＡとＷ１Ｂのいずれか一方）を選択するようにし、
低電力化を図っている例もある。すなわち、この場合は
選択されるメモリセルが、非分割の場合の半分であるた
め、メモリセルで消費される電力も半分となり、低電力
化が達成される。ところで、このメモリセルアレイ分割
の構成の場合も、一つのワード線駆動回路で１本のワー
ド線を駆動する方式となっている。
【０００６】
【発明が解決しようとする課題】以上、従来の半導体メ
モリのワード線駆動方式は、メモリセルアレイの分割，
非分割を問わず、一つのワード線駆動回路で１本のワー
ド線を駆動する方式である。従って、半導体メモリの製
造、或いは使用中にワード線駆動回路が一つでも不良と
なった場合、製造歩留まりの低下、或いは装置の故障を
引き起こすことになる。
モリのワード線駆動方式は、メモリセルアレイの分割，
非分割を問わず、一つのワード線駆動回路で１本のワー
ド線を駆動する方式である。従って、半導体メモリの製
造、或いは使用中にワード線駆動回路が一つでも不良と
なった場合、製造歩留まりの低下、或いは装置の故障を
引き起こすことになる。
【０００７】本発明の目的は、一つのワード線駆動回路
が不良でも、半導体メモリが誤動作しない構成とし、信
頼性の向上を図ることにある。
が不良でも、半導体メモリが誤動作しない構成とし、信
頼性の向上を図ることにある。
【０００８】
【課題を解決するための手段】上記目的は、１本のワー
ド線に複数のワード線駆動回路が並列に接続されている
構成とすることで達成される。
ド線に複数のワード線駆動回路が並列に接続されている
構成とすることで達成される。
【０００９】
【作用】すなわち、並列に接続されている複数のワード
線駆動回路の内、一つが不良であっても、残る他のワー
ド線駆動回路がワード線を正常に駆動するため、半導体
メモリの誤動作が生じず、信頼性が向上する。
線駆動回路の内、一つが不良であっても、残る他のワー
ド線駆動回路がワード線を正常に駆動するため、半導体
メモリの誤動作が生じず、信頼性が向上する。
【００１０】
【実施例】図１に本発明の第１の実施例を示す。ＭＣ１
１〜ＭＣｍｎはメモリセル、ＭＡはメモリセルアレイ、
Ｗ１〜Ｗｍはワード線、ＤＬ１〜ＤＬｍはワード線駆動
回路の駆動線、ＤＲ１１及びＤＲｍ１はワード線駆動回
路であり、インバータ或いはデコーダドライバである。
図１に示すように、アレイの左端から右端まで行方向に
並ぶメモリセルＭＣ１１〜ＭＣ１ｎはワード線Ｗ１に接
続されており、ワード線Ｗ１はワード線駆動回路ＤＲ１
１により駆動される。そして、このような関係にあるワ
ード線駆動回路及びワード線及びメモリセルが列方向に
幾つか配置されている。以上は図２に示す従来例と全く
同様である。しかし、本実施例では、例えば、ワード線
Ｗ１を駆動するワード線駆動回路として、ＤＲ１１のみ
でなくＤＲ１２〜ＤＲ１ｎがＤＲ１１と並列に接続され
ている。このように、１本のワード線に複数のワード線
駆動回路が並列に接続されている構成が本発明の特長で
ある。従って、並列に接続されている複数のワード線駆
動回路の内、一つが当初より不良であったり、使用中に
不良となった場合でも、他のワード線駆動回路がワード
線を正常に駆動するため、半導体メモリの誤動作は回避
され、歩留まりを向上することができる。
１〜ＭＣｍｎはメモリセル、ＭＡはメモリセルアレイ、
Ｗ１〜Ｗｍはワード線、ＤＬ１〜ＤＬｍはワード線駆動
回路の駆動線、ＤＲ１１及びＤＲｍ１はワード線駆動回
路であり、インバータ或いはデコーダドライバである。
図１に示すように、アレイの左端から右端まで行方向に
並ぶメモリセルＭＣ１１〜ＭＣ１ｎはワード線Ｗ１に接
続されており、ワード線Ｗ１はワード線駆動回路ＤＲ１
１により駆動される。そして、このような関係にあるワ
ード線駆動回路及びワード線及びメモリセルが列方向に
幾つか配置されている。以上は図２に示す従来例と全く
同様である。しかし、本実施例では、例えば、ワード線
Ｗ１を駆動するワード線駆動回路として、ＤＲ１１のみ
でなくＤＲ１２〜ＤＲ１ｎがＤＲ１１と並列に接続され
ている。このように、１本のワード線に複数のワード線
駆動回路が並列に接続されている構成が本発明の特長で
ある。従って、並列に接続されている複数のワード線駆
動回路の内、一つが当初より不良であったり、使用中に
不良となった場合でも、他のワード線駆動回路がワード
線を正常に駆動するため、半導体メモリの誤動作は回避
され、歩留まりを向上することができる。
【００１１】次に、第２の実施例を図４に示す。本実施
例は、第１の実施例で述べたワード線駆動回路をＣＭＯ
Ｓインバータで構成した場合を示している。ＤＲ１１〜
ＤＲ１ｎはＣＭＯＳインバータであり、それらの入力は
ワード線駆動回路の駆動線ＤＬ１に接続され、出力はワ
ード線Ｗ１に接続されている。また、ＤＣ１〜ＤＣｍは
ＣＭＯＳインバータを駆動するためのデコーダドライバ
である。
例は、第１の実施例で述べたワード線駆動回路をＣＭＯ
Ｓインバータで構成した場合を示している。ＤＲ１１〜
ＤＲ１ｎはＣＭＯＳインバータであり、それらの入力は
ワード線駆動回路の駆動線ＤＬ１に接続され、出力はワ
ード線Ｗ１に接続されている。また、ＤＣ１〜ＤＣｍは
ＣＭＯＳインバータを駆動するためのデコーダドライバ
である。
【００１２】次に、例えば、ワード線Ｗ１が選択される
時の動作を説明する。ワード線Ｗ１が選択されるのは、
デコーダドライバの入力ＩＮ１〜ＩＮｍ及びＩＮ１１の
内、ＩＮ１のみがハイレベルで、その他のＩＮｍ及びＩ
Ｎ１１がローレベルの時である。この時、駆動電流ＩＣ
ＳはデコーダドライバＤＣ１のトランジスタＱ１を介し
て抵抗Ｒ１に流れ、他のデコーダドライバＤＣｍの抵抗
Ｒ１には流れない。従って、デコーダドライバＤＣ１の
出力であるＤＬ１の電位のみが放電回路ＣＳによりロー
レベルとなり、ＣＭＯＳインバータにより、ワード線Ｗ
１が選択レベルのハイレベルとなる。一方、その他のデ
コーダドライバＤＣｍの出力であるDLmの電位はハイレ
ベルとなり、ＣＭＯＳインバータにより、他のワード線
は非選択レベルのローレベルとなる。
時の動作を説明する。ワード線Ｗ１が選択されるのは、
デコーダドライバの入力ＩＮ１〜ＩＮｍ及びＩＮ１１の
内、ＩＮ１のみがハイレベルで、その他のＩＮｍ及びＩ
Ｎ１１がローレベルの時である。この時、駆動電流ＩＣ
ＳはデコーダドライバＤＣ１のトランジスタＱ１を介し
て抵抗Ｒ１に流れ、他のデコーダドライバＤＣｍの抵抗
Ｒ１には流れない。従って、デコーダドライバＤＣ１の
出力であるＤＬ１の電位のみが放電回路ＣＳによりロー
レベルとなり、ＣＭＯＳインバータにより、ワード線Ｗ
１が選択レベルのハイレベルとなる。一方、その他のデ
コーダドライバＤＣｍの出力であるDLmの電位はハイレ
ベルとなり、ＣＭＯＳインバータにより、他のワード線
は非選択レベルのローレベルとなる。
【００１３】ここで、例えば、ワード線Ｗ１に接続され
ている複数のＣＭＯＳインバータＤＲ１１〜ＤＲ１ｎの
内、ＤＲ１１のＰＭＯＳトランジスタＭＰ１１、或いは
ＮＭＯＳトランジスタＭＮ１１が結晶欠陥等により当初
より不良であったり、使用中に不良となった場合でも、
その他のＣＭＯＳインバータＤＲ１２〜ＤＲ１ｎがワー
ド線を正常に駆動するため、半導体メモリの誤動作は回
避され、歩留まりを向上することができる。
ている複数のＣＭＯＳインバータＤＲ１１〜ＤＲ１ｎの
内、ＤＲ１１のＰＭＯＳトランジスタＭＰ１１、或いは
ＮＭＯＳトランジスタＭＮ１１が結晶欠陥等により当初
より不良であったり、使用中に不良となった場合でも、
その他のＣＭＯＳインバータＤＲ１２〜ＤＲ１ｎがワー
ド線を正常に駆動するため、半導体メモリの誤動作は回
避され、歩留まりを向上することができる。
【００１４】次に、第３の実施例を図５に示す。本実施
例は、メモリセルアレイ及びワード線が分割されている
場合の実施例であり、図は簡単化のために２分割されて
いる例を示している。ＭＡＡ，ＭＡＢはメモリセルアレ
イ、Ｗ１Ａ〜ＷｍＢはワード線、ＤＬ１〜ＤＬｍはワー
ド線駆動回路の駆動線、ＤＲ１１Ａ〜ＤＲｍｎＢはワー
ド線駆動回路である。本実施例も第１の実施例と同様
に、１本のワード線に複数のワード線駆動回路が並列に
接続されている。すなわち、各ワード線Ｗ１Ａ，Ｗｍ
Ａ，Ｗ１Ｂ，ＷｍＢには各ワード線駆動回路ＤＲ１１Ａ
〜ＤＲ１ｎＡ，ＤＲｍ１Ａ〜ＤＲｍｎＡ，ＤＲ１１Ｂ〜
ＤＲ１ｎＢ，ＤＲｍ１Ｂ〜ＤＲｍｎＢが各々並列に接続
されている。このような構成とすることにより、前述の
ように半導体メモリの歩留まりを向上することができ
る。
例は、メモリセルアレイ及びワード線が分割されている
場合の実施例であり、図は簡単化のために２分割されて
いる例を示している。ＭＡＡ，ＭＡＢはメモリセルアレ
イ、Ｗ１Ａ〜ＷｍＢはワード線、ＤＬ１〜ＤＬｍはワー
ド線駆動回路の駆動線、ＤＲ１１Ａ〜ＤＲｍｎＢはワー
ド線駆動回路である。本実施例も第１の実施例と同様
に、１本のワード線に複数のワード線駆動回路が並列に
接続されている。すなわち、各ワード線Ｗ１Ａ，Ｗｍ
Ａ，Ｗ１Ｂ，ＷｍＢには各ワード線駆動回路ＤＲ１１Ａ
〜ＤＲ１ｎＡ，ＤＲｍ１Ａ〜ＤＲｍｎＡ，ＤＲ１１Ｂ〜
ＤＲ１ｎＢ，ＤＲｍ１Ｂ〜ＤＲｍｎＢが各々並列に接続
されている。このような構成とすることにより、前述の
ように半導体メモリの歩留まりを向上することができ
る。
【００１５】次に、並列に接続されている複数のワード
線駆動回路の配置例を第４の実施例として図６に示す。
配置方法はワード線の片端、或いは両端、或いは両端の
間、或いはこれらの組合せが可能である。但し、この図
では例としてワード線の両端の間に配置した場合で説明
している。ＭＡＡ，ＭＡＢはメモリセルアレイ、W1A〜
ＷｍＢはワード線、ＤＬ１〜ＤＬｍはワード線駆動回路
の駆動線、ＤＲ１１Ａ〜ＤＲｍｎＢはワード線駆動回路
である。図に示すように、ワード線駆動回路ＤＲ１１Ａ
〜ＤＲｍ１ＡはメモリセルアレイＭＡＡの左側に、また
ＤＲ１２Ａ〜ＤＲｍ２ＡはＭＡＡの中央に、そしてＤＲ
１３Ａ〜ＤＲｍ３ＡはＭＡＡの右側に配置されている。
一方、メモリセルアレイＭＡＢにもＭＡＡと同様にワー
ド線駆動回路ＤＲ１１Ｂ〜ＤＲｍ３Ｂが配置されてい
る。この様に、ワード線の両端の間に均等に配置する方
法は、一つのワード線駆動回路が駆動しなければならな
いワード線のＣＲ負荷を低減するため、高速化にも有効
である。
線駆動回路の配置例を第４の実施例として図６に示す。
配置方法はワード線の片端、或いは両端、或いは両端の
間、或いはこれらの組合せが可能である。但し、この図
では例としてワード線の両端の間に配置した場合で説明
している。ＭＡＡ，ＭＡＢはメモリセルアレイ、W1A〜
ＷｍＢはワード線、ＤＬ１〜ＤＬｍはワード線駆動回路
の駆動線、ＤＲ１１Ａ〜ＤＲｍｎＢはワード線駆動回路
である。図に示すように、ワード線駆動回路ＤＲ１１Ａ
〜ＤＲｍ１ＡはメモリセルアレイＭＡＡの左側に、また
ＤＲ１２Ａ〜ＤＲｍ２ＡはＭＡＡの中央に、そしてＤＲ
１３Ａ〜ＤＲｍ３ＡはＭＡＡの右側に配置されている。
一方、メモリセルアレイＭＡＢにもＭＡＡと同様にワー
ド線駆動回路ＤＲ１１Ｂ〜ＤＲｍ３Ｂが配置されてい
る。この様に、ワード線の両端の間に均等に配置する方
法は、一つのワード線駆動回路が駆動しなければならな
いワード線のＣＲ負荷を低減するため、高速化にも有効
である。
【００１６】
【発明の効果】本発明によれば１本のワード線に並列に
接続されている複数のワード線駆動回路の内、一つが当
初より不良であったり、使用中に不良となった場合で
も、残る他のワード線駆動回路がワード線を正常に駆動
するため、半導体メモリの歩留まりを向上することがで
きる。また、一つのワード線駆動回路が駆動しなければ
ならないワード線のＣＲ負荷が低減されるため、高速化
にも有効である。
接続されている複数のワード線駆動回路の内、一つが当
初より不良であったり、使用中に不良となった場合で
も、残る他のワード線駆動回路がワード線を正常に駆動
するため、半導体メモリの歩留まりを向上することがで
きる。また、一つのワード線駆動回路が駆動しなければ
ならないワード線のＣＲ負荷が低減されるため、高速化
にも有効である。
【図１】本発明の第１実施例を示した説明図。
【図２】従来例（メモリセルアレイ非分割の場合）を示
した説明図。
した説明図。
【図３】従来例（メモリセルアレイ分割の場合）を示し
た説明図。
た説明図。
【図４】本発明の第２実施例を示した説明図。
【図５】本発明の第３実施例を示した説明図。
【図６】本発明の第４実施例を示した説明図。
ＭＡ…メモリセルアレイ、ＤＲ１１〜ＤＲｍｎ…ワード
線駆動回路、Ｗ１〜Ｗｍ…ワード線、ＭＣ１１〜ＭＣｍ
ｎ…メモリセル。
線駆動回路、Ｗ１〜Ｗｍ…ワード線、ＭＣ１１〜ＭＣｍ
ｎ…メモリセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増田 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (3)
- 【請求項１】メモリセルが接続されている各々のワード
線を有し、前記各々のワード線に複数のワード線駆動回
路が並列に接続されていることを特徴とする半導体メモ
リ。 - 【請求項２】請求項１において、前記ワード線駆動回路
がＣＭＯＳインバータである半導体メモリ。 - 【請求項３】請求項１において、並列に接続されている
前記複数の駆動回路が、ワード線の片端、或いは両端、
或いは両端の間、或いはこれらの組合せで各々配置され
ている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064766A JPH07272483A (ja) | 1994-04-01 | 1994-04-01 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064766A JPH07272483A (ja) | 1994-04-01 | 1994-04-01 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07272483A true JPH07272483A (ja) | 1995-10-20 |
Family
ID=13267651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6064766A Pending JPH07272483A (ja) | 1994-04-01 | 1994-04-01 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07272483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724594B2 (en) | 2004-10-22 | 2010-05-25 | Hynix Semiconductor Inc. | Leakage current control device of semiconductor memory device |
-
1994
- 1994-04-01 JP JP6064766A patent/JPH07272483A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724594B2 (en) | 2004-10-22 | 2010-05-25 | Hynix Semiconductor Inc. | Leakage current control device of semiconductor memory device |
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