JP2504318B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、半導体集積回路に関するものであり、特
に改良されたアドレス選択回路を具えた記憶回路に関す
るものである。
に改良されたアドレス選択回路を具えた記憶回路に関す
るものである。
＜従来の技術＞ 第４図は例えばIEEE Transactions on Electron Devi
ces.Vol.ED−33、No.1,Jannuary 1986.P104〜P110に示
された記憶回路10のチップのレイアウトを示す図であ
る。同図では、一例として所謂×４ビット構成のRAMを
示し、１はワード線選択用Ｘデコーダ回路部、２はワー
ド線駆動回路部、41、42、43、44はI/0−１、I/0−２、
I/0−３、I/0−４の各メモリアレイ、51、52、53、54は
同じくI/0−１、I/0−２、I/0−３、I/0−４の各ビット
線対選択用Ｙデコーダ回路である。
ces.Vol.ED−33、No.1,Jannuary 1986.P104〜P110に示
された記憶回路10のチップのレイアウトを示す図であ
る。同図では、一例として所謂×４ビット構成のRAMを
示し、１はワード線選択用Ｘデコーダ回路部、２はワー
ド線駆動回路部、41、42、43、44はI/0−１、I/0−２、
I/0−３、I/0−４の各メモリアレイ、51、52、53、54は
同じくI/0−１、I/0−２、I/0−３、I/0−４の各ビット
線対選択用Ｙデコーダ回路である。
Ｘデコーダ回路部１は、Ｘデコーダ回路11、12‥‥1n
を含み、ワード線駆動回路部２は各ワード線31、32‥‥
3nを選択的に駆動するためのワード線駆動回路21、22‥
‥2nを含んでいる。
を含み、ワード線駆動回路部２は各ワード線31、32‥‥
3nを選択的に駆動するためのワード線駆動回路21、22‥
‥2nを含んでいる。
各Ｘデコーダ回路部11〜1n、ワード線駆動回路21〜2n
は例えば第５図に示すようなアドレス選択信号線群３を
経て供給されるアドレス信号A0〜A3、▲▼〜▲
▼によって選択的に付勢される。アドレス選択信号線群
３の信号A0、A1、A2、A3がすべてロウレベルＬのとき
（従って、補信号▲▼、▲▼、▲▼、▲
▼はすべてハイレベルＨ）、Ｘデコーダ回路11のトラ
ンジスタT1〜T4はオフでノードP1はＨになる。これによ
って、ワード線駆動回路21のトランジスタF1はオンにな
り、ワード線31が選択され、該ワード線31に電流が流れ
込む。他のＸデコーダ回路12〜1nは▲▼〜▲▼
の少なくとも１つに接続されているから、この場合、ト
ランジスタT1〜T4の少なくとも１個はオンになり、各ノ
ードP2〜PnはＬになり、ワード線駆動回路22〜2nのトラ
ンジスタF2〜Fnはオフで、ワード線32〜3nに電流は供給
されない。従って、A0〜A3（従って、▲▼〜▲
▼）に供給される信号の論理を適当に定めることによ
り、任意のワード線を選択することができる。
は例えば第５図に示すようなアドレス選択信号線群３を
経て供給されるアドレス信号A0〜A3、▲▼〜▲
▼によって選択的に付勢される。アドレス選択信号線群
３の信号A0、A1、A2、A3がすべてロウレベルＬのとき
（従って、補信号▲▼、▲▼、▲▼、▲
▼はすべてハイレベルＨ）、Ｘデコーダ回路11のトラ
ンジスタT1〜T4はオフでノードP1はＨになる。これによ
って、ワード線駆動回路21のトランジスタF1はオンにな
り、ワード線31が選択され、該ワード線31に電流が流れ
込む。他のＸデコーダ回路12〜1nは▲▼〜▲▼
の少なくとも１つに接続されているから、この場合、ト
ランジスタT1〜T4の少なくとも１個はオンになり、各ノ
ードP2〜PnはＬになり、ワード線駆動回路22〜2nのトラ
ンジスタF2〜Fnはオフで、ワード線32〜3nに電流は供給
されない。従って、A0〜A3（従って、▲▼〜▲
▼）に供給される信号の論理を適当に定めることによ
り、任意のワード線を選択することができる。
第４図に戻って、第５図のアドレス選択信号線群３に
供給される信号によって例えばＸデコーダ回路11が選択
されると、ノードP1はＨになり、ワード線駆動回路21が
付勢されて、その両側に位置するメモリセルアレイ41、
42用、およびメモリセルアレイ43、44用のワード線31、
31が選択されて、これを駆動する。つまり、１個のＸデ
コーダ回路11によって、４個のメモリセルアレイのワー
ド線31、31が駆動される。各メモリセルアレイ41〜44中
のメモリセルは、Ｙデコーダ回路51〜54によって各メモ
リセルアレイ41〜44中のビット線対61、62‥‥6mのうち
の１つを選択することによりアドレスされる。例えば、
ビット線61が選択されると、上記の選択されたワード線
31と共に４個のメモリセルM11がアドレスされる。
供給される信号によって例えばＸデコーダ回路11が選択
されると、ノードP1はＨになり、ワード線駆動回路21が
付勢されて、その両側に位置するメモリセルアレイ41、
42用、およびメモリセルアレイ43、44用のワード線31、
31が選択されて、これを駆動する。つまり、１個のＸデ
コーダ回路11によって、４個のメモリセルアレイのワー
ド線31、31が駆動される。各メモリセルアレイ41〜44中
のメモリセルは、Ｙデコーダ回路51〜54によって各メモ
リセルアレイ41〜44中のビット線対61、62‥‥6mのうち
の１つを選択することによりアドレスされる。例えば、
ビット線61が選択されると、上記の選択されたワード線
31と共に４個のメモリセルM11がアドレスされる。
＜発明が解決しようとする課題＞ 上記のような従来の半導体集積回路からなる記憶回路
では、ワード線駆動回路21、22‥‥2nはトランジスタF
1、F2‥‥Fnのソース側に右側のワード線31、32‥‥3
n、左側のワード線31、32‥‥3n、およびトランジスタG
1、G2‥‥Gnが接続された所謂ソースホロワ回路が採用
されている。このため、第５図で説明したように、非選
択ワード線駆動回路22〜2nの入力（ノードP2〜Pn）はＬ
で、その出力はＬになり、このワード線駆動回路22〜2n
には殆んど電流は流れない。ところが、ノードP1のレベ
ルがＨになり、選択されたワード線駆動回路21にはゲー
ト・ソース共通のトランジスタG1のサイズに対応した大
きさの電流が流れる。この電流は、選択されたワード線
31の電位を高速に変化させる必要があるため、かなりの
大きさとなり、一般にＸデコーダ回路11を流れる電流に
比べて10倍以上の大きさになる。このため、第４図に示
すような従来のＸデコーダ回路部１とワード線駆動回路
部２の構造では、ワード線駆動回路21〜2nの選択、非選
択に応答して電源配線上にノイズが発生し易いという欠
点がある。また、一般にチップ中心部では電源配線の電
圧降下が大きいため、チップ中心部に位置するＸデコー
ダ回路（例えば、ｎ＝128であれば、ｎ＝64のＸデコー
ダ回路を中心として上下数ロウ乃至拾数ロウの範囲内に
なるＸデコーダ回路）が選択されたときは、上記電源配
線の電圧降下のためにアドレス選択動作の安定性が悪く
なるという欠点がある。
では、ワード線駆動回路21、22‥‥2nはトランジスタF
1、F2‥‥Fnのソース側に右側のワード線31、32‥‥3
n、左側のワード線31、32‥‥3n、およびトランジスタG
1、G2‥‥Gnが接続された所謂ソースホロワ回路が採用
されている。このため、第５図で説明したように、非選
択ワード線駆動回路22〜2nの入力（ノードP2〜Pn）はＬ
で、その出力はＬになり、このワード線駆動回路22〜2n
には殆んど電流は流れない。ところが、ノードP1のレベ
ルがＨになり、選択されたワード線駆動回路21にはゲー
ト・ソース共通のトランジスタG1のサイズに対応した大
きさの電流が流れる。この電流は、選択されたワード線
31の電位を高速に変化させる必要があるため、かなりの
大きさとなり、一般にＸデコーダ回路11を流れる電流に
比べて10倍以上の大きさになる。このため、第４図に示
すような従来のＸデコーダ回路部１とワード線駆動回路
部２の構造では、ワード線駆動回路21〜2nの選択、非選
択に応答して電源配線上にノイズが発生し易いという欠
点がある。また、一般にチップ中心部では電源配線の電
圧降下が大きいため、チップ中心部に位置するＸデコー
ダ回路（例えば、ｎ＝128であれば、ｎ＝64のＸデコー
ダ回路を中心として上下数ロウ乃至拾数ロウの範囲内に
なるＸデコーダ回路）が選択されたときは、上記電源配
線の電圧降下のためにアドレス選択動作の安定性が悪く
なるという欠点がある。
この発明は、上記のような従来の記憶回路の欠点を解
消するためになされたもので、電源配線に生ずるノイズ
を低減すると共に、該電源配線の電圧降下の影響を受け
ることなくアドレス選択回路の動作を安定に行なわせる
ことを目的とする。
消するためになされたもので、電源配線に生ずるノイズ
を低減すると共に、該電源配線の電圧降下の影響を受け
ることなくアドレス選択回路の動作を安定に行なわせる
ことを目的とする。
＜課題を解決するための手段＞ この発明の半導体集積回路は、デコーダ回路および該
デコーダ回路に接続された２つの駆動回路と、これらデ
コーダ回路および駆動回路が設けられた基板上の領域の
両側にそれぞれ配置された複数のメモリセルアレイとを
具備し、上記２つの駆動回路は、それぞれ当該デコーダ
回路および駆動回路が設けられた領域の一方の側に配置
されたメモリセルアレイのワード線もしくはビット線を
駆動するための第１の群と、他方の側に配置されたメモ
リセルアレイのワード線もしくはビット線を駆動するた
めの第２の群とからなり、第１の群中の１個の駆動回路
と第２の群中の１個の駆動回路は同時に動作し、これら
同時に動作する第１の群中の駆動回路と第２の群中の駆
動回路とは常に少なくとも数ロウ（行）もしくは数カラ
ム（列）物理的に離れた位置にあるように構成されてい
る。
デコーダ回路に接続された２つの駆動回路と、これらデ
コーダ回路および駆動回路が設けられた基板上の領域の
両側にそれぞれ配置された複数のメモリセルアレイとを
具備し、上記２つの駆動回路は、それぞれ当該デコーダ
回路および駆動回路が設けられた領域の一方の側に配置
されたメモリセルアレイのワード線もしくはビット線を
駆動するための第１の群と、他方の側に配置されたメモ
リセルアレイのワード線もしくはビット線を駆動するた
めの第２の群とからなり、第１の群中の１個の駆動回路
と第２の群中の１個の駆動回路は同時に動作し、これら
同時に動作する第１の群中の駆動回路と第２の群中の駆
動回路とは常に少なくとも数ロウ（行）もしくは数カラ
ム（列）物理的に離れた位置にあるように構成されてい
る。
＜作用＞ この発明の半導体集積回路からなる記憶回路では、１
つのアドレス選択信号に応答して、デコーダ回路および
駆動回路の一方の側にあるメモリセルアレイのワード線
もしくはビット線を駆動する駆動回路と、他方の側にあ
るメモリセルアレイのワード線もしくはビット線を駆動
する駆動回路とは数ロウもしくは数カラム物理的に離れ
て配置されているので、上記駆動回路を流れる比較的大
きな電流によって電源線路上に生ずるノイズの影響が緩
和される。また、上記駆動回路は、デコーダ回路および
駆動回路のいずれか一方の側にあるメモリセルアレイの
ワード線もしくはビット線を駆動するだけであるから、
各駆動回路で消費される電力を低減することができ、同
時に動作する２個の駆動回路が物理的に離れて配置され
ていることと相俟って、各駆動回路に電力を供給するた
めの電源配線の電圧降下を抑制することができ、アドレ
ス選択回路の動作を安定化することができる。
つのアドレス選択信号に応答して、デコーダ回路および
駆動回路の一方の側にあるメモリセルアレイのワード線
もしくはビット線を駆動する駆動回路と、他方の側にあ
るメモリセルアレイのワード線もしくはビット線を駆動
する駆動回路とは数ロウもしくは数カラム物理的に離れ
て配置されているので、上記駆動回路を流れる比較的大
きな電流によって電源線路上に生ずるノイズの影響が緩
和される。また、上記駆動回路は、デコーダ回路および
駆動回路のいずれか一方の側にあるメモリセルアレイの
ワード線もしくはビット線を駆動するだけであるから、
各駆動回路で消費される電力を低減することができ、同
時に動作する２個の駆動回路が物理的に離れて配置され
ていることと相俟って、各駆動回路に電力を供給するた
めの電源配線の電圧降下を抑制することができ、アドレ
ス選択回路の動作を安定化することができる。
＜実 施 例＞ 以下、図を参照してこの発明の半導体集積回路による
記憶回路を説明する。この実施例は、X4ビット構成のRA
Mにおいて、デコーダ回路および駆動回路が設けられた
領域の両側に配置されたメモリセルアレイのワード線を
選択して駆動する回路構成を示す。
記憶回路を説明する。この実施例は、X4ビット構成のRA
Mにおいて、デコーダ回路および駆動回路が設けられた
領域の両側に配置されたメモリセルアレイのワード線を
選択して駆動する回路構成を示す。
第１図はこの発明の半導体集積回路による記憶回路の
原理を示す図で、20は例えばGaAs半導体基板上に形成さ
れた記憶回路、41、42、43、44はI/0−１、I/0−２、I/
0−３、I/0−４に対応する各メモリセルアレイ、51、5
2、53、54は同じくI/0−１、I/0−２、I/0−３、I/0−
４に対応する各ビット線選択択用Ｙデコーダ回路であ
る。30はｎ個のＸデコーダ回路と、該Ｘデコーダ回路の
両側に接続された2n個のワード線駆動回路とを含むＸデ
コーダ回路部およびワード線駆動回路部である。Ap、▲
▼は、A0〜Ap、▲▼〜▲▼からなるアドレ
ス選択信号線群の最上位の信号線を示し、この信号線は
図示のように、メモリセルアレイ41〜44の上下方向の中
央部で交叉している。これは、ワード線駆動回路によっ
て左側のメモリセルアレイ41、42の上半分の例えば最上
位のワード線71−１が選択されたとき、右側のメモリセ
ルアレイ43、44の下半分の最上位のワード線72−ｈが選
択され、メモリセルアレイ41、42の上半分の例えば最下
位のワード線71−ｇが選択されたとき、右側のメモリセ
ルアレイ43、44の下半分の最下位のワード線72−ｎが選
択され、さらに右側のメモリセルアレイ43、44の上半分
の例えばｄ番目のワード線72−ｄが選択されたとき、左
側のメモリセルアレイ41、42の下半分の同じくｄ番目の
ワード線71−ｋが選択されるようにするためのものであ
る。この点については1 I/0あたりのワード線の本数が1
6本の場合を例にとり、第２図および第３図を参照して
さらに詳しく説明する。
原理を示す図で、20は例えばGaAs半導体基板上に形成さ
れた記憶回路、41、42、43、44はI/0−１、I/0−２、I/
0−３、I/0−４に対応する各メモリセルアレイ、51、5
2、53、54は同じくI/0−１、I/0−２、I/0−３、I/0−
４に対応する各ビット線選択択用Ｙデコーダ回路であ
る。30はｎ個のＸデコーダ回路と、該Ｘデコーダ回路の
両側に接続された2n個のワード線駆動回路とを含むＸデ
コーダ回路部およびワード線駆動回路部である。Ap、▲
▼は、A0〜Ap、▲▼〜▲▼からなるアドレ
ス選択信号線群の最上位の信号線を示し、この信号線は
図示のように、メモリセルアレイ41〜44の上下方向の中
央部で交叉している。これは、ワード線駆動回路によっ
て左側のメモリセルアレイ41、42の上半分の例えば最上
位のワード線71−１が選択されたとき、右側のメモリセ
ルアレイ43、44の下半分の最上位のワード線72−ｈが選
択され、メモリセルアレイ41、42の上半分の例えば最下
位のワード線71−ｇが選択されたとき、右側のメモリセ
ルアレイ43、44の下半分の最下位のワード線72−ｎが選
択され、さらに右側のメモリセルアレイ43、44の上半分
の例えばｄ番目のワード線72−ｄが選択されたとき、左
側のメモリセルアレイ41、42の下半分の同じくｄ番目の
ワード線71−ｋが選択されるようにするためのものであ
る。この点については1 I/0あたりのワード線の本数が1
6本の場合を例にとり、第２図および第３図を参照して
さらに詳しく説明する。
次に第２図を参照する。第２図で、Ｘデコーダ回路部
４およびワード線駆動回路部2L、2Rを除く他の部分の構
造は第４図に示す従来の半導体集積回路による記憶回路
と同じ構成である。但し、Ｘデコーダ回路４とワード線
駆動回路部2L、2RとからなるＸデコーダ回路部およびワ
ード線駆動回路部30の左側に配置されたメモリセルアレ
イ41、42のワード線は、71−１、71−２‥‥71−16で示
し、右側に配置されたメモリセルアレイ43、44のワード
線は72−１、72−２、‥‥72−16で示されている。
４およびワード線駆動回路部2L、2Rを除く他の部分の構
造は第４図に示す従来の半導体集積回路による記憶回路
と同じ構成である。但し、Ｘデコーダ回路４とワード線
駆動回路部2L、2RとからなるＸデコーダ回路部およびワ
ード線駆動回路部30の左側に配置されたメモリセルアレ
イ41、42のワード線は、71−１、71−２‥‥71−16で示
し、右側に配置されたメモリセルアレイ43、44のワード
線は72−１、72−２、‥‥72−16で示されている。
Ｘデコーダ回路部４はＸデコーダ回路11、12、‥‥11
6を含み、ワード線駆動回路部2Lは第１の群のワード線
駆動回路81、82‥‥816を含み、ワード線駆動回路2Rは
第２の群のワード線駆動回路91、92‥‥916を含んでい
る。各ワード線駆動回路のトランジスタF11〜F116のゲ
ートはＸデコーダ回路11、12‥‥116の出力ノードP1、P
2‥‥P16にそれぞれ接続され、各ワード線駆動回路のト
ランジスタF21〜F216のゲートは第３図に関して説明す
るように、最上位の信号線Ap、▲▼をA3、▲▼
とすると、A3またはその補信号線▲▼に接続されて
いる。
6を含み、ワード線駆動回路部2Lは第１の群のワード線
駆動回路81、82‥‥816を含み、ワード線駆動回路2Rは
第２の群のワード線駆動回路91、92‥‥916を含んでい
る。各ワード線駆動回路のトランジスタF11〜F116のゲ
ートはＸデコーダ回路11、12‥‥116の出力ノードP1、P
2‥‥P16にそれぞれ接続され、各ワード線駆動回路のト
ランジスタF21〜F216のゲートは第３図に関して説明す
るように、最上位の信号線Ap、▲▼をA3、▲▼
とすると、A3またはその補信号線▲▼に接続されて
いる。
次に、第１図乃至第３図を参照してＸデコーダ回路部
４、ワード線駆動回路部2L、2Rとアドレス選択信号線群
３との接続関係を説明する。すなわち、Ｘデコーダ回路
11〜116のトランジスタT1のゲートは信号線A0または▲
▼に接続され、トランジスタT2のゲートは信号線A1
または▲▼に接続され、トランジスタT3のゲートは
信号線A2または▲▼に接続されている。
４、ワード線駆動回路部2L、2Rとアドレス選択信号線群
３との接続関係を説明する。すなわち、Ｘデコーダ回路
11〜116のトランジスタT1のゲートは信号線A0または▲
▼に接続され、トランジスタT2のゲートは信号線A1
または▲▼に接続され、トランジスタT3のゲートは
信号線A2または▲▼に接続されている。
第１の群のワード線駆動回路部2Lの上半分のワード線
駆動回路、例えば81〜88（図示せず）のトランジスタF2
1〜F28（図示せず）のゲートおよび第２の群のワード線
駆動回路部2Rの下半分のワード線駆動回路、例えば99〜
916のトランジスタF29〜F216のゲートは中央部は交叉し
た最上位の信号線A3に接続され、第１の群のワード線駆
動回路部2Lを下半分のワード線駆動回路、例えば89〜81
6のトランジスタF29〜F216のゲートおよび第２の群のワ
ード線駆動回路部2Rの上半分のワード線駆動回路、例え
ば91〜98（図示せず）のトランジスタF21〜F28（図示せ
ず）のゲートは中央部で交叉した最上位の補信号線▲
▼に接続されている。かくして、信号線A3、▲▼
はワード線駆動回路選択用信号の伝送線路として作用す
る。
駆動回路、例えば81〜88（図示せず）のトランジスタF2
1〜F28（図示せず）のゲートおよび第２の群のワード線
駆動回路部2Rの下半分のワード線駆動回路、例えば99〜
916のトランジスタF29〜F216のゲートは中央部は交叉し
た最上位の信号線A3に接続され、第１の群のワード線駆
動回路部2Lを下半分のワード線駆動回路、例えば89〜81
6のトランジスタF29〜F216のゲートおよび第２の群のワ
ード線駆動回路部2Rの上半分のワード線駆動回路、例え
ば91〜98（図示せず）のトランジスタF21〜F28（図示せ
ず）のゲートは中央部で交叉した最上位の補信号線▲
▼に接続されている。かくして、信号線A3、▲▼
はワード線駆動回路選択用信号の伝送線路として作用す
る。
上記のように、各Ｘデコーダ回路11〜116に供給され
る信号A0、▲▼、A1、▲▼、A2、▲▼と各
ワード駆動回路81〜816、91〜916のトランジスタF21〜F
216のゲートに供給される信号A3、▲▼とで１組の
Ｘアドレス選択信号群を構成する。また、Ｘデコーダ回
路部４は、常に上半分で１個、下半分で１個のＸデコー
ダ回路が付勢されるように上記信号A0〜▲▼〜A2、
▲▼が入力されるように各信号線に接続されてい
る。
る信号A0、▲▼、A1、▲▼、A2、▲▼と各
ワード駆動回路81〜816、91〜916のトランジスタF21〜F
216のゲートに供給される信号A3、▲▼とで１組の
Ｘアドレス選択信号群を構成する。また、Ｘデコーダ回
路部４は、常に上半分で１個、下半分で１個のＸデコー
ダ回路が付勢されるように上記信号A0〜▲▼〜A2、
▲▼が入力されるように各信号線に接続されてい
る。
次に、第２図の記憶回路の動作を再び第３図も参照し
つゝ説明する。
つゝ説明する。
アドレス選択信号線線群３の信号A0、A1、A2、A3がす
べてＬのとき（従って、補信号▲▼、▲▼、▲
▼、▲▼はすべてＨ）、Ｘデコーダ回路11と19
のトランジスタT1〜T3はオフで、出力ノードP1、P9はＨ
になり、それ以外のＸデコーダ回路の出力ノードＰはす
べてＬになる。これによって第１の群のワード線駆動回
路81および89、第２の群のワード線駆動回路91および99
の各トランジスタF11、F19はオンになる。
べてＬのとき（従って、補信号▲▼、▲▼、▲
▼、▲▼はすべてＨ）、Ｘデコーダ回路11と19
のトランジスタT1〜T3はオフで、出力ノードP1、P9はＨ
になり、それ以外のＸデコーダ回路の出力ノードＰはす
べてＬになる。これによって第１の群のワード線駆動回
路81および89、第２の群のワード線駆動回路91および99
の各トランジスタF11、F19はオンになる。
一方、最上位の信号A3がＬ、▲▼がＨであること
から、第１の群の上半分のワード線駆動回路81〜88のト
ランジスタF21〜F28、第２の群の下半分のワード線駆動
回路99〜916の各トランジスタF29〜F216がオンになる。
これによって左側のメモリセルアレイ41、42の上半分の
最上位に配置されたワード線71−１と、右側のメモリセ
ルアレイ43、44の下半分の最上位に配置されたワード線
72−８とが選択され、これらのワード線71−１と72−８
に電流が流れ込む。11、18以外のＸデコーダは▲
▼、▲▼、▲▼の少なくとも１つに接続されて
いるからノードP2〜P8、P10（図示せず）〜P16はＨにな
り、これに対応するワード駆動回路12〜18、110〜116は
付勢されず、また▲▼はＨであるから、ワード駆動
回路91および89は付勢されない。よって、上記ワード線
71−１と72−８以外のワード線は選択されない。
から、第１の群の上半分のワード線駆動回路81〜88のト
ランジスタF21〜F28、第２の群の下半分のワード線駆動
回路99〜916の各トランジスタF29〜F216がオンになる。
これによって左側のメモリセルアレイ41、42の上半分の
最上位に配置されたワード線71−１と、右側のメモリセ
ルアレイ43、44の下半分の最上位に配置されたワード線
72−８とが選択され、これらのワード線71−１と72−８
に電流が流れ込む。11、18以外のＸデコーダは▲
▼、▲▼、▲▼の少なくとも１つに接続されて
いるからノードP2〜P8、P10（図示せず）〜P16はＨにな
り、これに対応するワード駆動回路12〜18、110〜116は
付勢されず、また▲▼はＨであるから、ワード駆動
回路91および89は付勢されない。よって、上記ワード線
71−１と72−８以外のワード線は選択されない。
アドレス信号〔A0A1A2A3〕＝〔1000〕（但し“1"＝
Ｈ、“0"＝Ｌ）になると、第１の群のワード線駆動回路
82、第２の群のワード線駆動回路910（図示せず）が付
勢されて、これらの各ワード線駆動回路に接続されたワ
ード線71−２、72−10（図示せず）が選択される。
Ｈ、“0"＝Ｌ）になると、第１の群のワード線駆動回路
82、第２の群のワード線駆動回路910（図示せず）が付
勢されて、これらの各ワード線駆動回路に接続されたワ
ード線71−２、72−10（図示せず）が選択される。
アドレス信号が、 〔A0A1A2A3〕＝〔0100〕 〔A0A1A2A3〕＝〔1100〕 ： 〔A0A1A2A3〕＝〔1110〕 と変化するに従って、左側のメモリセルアレイの上半分
のワード線が上から下に順次選択され、同時に右側のメ
モリセルアレイの下半分のワード線が同じく上から下へ
順次選択される。
のワード線が上から下に順次選択され、同時に右側のメ
モリセルアレイの下半分のワード線が同じく上から下へ
順次選択される。
信号A3がＨになると、A0〜A3の信号の変化に伴って今
度は右側のメモリセルアレイの上半分のワード線が上か
ら下に順次選択され、同時に左側のメモリセルアレイの
下半分のワード線が上から下に順次選択される。
度は右側のメモリセルアレイの上半分のワード線が上か
ら下に順次選択され、同時に左側のメモリセルアレイの
下半分のワード線が上から下に順次選択される。
かくして、この発明によれば、GaAs基板上に構成され
た記憶回路20の常に物理的に離れた位置にある２個のワ
ード線駆動回路（例えば81と99、91と89等）が選択され
て付勢されるから、１個のワード線駆動回路によってす
べてのメモリセルアレイのワード線を駆動する従来の方
式に比して各電源線路に流れる電流によって生ずるノイ
ズルの影響を軽減し、また電源線路の電圧降下を抑制し
てアドレス選択回路の動作を安定化することができる。
なお、Ｙデコーダ回路51〜54によってメモリセルアレイ
41〜44中のビット線対61、62‥‥6mのうちの１つを選択
することにより、各メモリセルアレイ中の特定のメモリ
セル、例えばM11が選択されることは第４図に示す従来
の記憶回路と同様である。
た記憶回路20の常に物理的に離れた位置にある２個のワ
ード線駆動回路（例えば81と99、91と89等）が選択され
て付勢されるから、１個のワード線駆動回路によってす
べてのメモリセルアレイのワード線を駆動する従来の方
式に比して各電源線路に流れる電流によって生ずるノイ
ズルの影響を軽減し、また電源線路の電圧降下を抑制し
てアドレス選択回路の動作を安定化することができる。
なお、Ｙデコーダ回路51〜54によってメモリセルアレイ
41〜44中のビット線対61、62‥‥6mのうちの１つを選択
することにより、各メモリセルアレイ中の特定のメモリ
セル、例えばM11が選択されることは第４図に示す従来
の記憶回路と同様である。
上記の実施例では、ワード線駆動回路の選択にＸアド
レス信号の最上位の信号A3、▲▼を使用したが、こ
れに限定されるものではなく、任意の位のＸアドレス信
号をワード線駆動回路の選択用信号として用いることが
できる。この場合、付勢されるワード線駆動回路は実施
例のように左側の上半分、右側の下半分、あるいは右側
の上半分、左側の下半分を順次付勢するのではなく、左
側、右側の各ワード線駆動回路部を２以上の所定の群、
例えば４群に分割し、左右の各群中のワード線駆動回路
を順次選択して行くようになる。すなわち、第１段階で
例えば左側の第１群と右側の第２群の各ワード線駆動回
路を順次上から選択して行き、第２段階で右側の第１群
と左側の第２群の各ワード線を順次上から選択して行
き、第３段階では左側の第３群と右側の第４群の各ワー
ド線駆動回路を順次上から選択して行き、第４段階で右
側の第３群と左側の第４群のワード線駆動回路を順次上
から選択して行くようになる。また、アドレス信号とし
ては、メモリセルのロウ数によって任意の位数のものが
使用され、A0〜A3、▲▼〜▲▼に限定されるも
のでないことは言う迄もない。さらに、ワード線選択方
式に代えてビット線選択方式を採ってもよい。
レス信号の最上位の信号A3、▲▼を使用したが、こ
れに限定されるものではなく、任意の位のＸアドレス信
号をワード線駆動回路の選択用信号として用いることが
できる。この場合、付勢されるワード線駆動回路は実施
例のように左側の上半分、右側の下半分、あるいは右側
の上半分、左側の下半分を順次付勢するのではなく、左
側、右側の各ワード線駆動回路部を２以上の所定の群、
例えば４群に分割し、左右の各群中のワード線駆動回路
を順次選択して行くようになる。すなわち、第１段階で
例えば左側の第１群と右側の第２群の各ワード線駆動回
路を順次上から選択して行き、第２段階で右側の第１群
と左側の第２群の各ワード線を順次上から選択して行
き、第３段階では左側の第３群と右側の第４群の各ワー
ド線駆動回路を順次上から選択して行き、第４段階で右
側の第３群と左側の第４群のワード線駆動回路を順次上
から選択して行くようになる。また、アドレス信号とし
ては、メモリセルのロウ数によって任意の位数のものが
使用され、A0〜A3、▲▼〜▲▼に限定されるも
のでないことは言う迄もない。さらに、ワード線選択方
式に代えてビット線選択方式を採ってもよい。
＜発明の効果＞ 以上のように、この発明によれば、デコーダ回路部お
よび駆動回路部が配置された領域の一方の側にあるメモ
リセルアレイのワード線もしくはビット線を選択して駆
動する駆動回路と、他方の側にあるメモリセルアレイの
ワード線もしくはビット線を選択して駆動する駆動回路
とを常に物理的に少なくとも数ロウあるいは数カラム離
れるように配置されるので、上記駆動回路を流れる比較
的大きな電流により駆動回路近辺の電源線に生ずるノイ
ズが低減され、且つ駆動回路近辺の電源線の電圧降下が
抑制され、安定したアドレス動作が可能になる。
よび駆動回路部が配置された領域の一方の側にあるメモ
リセルアレイのワード線もしくはビット線を選択して駆
動する駆動回路と、他方の側にあるメモリセルアレイの
ワード線もしくはビット線を選択して駆動する駆動回路
とを常に物理的に少なくとも数ロウあるいは数カラム離
れるように配置されるので、上記駆動回路を流れる比較
的大きな電流により駆動回路近辺の電源線に生ずるノイ
ズが低減され、且つ駆動回路近辺の電源線の電圧降下が
抑制され、安定したアドレス動作が可能になる。
第１図はこの発明の半導体集積回路による記憶回路の原
理を説明する概略図、第２図はこの発明の半導体集積回
路による記憶回路の一実施例の回路構成を概略的に示す
図、第３図はこの発明の半導体集積回路による記憶回路
で使用されるＸデコーダ回路部およびワード線駆動回路
部とアドレス選択信号線路群との接続関係を説明する
図、第４図は従来の半導体集積回路による記憶回路の一
例の回路構成を概略的に示す図、第５図は第４図の従来
の半導体集積回路による記憶回路で使用されるＸデコー
ダ回路部およびワード線駆動回路部とアドレス選択信号
線群との接続関係を説明する図である。 2L……第１の群のワード線駆動回路部、2R……第２の群
のワード線駆動回路部、４……Ｘデコーダ回路部、11〜
1n……Ｘデコーダ回路、20……記憶回路、41〜44……メ
モリセルアレイ、51〜54……Ｙデコーダ回路、61〜6m…
…ビット線対、30……Ｘデコーダ回路部およびワード線
駆動回路、71−１〜71−ｎ……左側のメモリセルアレイ
のワード線、72−１〜72−ｎ……右側のメモリセルアレ
イのワード線、81〜816……第１群のワード線駆動回
路、91〜916……第２群のワード線駆動回路。
理を説明する概略図、第２図はこの発明の半導体集積回
路による記憶回路の一実施例の回路構成を概略的に示す
図、第３図はこの発明の半導体集積回路による記憶回路
で使用されるＸデコーダ回路部およびワード線駆動回路
部とアドレス選択信号線路群との接続関係を説明する
図、第４図は従来の半導体集積回路による記憶回路の一
例の回路構成を概略的に示す図、第５図は第４図の従来
の半導体集積回路による記憶回路で使用されるＸデコー
ダ回路部およびワード線駆動回路部とアドレス選択信号
線群との接続関係を説明する図である。 2L……第１の群のワード線駆動回路部、2R……第２の群
のワード線駆動回路部、４……Ｘデコーダ回路部、11〜
1n……Ｘデコーダ回路、20……記憶回路、41〜44……メ
モリセルアレイ、51〜54……Ｙデコーダ回路、61〜6m…
…ビット線対、30……Ｘデコーダ回路部およびワード線
駆動回路、71−１〜71−ｎ……左側のメモリセルアレイ
のワード線、72−１〜72−ｎ……右側のメモリセルアレ
イのワード線、81〜816……第１群のワード線駆動回
路、91〜916……第２群のワード線駆動回路。
Claims (1)
- 【請求項１】デコーダ回路および該デコーダ回路に接続
された２つの駆動回路と、これらデコーダ回路および駆
動回路が設けられた基板上の領域の両側にそれぞれ配置
された複数のメモリセルアレイとを具備し、上記２つの
駆動回路は、それぞれ当該デコーダ回路および駆動回路
が設けられた領域の一方の側に配置されたメモリセルア
レイのワード線もしくはビット線を駆動するための第１
の群と、他方の側に配置されたメモリセルアレイのワー
ド線もしくはビット線を駆動するための第２の群とから
なり、上記第１の群中の１個の駆動回路と第２の群中の
１個の駆動回路とは同時に動作し、且つこれら同時に動
作する第１の群中の駆動回路と第２の群中の駆動回路と
は常に少なくとも数ロウもしくは数カラム物理的に離れ
た位置にあるように構成されていることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252555A JP2504318B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252555A JP2504318B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132082A JPH04132082A (ja) | 1992-05-06 |
| JP2504318B2 true JP2504318B2 (ja) | 1996-06-05 |
Family
ID=17239001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252555A Expired - Lifetime JP2504318B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504318B2 (ja) |
-
1990
- 1990-09-20 JP JP2252555A patent/JP2504318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132082A (ja) | 1992-05-06 |
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