JP2575752B2 - マルチポートメモリ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数ｍ×ｎ個のメモリセルＭ₁₁、Ｍ₁₂……
…Ｍ_1n;M₂₁、Ｍ₂₂………Ｍ_2n；………Ｍ_m1、Ｍ_m2………
Ｍ_mnを有するメモリセルアレイ装置を有し、そして、複
数ｐ個のワード線アドレス信号を入力させることを順次
ｑ回（ただし、ｑは１以上の整数）行わせることによっ
て、メモリセルアレイ装置の複数ｍ×ｎ個のメモリセル
Ｍ₁₁〜Ｍ_mn中の複数ｐ個のメモリセルに複数ｐ個の情報
をそれぞれ書込ませることを順次ｑ回行わせることがで
きるマルチポートメモリの改良に関する。

従来の技術 従来、複数ｍ×ｎ個のメモリセルＭ₁₁、Ｍ₁₂………Ｍ
_1n;M₂₁、Ｍ₂₂………Ｍ_2n；………Ｍ_m1、Ｍ_m2………Ｍ_mn
を有するメモリセルアレイ装置を有し、そして、複数ｐ
個のワード線アドレス信号を入力させることを順次ｑ回
（ただし、ｑは１以上の整数）行わせることによって、
メモリセルアレイ装置の複数ｍ×ｎ個のメモリセルＭ₁₁
〜Ｍ_mn中の複数ｐ個のメモリセルに複数ｐ個の情報をそ
れぞれ書込ませることを順次ｑ回行わせることができる
マルチポートメモリが、例えば特開昭52-129337号公報
などに提案されている。

発明が解決しようとする問題点 しかしながら、従来のマルチポートメモリは、メモリ
セルアレイ装置のメモリセルMij（ただし、ｉ＝１、２
………m;j＝１、２………ｎ）が、複数ｑ本のワード線
と複数２×ｑ本のビット線とに接続されている構成を有
し、従って、メモリセルアレイ装置が、ワード線をｍ×
ｑ本有し、また、ビット線を２×ｎ×ｑ本有しているの
を普通としていた。

このため、従来のマルチポートメモリは、とくに、ビ
ット線がｎ×ｐ×ｑ本の２倍有するため、メモリセルア
レイ装置が大面積化し、よって、マルチポートメモリを
小型密実に構成することができない、という欠点を有し
ていた。

問題点を解決するための手段 よって、本発明は、上述した欠点のない、新規なマル
チポートメモリを提案せんとするものである。

本発明によるマルチポートメモリは、従来のマルチポ
ートメモリの場合と同様に、次に述べる構成を有する。

すなわち、 （イ） 複数ｑ×ｍ本（ただし、ｑは１以上の整数、ｍ
は２以上の整数）のワード線Ｗ₁₁、Ｗ₂₁………Ｗ_q1;
W₁₂、Ｗ₂₂………Ｗ_q2；………;W_1m、Ｗ_2m………Ｗ
_qmと、複数ｑ×ｎ本（ただし、ｎは２以上の整数）のビ
ット線Ｂ₁₁、Ｂ₂₁………Ｂ_q1;B₁₂、Ｂ₂₂………Ｂ_q2；…
……;B_1n、Ｂ_2n………Ｂ_qnと、上記ワード線Ｗ_1i〜Ｗ_qi
（ただし、ｉ＝１、２………ｍ）と上記ビット線Ｂ_1j〜
Ｂ_qj（ただし、ｊ＝１、２………ｎ）とに接続され且つ
上記ワード線Ｗ_ai（ただし、ａ＝１、２………ｑ）が選
択駆動され且つ上記ビット線Ｂ_ajが選択されることによ
って、上記ビット線Ｂ_ajから情報を書込むメモリセルＭ
_ijとを有するメモリセルアレイ装置を有する。

また、 （ロ） 上記複数ｍ本のワード線Ｗ₁₁〜Ｗ_1m;W₂₁〜
Ｗ_2m；………;W_q1〜Ｗ_qm中の１本のワード線をそれぞれ
表している内容を有する複数Ｐ個のワード線アドレス信
号WA₁₁〜WA_1p;WA₂₁〜WA_2p；………;WA_q1〜WA_qpをそれぞ
れ入力するｑ個のワード線選択駆動装置WSD₁;WSD₂；…
……;WSD_qを有する。

さらに、 （ハ） 上記複数ｎ本のビット線Ｂ₁₁〜Ｂ_1n;B₂₁〜
B_2n；………;B_q1〜Ｂ_qnをそれぞれ出力線とし且つ複数
Ｐ本の情報入力線IT₁₁、IT₁₂………IT_1p;IT₂₁、IT₂₂…
……IT_2p；………;IT_q1、IT_q2………IT_qpをそれぞれ導
出しているｑ個の情報書込み装置IR₁、IR₂………IR_qを
有する。

また、 （ニ） 上記情報書込み装置IR₁、IR₂………IR_qをそれ
ぞれ制御するｑ個の制御信号発生装置CS₁CS₂………CS_q
とを有する。

この場合、 （ホ） 上記ワード線選択駆動装置WSD_a（ただし、ａ＝
１、２………ｑ）は、上記ワード線アドレス信号WA_a1、
WA_a2………WA_apにもとずき、上記ワード線Ｗ_a1、Ｗ_a2…
……Ｗ_amをそれぞれ駆動するワード線駆動信号を出力す
る。

また、 （ヘ） 上記情報書込み装置IR_aは、上記メモリセルア
レイ装置の複数ｎ本のビット線Ｂ_a1、Ｂ_a2………Ｂ_anを
出力線とし且つＫ本（ｋは１以上の整数）の情報入力線
IE_a1、IE_a2………IE_akを有するビット線選択回路BS
_aと、上記ビット線選択回路BS_aのＫ本の入力線IE_a1、IE
_a2………IE_akをそれぞれ出力線とし且つ上記情報出力線
IT_a1、IT_a2………IT_apをそれぞれ入力線としている複数
Ｐ個の情報出力回路IRC_a1、IRC_a2………IRC_apとを有す
る。

さらに、 （ト） 上記第１の制御信号発生装置CS_aが、上記ビッ
ト線アドレス信号BA_a1、BA_a2………BA_apと、上記ワード
線アドレス信号WA_a1、WA_a2………WA_apとにもとずき、上
記情報書込み装置IR_aのビット線選択回路BS_aを制御する
ビット線選択用制御信号と、上記情報書込み装置IR_aの
情報出力回路IRC_a1、IRC_a2………IRC_apをそれぞれ制御
駆動させる情報出力用制御信号IDOS_a1;IDOS_a2；………;
IDOS_apとを出力する。

しかしながら、本願第１番目の発明によるマルチポー
トメモリは、上述した構成を有するマルチポートメモリ
において、上記メモリセルＭ₁₁〜Ｍ_1n;M₂₁〜Ｍ_2n；……
…Ｍ_m1〜Ｍ_mnの電源端にそれぞれ接続している複数ｍ本
の電源線Ｅ₁;E₂；………;E_mと、上記電源線Ｅ_iに、上記
ワード線Ｗ_1i〜Ｗ_qiに出力されるワード線駆動信号にも
とずき制御された電源Ｖ_iを出力させる電源出力装置と
を有する。

また、本願第２番目の発明によるマルチポートメモリ
は、上述した（イ）〜（ト）を有する構成において、上
記メモリセルＭ₁₁〜Ｍ_m1;M₁₂〜Ｍ_m2;M_1n〜Ｍ_mnの電源端
にそれぞれ接続している複数ｎ本の電源線Ｅ₁;E₂；……
…;E_nと、上記電源線Ｅ_jに、上記情報出力用制御信号ID
OS_1b、IDOS_2b………IDOS_qbにもとずき制御された電源Ｖ
_jを出力させる電源出力装置とを有する。

作用・効果 本願第１番目の発明によるマルチポートメモリによれ
ば、電源出力装置が、電源線Ｅ_iに、電源を予定の値
（これを２値表示で「１」とする）で出力している限
り、電源線Ｅ_iに接続されているメモリセルＭ_i1〜Ｍ_in
において、それらに書込まれている２値表示で「１」及
び「０」をとる情報の内容に変化はない。

しかしながら、このような状態から、電源出力装置
が、電源線Ｅ_iに、電源を、２値表示で「１」の予定の
値よりも絶対値的に低い値（これを２値表示で「０」と
する）で出力し、次で、情報書込み装置IR_aからビット
線Ｂ_a1〜Ｂ_an込まれるべき情報（２値表示で「１」及び
「０」をとる）が出力されている状態で、ワード線選択
駆動装置WSD_aから、ワード線Ｗ_aiに、ワード線駆動信号
（２値表示で「１」及び「０」をとる）を２値表示の
「１」で出力し、次で、電源出力装置が、電源線Ｅ
_iに、電源を、２値表示で「１」の予定の値で出力すれ
ば、メモリセルＭ_i1〜Ｍ_inに、ビット線BB_a1〜Ｂ_anに出
力されている情報が、２値表示の「１」または「０」で
書込まれる。

従って、本願第１番目の発明によるマルチポートメモ
リによりば、ワード線選択駆動装置WSD_a（ただし、ａ＝
１、２………ｑ）に、複数ｐ個のワード線アドレス信号
WA_a1〜WA_apを入力させ、また、制御信号発生装置CS
_aに、複数ｐ個のワード線アドレス信号WA_a1〜WA_apと複
数ｐ個のビット線アドレス信号BA_a1〜BA_apとを入力させ
るということを順次ｑ回行わせ、これに応じて、制御信
号発生装置CS_aから、ビット線選択用制御信号BSS_aと、
情報出力用制御信号IDOS_a1、IDOS_a2………IDOS_apとを情
報書込み装置IR_aに出力させるということを順次ｑ回行
わせれば、メモリセルアレイ装置のメモリセルＭ_ijが、
ｑ本のワード線Ｗ_1i〜Ｗ_qiとｑ本のビット線Ｂ_ij〜Ｂ_qj
しか有していない構成を有し、従って、メモリセルアレ
イ装置が、ワード線をｍ×ｑ本しか有さず、また、ビッ
ト線をｎ×ｑ本しか有しないにもかかわらず、メモリセ
ルアレイ装置の複数ｍ×ｎ個のメモリセルＭ₁₁〜Ｍ_mn中
の複数ｐ個のメモリセルに、複数ｐ本の情報出力線IT_a1
〜IT_apから入力させるＰ個の情報を、順次ｑ回書込ませ
ることができる。

よって、本願第１番目の発明によるマルチポートメモ
リによれば、メモリセルアレイ装置を従来のマルチポー
トメモリの場合に比し、格段的に小面積化することがで
き、よって、マルチポートメモリを従来のマルチポート
メモリに比し、格段的に小型密実に構成することができ
る。

本願第２番目の発明によるマルチポートメモリによれ
ば、電源出力装置が、電源線Ｅ_jに、電源を予定の値
（これを２値表示で「１」とする）で出力している限
り、電源線Ｅ_jに接続されているメモリセルＭ_1j〜Ｍ_mj
において、それら書込まれている２値表示で「１」及び
「０」をとる情報の内容に変化はない。

しかしながら、このような状態から、電源出力装置
が、電源線Ｅ_jに、電源を、２値表示で「１」の予定の
値よりも絶対値的に低い値（これを２値表示で「０」と
する）で出力し、次で、情報書込み装置IR_aからビット
線Ｂ_a1〜Ｂ_anに書込まれるべき情報（２値表示で「１」
及び「０」をとる）が出力されている状態で、ワード線
選択駆動装置WSD_aから、ワード線Ｗ_aiに、ワード線駆動
信号（２値表示で「１」及び「０」をとる）を２値表示
の「１」で出力し、次で、電源出力装置が、電源線Ｅ_j
に、電源を、２値表示で「１」の予定の値で出力すれ
ば、メモリセルＭ_ijに、ビット線Ｂ_ajに出力されている
情報が２値表示の「１」または「０」で書込まれる。

従って、本願第２番目の発明によるマルチポートメモ
リによれば、ワード線選択駆動装置WSD_a（ただし、ａ＝
１、２………ｑ）に、複数ｐ個のワード線アドレス信号
WA_a1〜WA_apを入力させ、また、制御信号発生装置CS
_aに、複数ｐ個のワード線アドレス信号WA_a1〜WA_apと複
数ｐ個のビット線アドレス信号BA_a1〜BA_apとを入力させ
るということを順次ｑ回行わせ、これに応じて、制御信
号発生装置CS_aから、ビット線選択用制御信号BSS_aと、
情報出力用制御信号IDOS_a1、IDOS_a2………IDOS_apとを情
報書込み装置IR_aに出力させということを順次ｑ回行わ
せれば、メモリセルアレイ装置のメモリセルＭ_ijが、ｑ
本のワード線Ｗ_1i〜Ｗ_qiとｑ本のビット線Ｂ_ij〜Ｂ_qjし
か有していない構成を有し、従って、メモリセルアレイ
装置が、ワード線をｍ×ｑ本しか有さず、また、ビット
線をｎ×ｑ本しか有しないにもかかわらず、メモリセル
アレイ装置の複数ｍ×ｎ個のメモリセルＭ₁₁〜Ｍ_mn中の
複数ｐ個のメモリセルに、複数ｐ本の情報出力線IT_a1〜
IT_apから入力させる情報を順次ｑ回書込ませることがで
きる。

よって、本願第２番目の発明によるマルチポートメモ
リによっても、メモリセルアレイ装置を従来のマルチポ
ートメモリの場合に比し、格段的に小面積化することが
でき、よって、マルチポートメモリを従来のマルチポー
トメモリに比し、格段的に小型密実に構成することがで
きる。

実施例１ 次に、第１図〜第５図を伴って、本発明によるマルチ
ポートメモリの実施例を述べよう。

第１図〜第５図に示す本発明によるマルチポートメモ
リは、以下述べる構成を有する。

すなわち、メモリセルアレイ装置１を有する（第２図
Ｅ参照）。このメモリセルアレイ装置１は、それ自体公
知であるので詳細説明は省略するが、次に述べる構成を
有する。

すなわち、複数ｑ×ｍ本（ただし、ｑは１以上の整
数、ｍは２以上の整数）のワード線Ｗ₁₁、Ｗ₂₁………Ｗ
_q1;W₁₂、Ｗ₂₂………Ｗ_q2；………;W_1m、Ｗ_2m………Ｗ_qm
と、複数ｑ×ｎ本（ただし、ｎは２以上の整数）のビッ
ト線Ｂ₁₁、Ｂ₂₁………Ｂ_q1;B₁₂、Ｂ₂₂………Ｂ_q2；……
…;B_1n、Ｂ_2n………Ｂ_qnと、ワード線Ｗ_1i〜Ｗ_qi（ただ
し、ｉ＝１、２………ｍ）と上記ビット線Ｂ_1j〜Ｂ
_qj（ただし、ｊ＝１、２………ｎ）とに接続され且つワ
ード線Ｗ_ai（ただし、ａ＝１、２………ｑ）が選択駆動
され且つビット線Ｂ_ajが選択されることによって、ビッ
ト線Ｂ_ajからの情報を書込むメモリセルＭ_ijとを有する
とともに、メモリセル_i1〜Ｍ_inの電源端に接続している
電源線Ｅ_iを有する。

メモリセルＭ_ijの具体例は、第３図に示すように、一
方の電源端を接地に接続し、他方の電源端を電源線Ｅ_i
に接続し、且つ２つの入力端中の一方の入力端をｑ個
（ただし、Ｑは１以上の整数）の電界効果型のトランジ
スタＱ_1j〜Ｑ_qj中の、例えば奇数番目のトランジスタＱ
_1j、Ｑ_3j………Ｑ_(q-1)j（またはＱ_qj）をそれぞれ通じ
てビット線Ｂ_1j、Ｂ_3j………Ｂ_qj（またはＢ_(q-1)j）に
それぞれ接続し、他方の入力端を偶数番目のトランジス
タＱ_2j、Ｑ_4j………Ｑ_qj（またはＱ_q-1)j）をそれぞれ
通じてビット線Ｂ_2j、Ｂ_4j………Ｂ_qj（または
Ｂ_(q-1)j）にそれぞれ接続しているフリップフロップＦ
_ijを有し、そして、トランジスタＱ_1j、Ｑ_3j………Ｑ
_(q-1)j（またはＱ_qj）のゲートが、ワード線Ｗ_1i、Ｗ_3i
………Ｗ_(q-1)i（またはＷ_qi）にそれぞれ接続され、ま
た、トランジスタＱ_2j、Ｑ_4j………Ｑ_qj（またはＱ
_(q-1)j）のゲートがワード線Ｗ_2i、Ｗ_4i………Ｗ_qi（ま
たはＷ_(q-1)i）にそれぞれ接続されている構成を有す
る。

以上が、メモリセルアレイ装置１の構成である。

また、ｑ個（ただし、ｑは１以上の整数）のそれ自体
は公知のワード線選択駆動装置WSD₁、WSD₂………WSD_qを
有する（第２図Ａ参照）。

このワード線選択駆動装置WSD_a（ただし、ａ＝１、２
………ｑ）は、複数ｍ本のワード線Ｗ_a1、Ｗ_a2………Ｗ
_am中の１本のワード線をそれぞれ表している内容を有す
る複数ｐ個のワード線アドレス信号WA_a1、WA_a2………WA
_apを入力するようになされている。

それらワード線アドレス信号WA_a1、WA_a2………WA
_apは、アドレス信号Ａ_a1、Ａ_a2………Ａ_apをそれぞれ入
力するワード線アドレス信号・ビット線アドレス信号分
離回路AI_a1、AI_a2………AI_apからそれぞれ出力される。

また、ワード線選択駆動装置WSD_aは、それ自体公知で
あるので、詳細説明は省略するが、デコーダを含んで構
成され、上述したワード線アドレス信号WA_a1、WA_a2……
…WA_apにもとずき、メモリセルアレイ装置１の複数ｍ本
のワード線Ｗ_a1、Ｗ_a2………Ｗ_amをそれぞれ駆動するワ
ード線駆動信号を出力する。

以上が、ワード線選択駆動装置WSD_aの一例構成であ
る。

また、それ自体公知のｑ個の情報書込み装置IR₁、IR₂
………IR_qを有する（第２図Ｆ参照）。

この情報書込み装置IR_aは、メモリセルアレイ装置１
の複数ｎ本のビット線Ｂ₁₁〜Ｂ_1n;B₂₁〜Ｂ_2n；………;B
_q1〜Ｂ_qnをそれぞれ出力線とし且つ複数ｐ本の情報入力
線IT₁₁、IT₁₂………IT_1p;IT₂₁、IT₂₂………IT_2p；……
…;IT_q1、IT_q2………IT_qpをそれぞれ導出しているｑ個
の情報書込み装置IR₁、IR₂………IR_qを有する。

また、情報読出し装置IR_aは、それ自体公知である
で、詳細説明は省略するが、第４図に示すように、メモ
リセルアレイ装置１の複数ｎ本のビット線Ｂ_a1、Ｂ_a2…
……Ｂ_anを出力線とし且つＫ本（ｋは１以上の整数）の
情報入力線IE_a1、IE_a2………IE_akを有するビット線選択
回路（マルチプレクサとも称される）BS_aを有する。

さらに、情報読出し装置IR_aは、ビット線選択回路BS_a
のＫ本の入力線IE_a1、IE_a2………IE_akをそれぞれ出力線
とし且つ情報入力線IT_a1、IT_a2………IT_apをそれぞれ入
力線としている複数ｐ個の情報出力回路（通常、情報検
出・増幅・出力機能を有する）IRC_a1、IRC_a2………IRC
_apとを有する。

以上が、情報書込み装置IR_aの構成である。

また、上述した情報書込み装置IR₁、IR₂………IR_qを
それぞれ制御するｑ個のそれ自体は公知の制御信号発生
装置CS₁CS₂………CS_qを有する（第２図Ｂ参照）。

この制御信号発生装置CS_aは、それ自体は公知である
ので、詳細説明は省略するが、デコーダを含んで構成さ
れ、上述したビット線アドレス信号BA_a1、BA_a2………BA
_apと、上述したワード線アドレス信号WA_a1、Ｗ_a2………
WA_apとにもとずき、上述した情報書込み装置IR_aのビッ
ト線選択回路BS_aを制御するビット線選択用制御信号BSS
_aを発生出力させるとともに、上述した情報書込み装置I
R_aの情報出力回路IRC_a1、IRC_a2………IRC_apをそれぞれ
制御駆動させる情報出力用制御信号IDOS_a1;IDOS_a2；…
……;IDOS_apを発生出力する。

以上が、制御信号発生装置CS_aの一例構成である。

また、上述したメモリアレイ装置１の電源線Ｅ₁〜Ｅ_m
を出力線としている電源出力装置２を有する（第２図Ｃ
参照）。

この電源出力装置２は、上述したＰ個のワード線Ｗ_1i
〜Ｗ_qiに出力されるｑ個のワード線駆動信号にもとずき
制御された電源Ｖ_iを、上述した電源線Ｅ_iに出力させ
る。

このような電源出力装置２の一例は、電源Ｖ_iを出力
させる構成でみて、例えば第５図に示すように、ワード
線Ｗ_1i〜Ｗ_qiから出力されるワード線駆動信号（２値表
示で「１」及び「０」をとる）を入力とするオア回路３
と、そのオア回路３の出力と書込み制御信号φ１とを入
力とするナンド回路４とを有し、そのナンド回路４の出
力を電源線Ｅ_iに出力する電源Ｖ_iとしている構成を有す
る。

以上で、本発明によるマルチポートメモリの第１の実
施例の構成が明らかとなった。

このような構成によれば、ワード線選択駆動装置WSD_a
（ただし、ａ＝１、２………ｑ）に、複数ｐ個のワード
線アドレス信号WA_a1〜WA_apを入力させ、また、制御信号
発生装置CS_aに、複数ｐ個のビット線アドレス信号BA_a1
〜BA_apと複数ｐ個のワード線アドレス信号WA_a1〜Ｗ_apと
を入力させるということを順次ｑ回行わせる。

しかるときは、そのｑ回中の第ａ回目において、い
ま、ワード線選択駆動装置WSD_aに、ワード線アドレス信
号WA_a1〜WA_apを入力させ、また、制御信号発生装置CS_a
にワード線アドレス信号WA_a1〜WA_apとビット線アドレス
信号BA_a1〜BA_apとを入力させれば、制御信号発生装置CS
_aから、ビット線選択用制御信号BSS_aと情報出力制御信
号IDOS_a1〜IDOS_apとが２値表示の「１」で出力し、よっ
て、情報書込み装置IR_aの情報入力線IT_a1〜IT_apからの
情報が、情報書込み回路IRC_abの情報出力回路IRC_a1〜IR
C_apを通じ、さらに、ビット線選択回路BS_aを通じ、次で
ビット線Ｂ_a1〜Ｂ_anを通じて、メモリセルＭ₁₁〜Ｍ_mnに
供給される。

一方、このような状態が得られる前において、電源出
力装置２が、書込み制御信号φ１が得られることで、電
源線Ｅ_jに、電源Ｖ_iを、２値表示で「１」の予定の値よ
りも絶対値的に低い２値表示で「０」の低い値で出力す
る。次で、ワード線選択駆動装置WSD_aから、ワード線Ｗ
_aiに、ワード線駆動信号が２値表示の「１」で出力し、
次で、電源出力装置２が、電源線Ｅ_iに、電源Ｖ_iを２値
表示で「１」の値で出力する。このため、メモリセルＭ
_i1〜Ｍ_inに、ビット線Ｂ_a1〜Ｂ_anに供給されている情報
が２値表示の「１」または「０」で書込まれる。

このようにメモリセルＭ_i1〜Ｍ_inに情報が書込まれる
動作を、メモリセルＭ_ijについて、第３図を伴ってさら
に述べれば、いま、電源Ｖ_iが２値表示で「０」（実際
上接地電圧）になれば、フリップフロップＦ_ijの２つの
入力端に、２値表示で「０」）（接地電圧に近い）の情
報が入力されていることと等価になる。

次に、ワード線Ｗ_aiが２値表示の「１」のワード線駆
動信号によって駆動されれば、メモリセルＭ_ijのトラン
ジスタＱ_ajがオンし、フリップフロップＦ_ijの一方の入
力端と情報が「１」または「０」で供給される。この状
態では、電源Ｖ_iが「０」であるので、フリップフロッ
プＦ_ijの他方の入力端は情報の「１」及び「０」のいず
れにも確定していない。次に、電源Ｖ_iが「１」になれ
ば、情報が「０」の場合、フリップフロップＦ_ijのトラ
ンジスタＱ_aj側の一方の入力端が「０」に確定し、他方
の入力端が「１」に確定し、情報が「１」の場合、前者
の入力端が「１」に確定し、後者の入力端が「０」に確
定する。

以上のようにして、メモリセルＭ_i1〜_inに情報が書込
まれる。

上述したように、本発明によるマルチポートメモリに
よれば、ワード線選択駆動装置WSD_a（ただし、ａ＝１、
２………ｑ）に、複数ｐ個のワード線アドレス信号WA_a1
〜WA_apを入力させ、また、制御信号発生装置CS_aに、複
数ｐ個のワード線アドレス信号WA_a1〜WA_apと複数のｐ個
のビット線アドレス信号BA_a1〜BA_apとを入力させるとい
うことを順次ｑ回行わせれば、メモリセルアレイ装置の
メモリセルＭ_ijが、ｑ本のワード線Ｗ_1i〜Ｗ_qiとｑ本の
ビット線Ｂ_ij〜Ｂ_qjしか有していない構成を有し、従っ
て、メモリセルアレイ装置が、ワード線をｍ×ｑ本しか
有さず、また、ビット線をｎ×ｑ本しか有しないにもか
かわらず、メモリセルアレイ装置の複数ｍ×ｎ個のメモ
リセルＭ₁₁〜Ｍ_mn中の複数ｐ個のメモリセルに、複数ｐ
本の情報出力線IT_a1〜IT_apからの情報を書込ませること
を順次ｑ回行わせることができる。

よって、本発明によるマルチポートメモリによれば、
メモリセルアレイ装置を従来のマルチポートメモリの場
合に比し、格段的に小面積化することができ、よって、
マルチポートメモリを従来のマルチポートメモリに比
し、格段的に小型密実に構成することができる。

実施例２ 次に、第６図〜第８図を伴って、本発明によるマルチ
ポートメモリの実施例を述べよう。

第６図〜第８図において、第１図〜第５図との対応部
分には同一符号を付して詳細説明は省略する。

第６図〜第８図に示す本発明は、次の事項を除いて、
第１図〜第５図に示す本発明の場合と同様の構成を有す
る。

すなわち、メモリセルＭ_ij〜Ｍ_inの電源端に接続して
いる電源線Ｅ_iに代え、メモリセルＭ_1j〜Ｍ_mjの電源端
に接続されている電源線Ｅ_jを有する。

また、メモリアレイ装置１の電源線Ｅ₁〜Ｅ_nを出力線
としている電源出力装置２′を有する。

この電源出力装置２′は、上述した情報出力用制御信
号IDOS_1b〜IDOS_qbにもとずき制御された電源Ｖ_jを、電
源線Ｅ_jに出力させる。

このような電源出力装置２′は、第８図に示すよう
に、第５図に示すと同様の構成を有する。

以上が、本発明によるマルチポートメモリの他の実施
例である。

このような構成を有する本発明によるマルチポートメ
モリによれば、上述した事項を除いて、第１図〜第６図
で上述した事項を除いて、第１図〜第６図で上述した本
発明によるマルチポートメモリと同様の構成を有するの
で、詳細説明は省略するが、作用効果の欄と同様の作用
効果が得られることは明らかである。

なお、上述したふ本発明の実施例において、電源出力
装置２及び２′と、ワード線選択駆動装置WSD₁〜WSD
_qと、制御信号発生装置CS₁〜CS_qとに、リセット信号φ
２を供給し、全電源線に同時的に電源を「０」で与え、
また全ワード線を駆動させて、全メモリセルをリセット
させるようにすることもできる。

なお、上述においては、本発明によるマルチポートメ
モリの僅かな実施例を示したに留まり、本発明の精神を
脱することなしに、種々の変型・変更をなし得るであろ
う。

【図面の簡単な説明】

第１図は、第２図Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦを示す図で
ある。 第２図、Ａ、Ｂ、Ｃ、Ｄ、Ｅ及Ｆびは、本発明によるマ
ルチポートメモリの実施例を示す系統的接続図である。 第３図は、本発明によるマルチポートメモリにおけるメ
モリセルの実施例を示す接続図である。 第４図は、本発明によるマルチポートメモリにおける情
報書込み装置の実施例を示す系統的接続図である。 第５図は、第２図に示す本発明によるマルチポートメモ
リに用いている電源出力装置の一例を示す接続図であ
る。 第６図は、第７図Ａ及びＢを示す図である。 第７図Ａ及びＢは、本発明によるマルチポートメモリの
他の実施例を示す系統的接続図である。 第８図は、第７図に示す本発明によるマルチポートメモ
リに用いている電源出力装置の他の例を示す接続図であ
る。 １……メモリセルアレイ装置 ２……電源出力装置 ３……オア回路 ４……ナンド回路 BS_a……ビット線選択回路 Ｂ_aj……ビット線 Ｆ_ij……フリップフロップ IRC_a1〜IRC_ap……情報出力回路 IDOS_ab……情報出力用制御信号 IR_a……情報書込み装置 IT_ab……情報入力線 Ｍ_ij……メモリセル Ｑ_i1〜Ｑ_qj……トランジスタ WSD_a……ワード線選択駆動装置

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】（イ） 複数ｑ×ｍ本（ただし、ｑは１以
   上の整数、ｍは２以上の整数）のワード線Ｗ₁₁、Ｗ₂₁…
   ……Ｗ_q1;W₁₂、Ｗ₂₂………Ｗ_q2；………;W_1m、Ｗ_2m……
   …Ｗ_qmと、 複数ｑ×ｎ本（ただし、ｎは２以上の整数）のビット線
   Ｂ₁₁、Ｂ₂₁………Ｂ_q1;B₁₂、Ｂ₂₂………Ｂ_q2；………;B
   _1n、Ｂ_2n………Ｂ_qnと、 上記ワード線Ｗ_1i〜Ｗ_qi（ただし、ｉ＝１、２………
   ｍ）と上記ビット線Ｂ_1j〜Ｂ_qj（ただし、ｊ＝１、２…
   ……ｎ）とに接続され且つ上記ワード線Ｗ_ai（ただし、
   ａ＝１、２………ｑ）が選択駆動され且つ上記ビット線
   Ｂ_ajが選択されることによって、上記ビット線Ｂ_ajから
   の情報を書込むメモリセルＭ_ijとを有するメモリセルア
   レイ装置と、 （ロ） 上記複数ｍ本のワード線Ｗ₁₁〜Ｗ_1m;W₂₁〜
   Ｗ_2m；………;W_q1〜Ｗ_qm中の１本のワード線をそれぞれ
   表している内容を有する複数Ｐ個のワード線アドレス信
   号WA₁₁〜WA_1p;WA₂₁〜WA_2p；………;WA_q1〜WA_qpをそれぞ
   れ入力するｑ個のワード線選択駆動装置WSD₁;WSD₂；…
   ……;WSD_qと、 （ハ） 上記複数ｎ本のビット線Ｂ₁₁〜Ｂ_1n;B₂₁〜
   B_2n；………;B_q1〜Ｂ_qnをそれぞれ出力線とし且つ複数
   Ｐ本の情報入力線IT₁₁、IT₁₂………IT_1p;IT₂₁、IT₂₂…
   ……IT_2p；………;IT_q1、IT_q2………IT_qpをそれぞれ導
   出しているｑ個の情報書込み装置IR₁、IR₂………IR
   _qと、 （ニ） 上記情報書込み装置IR₁、IR₂………IR_qをそれ
   ぞれ制御するｑ個の制御信号発生装置CS₁CS₂………CS_q
   とを有し、 （ホ） 上記ワード線選択駆動装置WSD_a（ただし、ａ＝
   １、２………ｑ）は、上記ワード線アドレス信号WA_a1、
   WA_a2………WA_apにもとずき、上記ワード線Ｗ_a1、Ｗ_a2…
   ……Ｗ_amをそれぞれ駆動するワード線駆動信号を出力
   し、 （ヘ） 上記情報書込み装置IR_aは、上記メモリセルア
   レイ装置の複数ｎ本のビット線Ｂ_a1、Ｂ_a2………Ｂ_anを
   出力線とし且つＫ本（ｋは１以上の整数）の情報入力線
   IE_a1、IE_a2………IE_akを有するビット線選択回路BS
   _aと、上記ビット線選択回路BS_aのＫ本の入力線IE_a1、IE
   _a2………IE_akをそれぞれ出力線とし且つ上記情報出力線
   IT_a1、IT_a2………IT_apをそれぞれ入力線としている複数
   Ｐ個の情報出力回路IRC_a1、IRC_a2………IRC_apとを有
   し、 （ト） 上記制御信号発生装置CS_aは、上記ビット線ア
   ドレス信号BA_a1、BA_a2………BA_apと、上記ワード線アド
   レス信号WA_a1、WA_a2………WA_apとにもとずき、上記情報
   書込み装置IR_aのビット線選択回路BS_aを制御するビット
   線選択用制御信号と、上記情報書込み装置IR_aの情報出
   力回路IRC_a1、IRC_a2………IRC_apをそれぞれ制御駆動さ
   せる情報出力用制御信号IDOS_a1,IDOS_a2，………;IDOS_ap
   とを出力するマルチポートメモリにおいて、 上記メモリセルＭ₁₁〜Ｍ_1n;M₂₁〜Ｍ_2n；………Ｍ_m1〜Ｍ
   _mnの電源端にそれぞれ接続している複数ｍ本の電源線Ｅ
   ₁;E₂；………;E_mと、 上記電源線Ｅ_iに、上記ワード線Ｗ_1i〜Ｗ_qiに出力され
   るワード線駆動信号にもとずき制御された電源Ｖ_iを出
   力させる電源出力装置とを有することを特徴とするマル
   チポートメモリ。
2. 【請求項２】（イ） 複数ｑ×ｍ本（ただし、ｑは１以
   上の整数、ｍは２以上の整数）のワード線Ｗ₁₁、Ｗ₂₁…
   ……Ｗ_q1;W₁₂、Ｗ₂₂………Ｗ_q2；………;W_1m、Ｗ_2m……
   …Ｗ_qmと、 複数ｑ×ｎ本（ただし、ｎは２以上の整数）のビット線
   Ｂ₁₁、Ｂ₂₁………Ｂ_q1;B₁₂、Ｂ₂₂………Ｂ_q2；………;B
   _1n、Ｂ_2n………Ｂ_qnと、 上記ワード線Ｗ_1i〜Ｗ_qi（ただし、ｉ＝１、２………
   ｍ）と上記ビット線Ｂ_1j〜Ｂ_qj（ただし、ｊ＝１、２…
   ……ｎ）とに接続され且つ上記ワード線Ｗ_ai（ただし、
   ａ＝１、２………ｑ）が選択駆動され且つ上記ビット線
   Ｂ_ajが選択されることによって、上記ビット線Ｂ_ajから
   の情報を書込むメモリセルＭ_ijとを有するメモリセルア
   レイ装置と、 （ロ） 上記複数ｍ本のワード線Ｗ₁₁〜Ｗ_1m;W₂₁〜
   Ｗ_2m；………;W_q1〜Ｗ_qm中の１本のワード線をそれぞれ
   表している内容を有する複数Ｐ個のワード線アドレス信
   号WA₁₁〜WA_1p;WA₂₁〜WA_2p；………;WA_q1〜WA_qpをそれぞ
   れ入力するｑ個のワード線選択駆動装置WSD₁;WSD₂；…
   ……;WSD_qと、 （ハ） 上記複数ｎ本のビット線Ｂ₁₁〜Ｂ_1n;B₂₁〜
   Ｂ_2n；………;B_q1〜Ｂ_qnをそれぞれ出力線とし且つ複数
   Ｐ本の情報入力線IT₁₁、IT₁₂………IT_1p;IT₂₁、IT₂₂…
   ……IT_2p；………;IT_q1、IT_q2………IT_qpをそれぞれ導
   出しているｑ個の情報書込み装置IR₁、IR₂………IR
   _qと、 （ニ） 上記情報書込み装置IR₁、IR₂………IR_qをそれ
   ぞれ制御するｑ個の制御信号発生装置CS₁CS₂………CS_q
   とを有し、 （ホ） 上記ワード線選択駆動装置WSD_a（ただし、ａ＝
   １、２………ｑ）は、上記ワード線アドレス信号WA_a1、
   WA_a2………WA_apにもとずき、上記ワード線Ｗ_a1、Ｗ_a2…
   ……Ｗ_amをそれぞれ駆動するワード線駆動信号を出力
   し、 （ヘ） 上記情報書込み装置IR_aは、上記メモリセルア
   レイ装置の複数ｎ本のビット線Ｂ_a1、Ｂ_a2………Ｂ_anを
   出力線とし且つＫ本（ｋは１以上の整数）の情報入力線
   IE_a1、IE_a2………IE_akを有するビット線選択回路BS
   _aと、上記ビット線選択回路BS_aのＫ本の入力線IE_a1、IE
   _a2………IE_akをそれぞれ出力線とし且つ上記情報出力線
   IT_a1、IT_a2………IT_apをそれぞれ入力線としている複数
   Ｐ個の情報出力回路IRC_a1、IRC_a2………IRC_apとを有
   し、 （ト） 上記制御信号発生装置CS_aは、上記ビット線ア
   ドレス信号BA_a1、BA_a2………BA_apと、上記ワード線アド
   レス信号WA_a1、WA_a2………WA_apとにもとずき、上記情報
   書込み装置IR_aのビット線選択回路BS_aを制御するビット
   線選択用制御信号と、上記情報書込み装置IR_aの情報出
   力回路IRC_a1、IRC_a2………IRC_apをそれぞれ制御駆動さ
   せる情報出力用制御信号IDOS_a1,IDOS_a2，………;IDOS_ap
   とを発生するマルチポートメモリにおいて、 上記メモリセルＭ₁₁〜Ｍ_m1;M₁₂〜Ｍ_m2;M_1n〜Ｍ_mnの電源
   端にそれぞれ接続している複数ｎ本の電源線Ｅ₁;E₂；…
   ……;E_nと、 上記電源線Ｅ_jに、上記情報出力用制御信号IDOS_1b、IDO
   S_2b………IDOS_qbにもとずき制御された電源Ｖ_jを出力さ
   せる電源出力装置とを有することを特徴とするマルチポ
   ートメモリ。