JPH07153254A - メモリ装置及びシリアル‐パラレルデータ変換回路 - Google Patents

メモリ装置及びシリアル‐パラレルデータ変換回路

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JPH07153254A
JPH07153254A JP5298074A JP29807493A JPH07153254A JP H07153254 A JPH07153254 A JP H07153254A JP 5298074 A JP5298074 A JP 5298074A JP 29807493 A JP29807493 A JP 29807493A JP H07153254 A JPH07153254 A JP H07153254A
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latch circuit
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田 春 希 戸
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Abstract

(57)【要約】 【目的】 DRAMにおいて高速で行の一部のデータを
書き換える。 【構成】 ダイナミック型のセルブロック11と、セル
ブロック11のデータをセンスするセンス増幅器3と、
データ格納のためのラッチ2と、センス増幅器3とラッ
チ2との間でデータ転送を行うデータ転送ゲートと、ラ
ッチ2の中でデータの書き込まれたものに対応するデー
タ転送ゲートのみを制御してセンス増幅器3にデータ転
送させるバイトライトマスク回路ブロック1を備え、バ
イトライトマスク回路ブロック1によりデータの書き込
まれたラッチ2に対応する転送ゲートのみを開いて、ラ
ッチ2からセンス増幅器3にデータを転送させることに
より、セルブロック11にデータの書き込みを行う場合
に、必要なデータのみを、ラッチ2に書き込めばいいの
で、ラッチ2における無駄なデータの書き込みが不要と
なり、セルブロック11へのデータの高速転送が可能と
なる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はメモリ装置及びシリアル
‐パラレルデータ変換回路に係り、特にDRAMにおい
て高速にデータをセルに書き込むようにしたメモリ装置
及びシリアル‐パラレルデータ変換回路に関する。
【0002】
【従来の技術】周知のように、DRAMにおいては、セ
ルのデータをアクセスする場合、セルに蓄えられた微小
な電荷情報をセンス増幅する必要があり、このアクセス
に相当の時間を要していた。このセンス動作は、セルア
レイにおいて、選択されたワード線、すなわち行に属す
るすべてのセルについて行われる。
【0003】このことを利用して、同一の行に属するセ
ルについては、アクセスを高速で行う、いわゆるページ
モードが知られている。このページモードでは、多くの
セルのつながるビット線とセンス増幅器を強制的に書き
換えている。このため、ページモードの書き込みサイク
ルのスピードには己ずと限界がある。
【0004】このため、ビット線とは直接のデータ転送
を行わずにページモードを実行する方式が知られている
(特開昭60−7690号公報、米国特許第46086
66号明細書)。この方式では、DRAMのセルアレイ
の行に沿ってSRAMセルの行を1行設け、このセルを
介して、外部とDRAMのセルとの間でデータのやり取
りを行うようにしている。このSRAMセルの存在によ
り、DRAMセルのセンス動作やビット線の容量などが
外部とのデータ転送と分離され、SRAMへのアクセス
サイクルで決まる高速性を得ることができる。
【0005】
【発明が解決しようとする課題】しかしながら、SRA
Mを介してDRAMをアクセスする方式では、SRAM
セルとDRAMセルとは1行単位でデータ転送を行うた
め、SRAMセルに制約条件が発生する。つまり、書き
込みが行われないSRAMセルは内容が不定であるた
め、一部のSRAMセルのみにデータの書き込みをして
DRAMセルにデータ転送した場合、書き込みのされな
かったSRAMセルに対応するDRAMには不定のデー
タが書き込まれ、これまでDRAMせるの有していたデ
ータが破壊されてしまう。このため、必ず、すべてのS
RAMセルにデータの書き込みを行うか、転送先のDR
AMセルの内容を予めSRAMセルに転送しておいてか
ら、その一部を書き換える等の方法を適用する必要があ
る。
【0006】以上述べたように、従来のメモリ装置は構
成されていたので、予めDRAMセルからSRAMセル
にデータを転送する時間が必要になり、更に、全てのS
RAMセルにデータを書き込む時間も無視できないの
で、せっかくの高速サイクル動作の効果が低減してしま
い、運用上の制約が大きいという問題がある。
【0007】本発明は、上記に鑑みてなされたもので、
その目的は、DRAMの行アクセスに伴うセンス動作と
カラムアクセスの動作を分離して独立に行うことができ
る装置において、行の一部のデータを書き換えたり、一
部の列アドレスのみにデータを書き込む場合に、特別の
使用上の考慮をすること無く、SRAMにおけるある行
の一部の列への書き込みが終了した時点でSRAMから
DRAMへのデータ転送を実行可能として、高速アクセ
スを実現したメモリ装置を提供することにある。
【0008】
【課題を解決するための手段】本発明の第1のメモリ装
置は、ダイナミック型の複数のメモリセルを有するメモ
リセルブロックと、前記メモリセルからの読み出しデー
タをセンス、増幅する複数のセンスアンプ回路と、前記
センスアンプ回路に対応して設けられ、前記センスアン
プ回路からのデータ及び外部からのデータを格納可能な
複数のラッチ回路と、前記各センスアンプと前記各ラッ
チ回路との間に設けられ、データ転送ゲート制御信号に
応じてオン/オフすることによりそれらの間でのデータ
転送を許容/禁止する複数のデータ転送ゲートと、任意
の前記ラッチ回路を有するラッチ回路群の複数のうちの
任意のものにおける前記ラッチ回路についてデータ書き
込みを行わせ、その他のものにおける前記ラッチ回路に
ついてはデータ書き込みを行わせず、データ書き込みの
行われた前記ラッチ回路群における前記ラッチ回路から
前記センスアンプ回路へデータ転送可能にすると共にデ
ータ書き込みの行われない前記ラッチ回路群における前
記ラッチ回路からは前記センスアンプ回路へのデータ転
送を禁止するように前記データ移送ゲートのオン/オフ
を制御する制御手段と、を備える、として構成される。
【0009】本発明の第2のメモリ装置は、第1のメモ
リ装置において、前記制御手段は、前記各ラッチ回路群
に1対1に対応して設けられた制御回路の複数を有し、
前記各制御回路は自己が対応する前記ラッチ回路群にお
ける前記ラッチ回路にデータ書き込みが行われるか否か
に基づいて前記データ転送ゲートのオン/オフを制御す
るものである、ものとして構成される。
【0010】本発明の第3のメモリ装置は、第2のメモ
リ装置において、前記制御回路は、自己に対応する前記
ラッチ回路群が選択されてデータ書き込みが行われた場
合、その選択の時点で選択されたことを記憶保持する第
1レジスタ回路と、前記第1レジスタ回路にスイッチ素
子を介して直列に接続され、前記第1レジスタ回路内の
記憶情報を前記データ転送ゲート制御信号を生成するた
めの情報として保持する第2レジスタ回路と、を有し、
前記ラッチ回路から前記センスアンプ回路へデータ転送
する場合には、前記スイッチ素子をオフして前記第1、
第2レジスタを互いに切り離し、この切り離し状態にお
いても前記第1レジスタ回路に前記選択の記憶保持を継
続的に行わせ、前記第2レジスタ回路に、前記データ転
送直前までの前記第1レジスタ回路の保持内容を前記デ
ータ転送ゲート制御信号を生成するための情報として出
力させ続ける、制御を行うものである、ものとして構成
される。
【0011】本発明の第1のシリアル‐パラレルデータ
変換回路は、外部からのシリアルデータが加えられるシ
リアルデータ入力手段と、前記各シリアルデータが格納
されるラッチ回路の複数を有し、それらのラッチ回路の
任意数ずつのものによって複数のラッチ回路群が構成さ
れている、ラッチ手段と、前記各ラッチ回路に1対1に
対応して設けられ、前記複数のラッチ回路からそれらの
中の格納データをパラレルデータとして出力する複数の
パラレルデータ出力手段と、前記各ラッチ回路と前記各
パラレルデータ出力端との間に設けられたデータ転送ゲ
ートの複数と、前記ラッチ回路群のうちの任意のものを
選択し、選択した前記ラッチ回路群中の前記ラッチ回路
に前記シリアルデータを書き込ませ、書き込みの行われ
た前記ラッチ回路群に対応する前記データ転送ゲートを
オンすることにより前記パラレルデータ出力を行わせ、
書き込みの行われない前記ラッチ回路群に対応する前記
データ転送ゲートは閉じたままとする制御を行う制御手
段と、を有するものとして構成される。
【0012】本発明の第2のシリアル‐パラレルデータ
変換回路は、第1のシリアル‐パラレルデータ変換回路
において、前記制御手段は、前記各ラッチ回路群に1対
1に対応して設けられた制御回路の複数を有し、前記各
制御回路は自己が対応する前記ラッチ回路群における前
記ラッチ回路にデータ書き込みが行われるか否かに基づ
いて前記データ転送ゲートのオン/オフを制御するもの
である、ものとして構成される。
【0013】
【作用】制御手段が、データの書き込まれたラッチ回路
に対応するデータ転送ゲート手段のみを開いて、ラッチ
回路からセンスアンプにデータ転送させる。このため、
ダイナミック型のメモリセルブロックにデータ書き込み
を行う際に、必要なデータのみを、ラッチ回路に書き込
めばよく、ラッチ回路への無駄なデータの書き込みが不
要となり、データの高速転送が可能となる。
【0014】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
【0015】図1は、本発明の一実施例に係るメモリ装
置の概略構成図であり、特に行に沿った方向でのアクセ
スに関係する回路構成を示すものである。図は、セルア
レイとして256kビットの2つのセルブロック11,
11からなるものの一部を示しており、各セルブロック
11は256行1024列で構成される。
【0016】そして、各セルブロック11の両側には、
512列のセンス増幅器(センスアンプ)3,3が配置
される。また、各セルブロック11にはセンス増幅器3
との間でデータのやり取りを行うと共に、外部から直接
アクセス可能なラッチ(SRAMセル)2がセンス増幅
器3の数だけ両側に配置されている。このラッチ2は8
ビット同時に、すなわちバイト単位で、アクセス可能に
構成されている。
【0017】このバイトデータの転送路として、バイト
データ線4が、ラッチ2に隣接して配置される。さら
に、バイトデータ線4からバイト分のデータをラッチ2
に書き込んだ時のみ、そのラッチ2と対応するセンス増
幅器3の間のデータ転送を可能にするバイトライトマス
ク回路ブロック1がラッチ2毎に設けられる。
【0018】2つの256kビットのセルブロック1
1,11の間には、バイト単位でラッチ2を選択するた
めのカラムデコーダ9が設けられる。このカラムデコー
ダ9は、その両側のセルブロック11,11に共通のも
のであり、このセルブロック11は片方ずつ活性化させ
る、いわゆる分割動作に対応している。
【0019】各セルブロック11の両側にラッチ2,2
があり、これを両側でペアでバイトラッチするのがバイ
トペアリードデコーダ8である。そして、このバイトペ
アリードデコーダ8によって、両側の2つのラッチ2,
2を両側ペアで選択するか、片側のみの1つのラッチ2
を選択するかを決める。1つのラッチ2を選択する場合
の、ラッチ2に対応したカラムデコーダ9の番号がn−
1、n、n+1、…である。例えば、n−1はカラムデ
コーダ9と反対側のラッチ2を選択し、nはカラムデコ
ーダ9側のラッチ2を選択する、というようにカラムデ
コーダ9の番号ごとに選択条件を決定する。
【0020】図2は、図1の構成において、データ転送
の主要部分の具体例としての回路図である。図2は、セ
ルブロック11の片側(図1における右側)に位置する
センス増幅器3、ラッチ2、バイトデータ線4、バイト
ライトマスク回路ブロック1とその制御信号を示してい
る。
【0021】セルブロック11の片方の側に設けられる
対応する8つのセンス増幅器3(0)〜3(7)に、デ
ータ転送用のスイッチングトランジスタTを介して、8
つのラッチ2(0)〜2(7)が接続される。一方、ス
イッチングトランジスタTのゲートに入る制御信号とし
てのバイトトランスファー信号BXは、バイトライトマ
スク回路ブロック1によって作られる。このバイトトラ
ンスファー信号BXが、転送の際にHレベルになって、
データの書き込みの行われたラッチ2についてだけ、バ
イト毎の選択的な書き込みを実現する。
【0022】バイトを構成する8つのラッチ2は、ゲー
トGを介して8ペアのバイトデータ線4(00)、4
(01)〜4(70)、4(71)に各々接続される。
そして、選択されたカラムデコーダ9からの選択信号C
SLがHレベルとなるバイトに対応するラッチ2に、デ
ータの転送が、同時に、行われる。
【0023】選択信号CSLがHレベルになると、バイ
トライトマスク回路ブロック1はそのことを記憶してお
き、続いてワードトランスファー信号/WXがLレベル
になると、バイトトランスファー信号BXをHレベルに
して、それまでに書き込みの行われたラッチ2のデータ
をセンス増幅器3に転送する。
【0024】信号リードバイト/RBは、データの読み
出しの際に、選択信号CSLの状態に関係なく、任意の
バイトからのデータ読み出しに備えるためのものであ
る。つまり、信号リードバイト/RBをLレベルにする
と、全てのラッチ2において、バイトトランスファー信
号BXをHレベルにして、センス増幅器3にあるデータ
を全てのラッチ2に転送する。
【0025】図3は、図1、図2に示した、バイトライ
トマスク回路ブロック1の具体的な構成を示す回路図で
ある。図3に示すように、選択信号CSLはNチャンネ
ルMOSトランジスタ20のゲートに入力される。ま
た、ワードトランスファー信号/WXはPチャンネルM
OSトランジスタ22、NチャンネルMOSトランジス
タ26、PチャンネルMOSトランジスタ30、Nチャ
ンネルMOSトランジスタ31の各ゲートに与えられ
る。一方、信号リードバイト/RBはPチャンネルMO
Sトランジスタ32のゲートに入力される。また、トラ
ンジスタ20のソースはNチャンネルMOSトランジス
タ21を介して低電位電源に接続され、トランジスタ2
0のドレインはPチャンネルMOSトランジスタ22、
23を介して高電位電源に接続される。トランジスタ2
0のドレインは逆並列接続されるインバータ回路24、
25を介してトランジスタ26のソースに接続される。
トランジスタ26のドレインは逆並列接続されるインバ
ータ回路27、28を介して、トランジスタ21のゲー
トおよびPチャンネルMOSトランジスタ23、29の
ゲートに接続される。トランジスタ29のソースは高電
位電源に接続され、ドレインはトランジスタ30、32
のソースに接続される。また、トランジスタ32のソー
スは高電位電源に接続され、トランジスタ31のソース
は低電位電源に接続される。そして、バイトトランスフ
ァー信号BXはトランジスタ30と31のドレインから
導出される。上記、インバータ回路24、25の逆並列
回路は入力データの自己保持機能を有するが、これを第
1のレジスタ回路RC1とする。また、インバータ回路
27、28の逆並列回路も同様の機能を有するが、これ
を第2のレジスタ回路RC2とする。
【0026】以上のような構成において、選択信号CS
Lの状態は第1のレジスタ回路RC1に状態保持され
る。これに直列に接続される第2のレジスタ回路RC2
は、トランジスタ26によって状態保持された選択信号
CSLを受けて、必要な時にバイトラッチ転送用のバイ
トトランスファー信号BXを立てるために設けられる。
【0027】第1のレジスタ回路RC1は、次の2つの
場合に状態を変えて、選択信号CSLがHレベルになっ
たことを記憶する。
【0028】1つは、データ転送期間でない時で、デー
タをセンス増幅器3に転送するワードトランスファー信
号/WXがHレベルで、トランジスタ26がオンし、ト
ランジスタ22がオフし、初めてそのバイトライトマス
ク回路ブロック1が選択された時、つまりトランジスタ
21がオンで且つトランジスタ23がオフの時である。
【0029】また、もう1つは、データ転送期間中で、
ワードトランスファー信号/WXがLレベルで、トラン
ジスタ26がオフし、トランジスタ22がオンし、第2
のレジスタ回路の出力がHレベルで、トランジスタ23
がオフし、トランジスタ21がオンしており、データ転
送が行われていないラッチ2に対応している場合であ
る。
【0030】データ転送期間中で、第2のレジスタ回路
RC2の出力がLレベルの場合、つまりデータ転送が行
われているラッチ2に対応している場合は、トランジス
タ23、22がオンし、トランジスタ21がオフするの
で、第1のレジスタ回路RC1の内容は選択信号CSL
の内容に関係なくリセットされる。
【0031】以上のような動作を通じて、転送開始時点
までに選択された選択信号CSLのみが転送を行い、転
送終了後はこれらのラッチ2は非選択状態にリセットさ
れる。また、転送中に選択されたラッチ2は、次の転送
でデータ転送を行うことができるようになり、ラッチ2
へのデータの書き込みの連続性を保証することができ
る。ちなみに、メモリ動作初期のイニシャライズにおけ
る第1のレジスタ回路RC1のリセットは、ワードトラ
ンスファー信号/WXをHレベルからLレベルにして、
再びHレベルにすればよい。一方、第2のレジスタ回路
RC2は、データ転送期間以外は、第1のレジスタ回路
RC1の出力を受けて、バイトトランスファー信号BX
を出力するための情報として保持する。また、第1のレ
ジスタ回路RC1と第2のレジスタ回路RC2はワード
トランスファー信号/WXがゲート入力されるトランジ
スタ26により、データ転送期間中は切り離される。
【0032】なお、トランジスタ32のゲートに入力さ
れる信号リードバイト/RBは、第2のレジスタ回路の
状態に関係なく、データ転送の制御信号であるバイトト
ランスファー信号BXをデータ転送期間にHレベルとす
るためである。
【0033】つまり、バイトライトマスク回路ブロック
1は、ラッチ2の1まとまりが選択された場合に、その
時点で選択されたことを記憶保持する第1のレジスタ回
路RC1と、この第1のレジスタ回路RC1に直列にト
ランジスタ(スイッチ素子)26を介して接続され且つ
第1のレジスタ回路RC1の内容をバイトトランスファ
ー信号BXを作るための情報として保持する第2のレジ
スタ回路RC2を有する。これにより、センス増幅器3
へのデータ転送の際には、このスイッチ素子26により
第1のレジスタ回路RC1と第2のレジスタ回路RC2
を切り離し、第1のレジスタ回路RC1については、こ
の間に選択された場合の状態を記憶保持させる。そし
て、第2のレジスタ回路RC2については、データの転
送直前までの第1のレジスタ回路RC1の保持内容をバ
イトトランスファー信号BXを作るために出力保持させ
る。
【0034】このような動作を通じて、データの高速ア
クセスに関する無駄な時間がなくなり、ダイナミックメ
モリのより効率的な運用が可能となる。
【0035】図4は、カラムデコーダ9によるラッチ2
の選択の態様を変えるための、バイトペアリードデコー
ダ8の詳細な構成を示すブロック図である。図4に示す
ように、選択信号CSLnと信号リードバイトRBはア
ンド回路33を通じてノア回路34に入力される。選択
信号CSLn−1はノア回路34に直接入力される。そ
して、ノア回路34の出力は、インバータ回路35を通
じて、選択信号CSLの1つとして出力される。同様
に、選択信号CSLn+1と信号リードバイトRBは、
アンド回路36を通じて、ノア回路37に入力される。
選択信号CSLnはノア回路37に直接入力される。そ
して、ノア回路37の出力は、インバータ回路38を通
じて、もう1つの選択信号CSLとして出力される。
【0036】つまり、セルブロック11からのバイトデ
ータの読み出しに際しては、セルブロック11の両側に
あるバイトデータ線4を利用して、1つのセルブロック
11から連続した2バイトのデータを読み出すことがで
きる。無論データ書き込みの際にも、同様に連続した2
バイトの同時書き込みは可能である。
【0037】このような、2バイト毎のデータの読み出
し、または書き込みと、通常の1バイト毎の読み出しと
書き込みを切り替えるのが、バイトペアリードデコーダ
8である。
【0038】ここで、1バイトモードか2バイトモード
かを切り替え変更するのが、信号リードバイト/RBの
反転信号であるRBである。
【0039】信号リードバイト/RBがLレベルの時に
は、選択信号CSLは、次のカラムデコーダ9が選択さ
れた時にもHレベルとなる。そして、あるカラムデコー
ダ9が選択されると、2つの連続した選択信号CSLが
Hレベルとなり、2つのラッチ2を選択することにな
る。
【0040】一方、信号リードバイト/RBがHレベル
の時には、それぞれカラムデコーダ9に対応した選択信
号CSLのみがHレベルとなる。
【0041】以上のように、この発明の実施例では、ダ
イナミックメモリにおいて、ラッチ2がデータを一時的
に格納して、セルブロック11との間でデータ転送を行
うに当たり、セルブロック11とセンス増幅器3との間
に介在する転送ゲートを、少なくとも1つのラッチ2の
まとまり毎に個別に制御可能としている。そして、この
制御のためのバイトライトマスク回路ブロック1をラッ
チ2のまとまり毎に配置している。そして、センス増幅
器3へのデータ転送の際に、データが書き込まれたラッ
チ2のまとまりのみにおいてデータ転送が行われるよう
にし、データの書き込みがなされなかったラッチ2のま
とまりについては転送ゲートを閉じたままとして、デー
タの転送を行わせない。これにより、ダイナミックメモ
リのアクセス速度が大幅に向上する。
【0042】なお、本発明の実施例のメモリ装置では、
バイトデータがシリアルに入力され、ある時点でこれら
のデータがパラレルにDRAMに転送されるので、この
中で用いられている、ラッチ2やバイトライトマスク回
路ブロック1等は、データブロック毎にデータ出力を制
御可能に構成された、シリアル−パラレル変換回路と見
なすこともできる。
【0043】つまり、1まとまりのデータ毎にシリアル
に対応するラッチ2にシリアルにデータを入力し、これ
らのラッチ2のデータを一括してパラレルに出力してデ
ータ転送を行うシリアル−パラレル変換回路において、
パラレルデータ出力のための転送ゲートを持たせ、この
転送ゲートを、1つ以上の複数のラッチ2のまとまり毎
に個別に制御可能とし、この制御のためのバイトライト
マスク回路ブロック1を、ラッチ2のまとまり毎に配置
した構造と見なすことができる。このような構成を通じ
て、パラレルデータの出力の際に、データが書き込まれ
たラッチ2のまとまりのみがデータ転送を行い、データ
書き込みの行われなかったラッチ2からのデータ転送は
行われないように制御する。このような機能は、データ
がシリアル入力されたラッチ2のみが、シリアル−パラ
レル変換回路を機能させるというように見なすこともで
きる。
【0044】以上のような構成を通じて、シリアル−パ
ラレル変換回路における、データ転送効率を大幅に向上
することができるので、この構成をダイナミックメモリ
に適用することで、データ転送の高速化を計ることがで
きる。
【0045】以上述べたように、本発明の実施例によれ
ば、メモリセルのデータの読み出しや書き込みに時間の
かかるDRAMにおいて、メモリセルへのデータ転送期
間中も中断することなくメモリとの間の高速データ転送
を行えるSRAMを介在させた構造において、データの
書き込みの際にSRAMの全てにデータを書き込んだ
り、1行分のデータを予め読み出し転送してリードモデ
ィファイライトする等の余分な動作を不要にし、任意の
データのみをメモリセルに転送することができるので、
DRAMの高速アクセスが可能になるという。
【0046】
【発明の効果】本発明のメモリ装置によれば、データを
書き込んだラッチ回路のみからデータを出力してセンス
アンプ回路に伝えるようにしたので、書き込み不要なビ
ットに対応するラッチ回路についてのデータの書き込み
が不要となり、アクセスの高速化を図ることができる。
また、本発明のシリアル‐パラレルデータ変換回路によ
れば、シリアルデータが書き込みまれたラッチ回路のみ
からのデータをパラレル変換して出力するようにしたの
で、変換効率を高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係るメモリ装置の概略構成
図である。
【図2】図1の構成で、データ転送の主要部分を、更に
細かく見た回路図である。
【図3】図1、図2に示した、バイトライトマスク回路
ブロック1の具体的な構成を示す回路図である。
【図4】図1に示した、バイトペアリードデコーダ8の
詳細な構成を示すブロック図である。
【符号の説明】
1 バイトライトマスク回路ブロック1 2 ラッチ2 3 センス増幅器3 4 バイトデータ線4 8 バイトペアリードデコーダ8 9 カラムデコーダ9 11 セルブロック11

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】ダイナミック型の複数のメモリセルを有す
    るメモリセルブロックと、 前記メモリセルからの読み出しデータをセンス、増幅す
    る複数のセンスアンプ回路と、 前記センスアンプ回路に対応して設けられ、前記センス
    アンプ回路からのデータ及び外部からのデータを格納可
    能な複数のラッチ回路と、 前記各センスアンプと前記各ラッチ回路との間に設けら
    れ、データ転送ゲート制御信号に応じてオン/オフする
    ことによりそれらの間でのデータ転送を許容/禁止する
    複数のデータ転送ゲートと、 任意の前記ラッチ回路を有するラッチ回路群の複数のう
    ちの任意のものにおける前記ラッチ回路についてデータ
    書き込みを行わせ、その他のものにおける前記ラッチ回
    路についてはデータ書き込みを行わせず、データ書き込
    みの行われた前記ラッチ回路群における前記ラッチ回路
    から前記センスアンプ回路へデータ転送可能にすると共
    にデータ書き込みの行われない前記ラッチ回路群におけ
    る前記ラッチ回路からは前記センスアンプ回路へのデー
    タ転送を禁止するように前記データ移送ゲートのオン/
    オフを制御する制御手段と、 を備えることを特徴とする、メモリ装置。
  2. 【請求項2】前記制御手段は、前記各ラッチ回路群に1
    対1に対応して設けられた制御回路の複数を有し、前記
    各制御回路は自己が対応する前記ラッチ回路群における
    前記ラッチ回路にデータ書き込みが行われるか否かに基
    づいて前記データ転送ゲートのオン/オフを制御するも
    のである、請求項1に記載のメモリ装置。
  3. 【請求項3】前記制御回路は、 自己に対応する前記ラッチ回路群が選択されてデータ書
    き込みが行われた場合に、その選択の時点で選択された
    ことを記憶保持する第1レジスタ回路と、 前記第1レジスタ回路にスイッチ素子を介して直列に接
    続され、前記第1レジスタ回路内の記憶情報を前記デー
    タ転送ゲート制御信号を生成するための情報として保持
    する第2レジスタ回路と、 を有し、 前記ラッチ回路から前記センスアンプ回路へデータ転送
    する場合には、前記スイッチ素子をオフして前記第1、
    第2レジスタを互いに切り離し、この切り離し状態にお
    いても前記第1レジスタ回路に前記選択の記憶保持を継
    続的に行わせ、 前記第2レジスタ回路に、前記データ転送直前までの前
    記第1レジスタ回路の保持内容を前記データ転送ゲート
    制御信号を生成するための情報として出力させ続ける、 制御を行うものである、 請求項2に記載のメモリ装置。
  4. 【請求項4】外部からのシリアルデータが加えられるシ
    リアルデータ入力手段と、 前記各シリアルデータが格納されるラッチ回路の複数を
    有し、それらのラッチ回路の任意数ずつのものによって
    複数のラッチ回路群が構成されている、ラッチ手段と、 前記各ラッチ回路に1対1に対応して設けられ、前記複
    数のラッチ回路からそれらの中の格納データをパラレル
    データとして出力する複数のパラレルデータ出力手段
    と、 前記各ラッチ回路と前記各パラレルデータ出力端との間
    に設けられたデータ転送ゲートの複数と、 前記ラッチ回路群のうちの任意のものを選択し、選択し
    た前記ラッチ回路群中の前記ラッチ回路に前記シリアル
    データを書き込ませ、書き込みの行われた前記ラッチ回
    路群に対応する前記データ転送ゲートをオンすることに
    より前記パラレルデータ出力を行わせ、書き込みの行わ
    れない前記ラッチ回路群に対応する前記データ転送ゲー
    トは閉じたままとする制御を行う制御手段と、 を有することを特徴とするシリアル‐パラレルデータ変
    換回路。
  5. 【請求項5】前記制御手段は、前記各ラッチ回路群に1
    対1に対応して設けられた制御回路の複数を有し、前記
    各制御回路は自己が対応する前記ラッチ回路群における
    前記ラッチ回路にデータ書き込みが行われるか否かに基
    づいて前記データ転送ゲートのオン/オフを制御するも
    のである、請求項4に記載のシリアル‐パラレルデータ
    変換回路。
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