JPH07153254A - メモリ装置及びシリアル‐パラレルデータ変換回路 - Google Patents
メモリ装置及びシリアル‐パラレルデータ変換回路Info
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- JPH07153254A JPH07153254A JP5298074A JP29807493A JPH07153254A JP H07153254 A JPH07153254 A JP H07153254A JP 5298074 A JP5298074 A JP 5298074A JP 29807493 A JP29807493 A JP 29807493A JP H07153254 A JPH07153254 A JP H07153254A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭにおいて高速で行の一部のデータを
書き換える。 【構成】 ダイナミック型のセルブロック１１と、セル
ブロック１１のデータをセンスするセンス増幅器３と、
データ格納のためのラッチ２と、センス増幅器３とラッ
チ２との間でデータ転送を行うデータ転送ゲートと、ラ
ッチ２の中でデータの書き込まれたものに対応するデー
タ転送ゲートのみを制御してセンス増幅器３にデータ転
送させるバイトライトマスク回路ブロック１を備え、バ
イトライトマスク回路ブロック１によりデータの書き込
まれたラッチ２に対応する転送ゲートのみを開いて、ラ
ッチ２からセンス増幅器３にデータを転送させることに
より、セルブロック１１にデータの書き込みを行う場合
に、必要なデータのみを、ラッチ２に書き込めばいいの
で、ラッチ２における無駄なデータの書き込みが不要と
なり、セルブロック１１へのデータの高速転送が可能と
なる。
書き換える。 【構成】 ダイナミック型のセルブロック１１と、セル
ブロック１１のデータをセンスするセンス増幅器３と、
データ格納のためのラッチ２と、センス増幅器３とラッ
チ２との間でデータ転送を行うデータ転送ゲートと、ラ
ッチ２の中でデータの書き込まれたものに対応するデー
タ転送ゲートのみを制御してセンス増幅器３にデータ転
送させるバイトライトマスク回路ブロック１を備え、バ
イトライトマスク回路ブロック１によりデータの書き込
まれたラッチ２に対応する転送ゲートのみを開いて、ラ
ッチ２からセンス増幅器３にデータを転送させることに
より、セルブロック１１にデータの書き込みを行う場合
に、必要なデータのみを、ラッチ２に書き込めばいいの
で、ラッチ２における無駄なデータの書き込みが不要と
なり、セルブロック１１へのデータの高速転送が可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置及びシリアル
‐パラレルデータ変換回路に係り、特にＤＲＡＭにおい
て高速にデータをセルに書き込むようにしたメモリ装置
及びシリアル‐パラレルデータ変換回路に関する。
‐パラレルデータ変換回路に係り、特にＤＲＡＭにおい
て高速にデータをセルに書き込むようにしたメモリ装置
及びシリアル‐パラレルデータ変換回路に関する。
【０００２】
【従来の技術】周知のように、ＤＲＡＭにおいては、セ
ルのデータをアクセスする場合、セルに蓄えられた微小
な電荷情報をセンス増幅する必要があり、このアクセス
に相当の時間を要していた。このセンス動作は、セルア
レイにおいて、選択されたワード線、すなわち行に属す
るすべてのセルについて行われる。
ルのデータをアクセスする場合、セルに蓄えられた微小
な電荷情報をセンス増幅する必要があり、このアクセス
に相当の時間を要していた。このセンス動作は、セルア
レイにおいて、選択されたワード線、すなわち行に属す
るすべてのセルについて行われる。
【０００３】このことを利用して、同一の行に属するセ
ルについては、アクセスを高速で行う、いわゆるページ
モードが知られている。このページモードでは、多くの
セルのつながるビット線とセンス増幅器を強制的に書き
換えている。このため、ページモードの書き込みサイク
ルのスピードには己ずと限界がある。
ルについては、アクセスを高速で行う、いわゆるページ
モードが知られている。このページモードでは、多くの
セルのつながるビット線とセンス増幅器を強制的に書き
換えている。このため、ページモードの書き込みサイク
ルのスピードには己ずと限界がある。
【０００４】このため、ビット線とは直接のデータ転送
を行わずにページモードを実行する方式が知られている
（特開昭６０−７６９０号公報、米国特許第４６０８６
６６号明細書）。この方式では、ＤＲＡＭのセルアレイ
の行に沿ってＳＲＡＭセルの行を１行設け、このセルを
介して、外部とＤＲＡＭのセルとの間でデータのやり取
りを行うようにしている。このＳＲＡＭセルの存在によ
り、ＤＲＡＭセルのセンス動作やビット線の容量などが
外部とのデータ転送と分離され、ＳＲＡＭへのアクセス
サイクルで決まる高速性を得ることができる。
を行わずにページモードを実行する方式が知られている
（特開昭６０−７６９０号公報、米国特許第４６０８６
６６号明細書）。この方式では、ＤＲＡＭのセルアレイ
の行に沿ってＳＲＡＭセルの行を１行設け、このセルを
介して、外部とＤＲＡＭのセルとの間でデータのやり取
りを行うようにしている。このＳＲＡＭセルの存在によ
り、ＤＲＡＭセルのセンス動作やビット線の容量などが
外部とのデータ転送と分離され、ＳＲＡＭへのアクセス
サイクルで決まる高速性を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍを介してＤＲＡＭをアクセスする方式では、ＳＲＡＭ
セルとＤＲＡＭセルとは１行単位でデータ転送を行うた
め、ＳＲＡＭセルに制約条件が発生する。つまり、書き
込みが行われないＳＲＡＭセルは内容が不定であるた
め、一部のＳＲＡＭセルのみにデータの書き込みをして
ＤＲＡＭセルにデータ転送した場合、書き込みのされな
かったＳＲＡＭセルに対応するＤＲＡＭには不定のデー
タが書き込まれ、これまでＤＲＡＭせるの有していたデ
ータが破壊されてしまう。このため、必ず、すべてのＳ
ＲＡＭセルにデータの書き込みを行うか、転送先のＤＲ
ＡＭセルの内容を予めＳＲＡＭセルに転送しておいてか
ら、その一部を書き換える等の方法を適用する必要があ
る。
Ｍを介してＤＲＡＭをアクセスする方式では、ＳＲＡＭ
セルとＤＲＡＭセルとは１行単位でデータ転送を行うた
め、ＳＲＡＭセルに制約条件が発生する。つまり、書き
込みが行われないＳＲＡＭセルは内容が不定であるた
め、一部のＳＲＡＭセルのみにデータの書き込みをして
ＤＲＡＭセルにデータ転送した場合、書き込みのされな
かったＳＲＡＭセルに対応するＤＲＡＭには不定のデー
タが書き込まれ、これまでＤＲＡＭせるの有していたデ
ータが破壊されてしまう。このため、必ず、すべてのＳ
ＲＡＭセルにデータの書き込みを行うか、転送先のＤＲ
ＡＭセルの内容を予めＳＲＡＭセルに転送しておいてか
ら、その一部を書き換える等の方法を適用する必要があ
る。
【０００６】以上述べたように、従来のメモリ装置は構
成されていたので、予めＤＲＡＭセルからＳＲＡＭセル
にデータを転送する時間が必要になり、更に、全てのＳ
ＲＡＭセルにデータを書き込む時間も無視できないの
で、せっかくの高速サイクル動作の効果が低減してしま
い、運用上の制約が大きいという問題がある。
成されていたので、予めＤＲＡＭセルからＳＲＡＭセル
にデータを転送する時間が必要になり、更に、全てのＳ
ＲＡＭセルにデータを書き込む時間も無視できないの
で、せっかくの高速サイクル動作の効果が低減してしま
い、運用上の制約が大きいという問題がある。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的は、ＤＲＡＭの行アクセスに伴うセンス動作と
カラムアクセスの動作を分離して独立に行うことができ
る装置において、行の一部のデータを書き換えたり、一
部の列アドレスのみにデータを書き込む場合に、特別の
使用上の考慮をすること無く、ＳＲＡＭにおけるある行
の一部の列への書き込みが終了した時点でＳＲＡＭから
ＤＲＡＭへのデータ転送を実行可能として、高速アクセ
スを実現したメモリ装置を提供することにある。
その目的は、ＤＲＡＭの行アクセスに伴うセンス動作と
カラムアクセスの動作を分離して独立に行うことができ
る装置において、行の一部のデータを書き換えたり、一
部の列アドレスのみにデータを書き込む場合に、特別の
使用上の考慮をすること無く、ＳＲＡＭにおけるある行
の一部の列への書き込みが終了した時点でＳＲＡＭから
ＤＲＡＭへのデータ転送を実行可能として、高速アクセ
スを実現したメモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１のメモリ装
置は、ダイナミック型の複数のメモリセルを有するメモ
リセルブロックと、前記メモリセルからの読み出しデー
タをセンス、増幅する複数のセンスアンプ回路と、前記
センスアンプ回路に対応して設けられ、前記センスアン
プ回路からのデータ及び外部からのデータを格納可能な
複数のラッチ回路と、前記各センスアンプと前記各ラッ
チ回路との間に設けられ、データ転送ゲート制御信号に
応じてオン／オフすることによりそれらの間でのデータ
転送を許容／禁止する複数のデータ転送ゲートと、任意
の前記ラッチ回路を有するラッチ回路群の複数のうちの
任意のものにおける前記ラッチ回路についてデータ書き
込みを行わせ、その他のものにおける前記ラッチ回路に
ついてはデータ書き込みを行わせず、データ書き込みの
行われた前記ラッチ回路群における前記ラッチ回路から
前記センスアンプ回路へデータ転送可能にすると共にデ
ータ書き込みの行われない前記ラッチ回路群における前
記ラッチ回路からは前記センスアンプ回路へのデータ転
送を禁止するように前記データ移送ゲートのオン／オフ
を制御する制御手段と、を備える、として構成される。
置は、ダイナミック型の複数のメモリセルを有するメモ
リセルブロックと、前記メモリセルからの読み出しデー
タをセンス、増幅する複数のセンスアンプ回路と、前記
センスアンプ回路に対応して設けられ、前記センスアン
プ回路からのデータ及び外部からのデータを格納可能な
複数のラッチ回路と、前記各センスアンプと前記各ラッ
チ回路との間に設けられ、データ転送ゲート制御信号に
応じてオン／オフすることによりそれらの間でのデータ
転送を許容／禁止する複数のデータ転送ゲートと、任意
の前記ラッチ回路を有するラッチ回路群の複数のうちの
任意のものにおける前記ラッチ回路についてデータ書き
込みを行わせ、その他のものにおける前記ラッチ回路に
ついてはデータ書き込みを行わせず、データ書き込みの
行われた前記ラッチ回路群における前記ラッチ回路から
前記センスアンプ回路へデータ転送可能にすると共にデ
ータ書き込みの行われない前記ラッチ回路群における前
記ラッチ回路からは前記センスアンプ回路へのデータ転
送を禁止するように前記データ移送ゲートのオン／オフ
を制御する制御手段と、を備える、として構成される。
【０００９】本発明の第２のメモリ装置は、第１のメモ
リ装置において、前記制御手段は、前記各ラッチ回路群
に１対１に対応して設けられた制御回路の複数を有し、
前記各制御回路は自己が対応する前記ラッチ回路群にお
ける前記ラッチ回路にデータ書き込みが行われるか否か
に基づいて前記データ転送ゲートのオン／オフを制御す
るものである、ものとして構成される。
リ装置において、前記制御手段は、前記各ラッチ回路群
に１対１に対応して設けられた制御回路の複数を有し、
前記各制御回路は自己が対応する前記ラッチ回路群にお
ける前記ラッチ回路にデータ書き込みが行われるか否か
に基づいて前記データ転送ゲートのオン／オフを制御す
るものである、ものとして構成される。
【００１０】本発明の第３のメモリ装置は、第２のメモ
リ装置において、前記制御回路は、自己に対応する前記
ラッチ回路群が選択されてデータ書き込みが行われた場
合、その選択の時点で選択されたことを記憶保持する第
１レジスタ回路と、前記第１レジスタ回路にスイッチ素
子を介して直列に接続され、前記第１レジスタ回路内の
記憶情報を前記データ転送ゲート制御信号を生成するた
めの情報として保持する第２レジスタ回路と、を有し、
前記ラッチ回路から前記センスアンプ回路へデータ転送
する場合には、前記スイッチ素子をオフして前記第１、
第２レジスタを互いに切り離し、この切り離し状態にお
いても前記第１レジスタ回路に前記選択の記憶保持を継
続的に行わせ、前記第２レジスタ回路に、前記データ転
送直前までの前記第１レジスタ回路の保持内容を前記デ
ータ転送ゲート制御信号を生成するための情報として出
力させ続ける、制御を行うものである、ものとして構成
される。
リ装置において、前記制御回路は、自己に対応する前記
ラッチ回路群が選択されてデータ書き込みが行われた場
合、その選択の時点で選択されたことを記憶保持する第
１レジスタ回路と、前記第１レジスタ回路にスイッチ素
子を介して直列に接続され、前記第１レジスタ回路内の
記憶情報を前記データ転送ゲート制御信号を生成するた
めの情報として保持する第２レジスタ回路と、を有し、
前記ラッチ回路から前記センスアンプ回路へデータ転送
する場合には、前記スイッチ素子をオフして前記第１、
第２レジスタを互いに切り離し、この切り離し状態にお
いても前記第１レジスタ回路に前記選択の記憶保持を継
続的に行わせ、前記第２レジスタ回路に、前記データ転
送直前までの前記第１レジスタ回路の保持内容を前記デ
ータ転送ゲート制御信号を生成するための情報として出
力させ続ける、制御を行うものである、ものとして構成
される。
【００１１】本発明の第１のシリアル‐パラレルデータ
変換回路は、外部からのシリアルデータが加えられるシ
リアルデータ入力手段と、前記各シリアルデータが格納
されるラッチ回路の複数を有し、それらのラッチ回路の
任意数ずつのものによって複数のラッチ回路群が構成さ
れている、ラッチ手段と、前記各ラッチ回路に１対１に
対応して設けられ、前記複数のラッチ回路からそれらの
中の格納データをパラレルデータとして出力する複数の
パラレルデータ出力手段と、前記各ラッチ回路と前記各
パラレルデータ出力端との間に設けられたデータ転送ゲ
ートの複数と、前記ラッチ回路群のうちの任意のものを
選択し、選択した前記ラッチ回路群中の前記ラッチ回路
に前記シリアルデータを書き込ませ、書き込みの行われ
た前記ラッチ回路群に対応する前記データ転送ゲートを
オンすることにより前記パラレルデータ出力を行わせ、
書き込みの行われない前記ラッチ回路群に対応する前記
データ転送ゲートは閉じたままとする制御を行う制御手
段と、を有するものとして構成される。
変換回路は、外部からのシリアルデータが加えられるシ
リアルデータ入力手段と、前記各シリアルデータが格納
されるラッチ回路の複数を有し、それらのラッチ回路の
任意数ずつのものによって複数のラッチ回路群が構成さ
れている、ラッチ手段と、前記各ラッチ回路に１対１に
対応して設けられ、前記複数のラッチ回路からそれらの
中の格納データをパラレルデータとして出力する複数の
パラレルデータ出力手段と、前記各ラッチ回路と前記各
パラレルデータ出力端との間に設けられたデータ転送ゲ
ートの複数と、前記ラッチ回路群のうちの任意のものを
選択し、選択した前記ラッチ回路群中の前記ラッチ回路
に前記シリアルデータを書き込ませ、書き込みの行われ
た前記ラッチ回路群に対応する前記データ転送ゲートを
オンすることにより前記パラレルデータ出力を行わせ、
書き込みの行われない前記ラッチ回路群に対応する前記
データ転送ゲートは閉じたままとする制御を行う制御手
段と、を有するものとして構成される。
【００１２】本発明の第２のシリアル‐パラレルデータ
変換回路は、第１のシリアル‐パラレルデータ変換回路
において、前記制御手段は、前記各ラッチ回路群に１対
１に対応して設けられた制御回路の複数を有し、前記各
制御回路は自己が対応する前記ラッチ回路群における前
記ラッチ回路にデータ書き込みが行われるか否かに基づ
いて前記データ転送ゲートのオン／オフを制御するもの
である、ものとして構成される。
変換回路は、第１のシリアル‐パラレルデータ変換回路
において、前記制御手段は、前記各ラッチ回路群に１対
１に対応して設けられた制御回路の複数を有し、前記各
制御回路は自己が対応する前記ラッチ回路群における前
記ラッチ回路にデータ書き込みが行われるか否かに基づ
いて前記データ転送ゲートのオン／オフを制御するもの
である、ものとして構成される。
【００１３】
【作用】制御手段が、データの書き込まれたラッチ回路
に対応するデータ転送ゲート手段のみを開いて、ラッチ
回路からセンスアンプにデータ転送させる。このため、
ダイナミック型のメモリセルブロックにデータ書き込み
を行う際に、必要なデータのみを、ラッチ回路に書き込
めばよく、ラッチ回路への無駄なデータの書き込みが不
要となり、データの高速転送が可能となる。
に対応するデータ転送ゲート手段のみを開いて、ラッチ
回路からセンスアンプにデータ転送させる。このため、
ダイナミック型のメモリセルブロックにデータ書き込み
を行う際に、必要なデータのみを、ラッチ回路に書き込
めばよく、ラッチ回路への無駄なデータの書き込みが不
要となり、データの高速転送が可能となる。
【００１４】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【００１５】図１は、本発明の一実施例に係るメモリ装
置の概略構成図であり、特に行に沿った方向でのアクセ
スに関係する回路構成を示すものである。図は、セルア
レイとして２５６ｋビットの２つのセルブロック１１，
１１からなるものの一部を示しており、各セルブロック
１１は２５６行１０２４列で構成される。
置の概略構成図であり、特に行に沿った方向でのアクセ
スに関係する回路構成を示すものである。図は、セルア
レイとして２５６ｋビットの２つのセルブロック１１，
１１からなるものの一部を示しており、各セルブロック
１１は２５６行１０２４列で構成される。
【００１６】そして、各セルブロック１１の両側には、
５１２列のセンス増幅器（センスアンプ）３，３が配置
される。また、各セルブロック１１にはセンス増幅器３
との間でデータのやり取りを行うと共に、外部から直接
アクセス可能なラッチ（ＳＲＡＭセル）２がセンス増幅
器３の数だけ両側に配置されている。このラッチ２は８
ビット同時に、すなわちバイト単位で、アクセス可能に
構成されている。
５１２列のセンス増幅器（センスアンプ）３，３が配置
される。また、各セルブロック１１にはセンス増幅器３
との間でデータのやり取りを行うと共に、外部から直接
アクセス可能なラッチ（ＳＲＡＭセル）２がセンス増幅
器３の数だけ両側に配置されている。このラッチ２は８
ビット同時に、すなわちバイト単位で、アクセス可能に
構成されている。
【００１７】このバイトデータの転送路として、バイト
データ線４が、ラッチ２に隣接して配置される。さら
に、バイトデータ線４からバイト分のデータをラッチ２
に書き込んだ時のみ、そのラッチ２と対応するセンス増
幅器３の間のデータ転送を可能にするバイトライトマス
ク回路ブロック１がラッチ２毎に設けられる。
データ線４が、ラッチ２に隣接して配置される。さら
に、バイトデータ線４からバイト分のデータをラッチ２
に書き込んだ時のみ、そのラッチ２と対応するセンス増
幅器３の間のデータ転送を可能にするバイトライトマス
ク回路ブロック１がラッチ２毎に設けられる。
【００１８】２つの２５６ｋビットのセルブロック１
１，１１の間には、バイト単位でラッチ２を選択するた
めのカラムデコーダ９が設けられる。このカラムデコー
ダ９は、その両側のセルブロック１１，１１に共通のも
のであり、このセルブロック１１は片方ずつ活性化させ
る、いわゆる分割動作に対応している。
１，１１の間には、バイト単位でラッチ２を選択するた
めのカラムデコーダ９が設けられる。このカラムデコー
ダ９は、その両側のセルブロック１１，１１に共通のも
のであり、このセルブロック１１は片方ずつ活性化させ
る、いわゆる分割動作に対応している。
【００１９】各セルブロック１１の両側にラッチ２，２
があり、これを両側でペアでバイトラッチするのがバイ
トペアリードデコーダ８である。そして、このバイトペ
アリードデコーダ８によって、両側の２つのラッチ２，
２を両側ペアで選択するか、片側のみの１つのラッチ２
を選択するかを決める。１つのラッチ２を選択する場合
の、ラッチ２に対応したカラムデコーダ９の番号がｎ−
１、ｎ、ｎ＋１、…である。例えば、ｎ−１はカラムデ
コーダ９と反対側のラッチ２を選択し、ｎはカラムデコ
ーダ９側のラッチ２を選択する、というようにカラムデ
コーダ９の番号ごとに選択条件を決定する。
があり、これを両側でペアでバイトラッチするのがバイ
トペアリードデコーダ８である。そして、このバイトペ
アリードデコーダ８によって、両側の２つのラッチ２，
２を両側ペアで選択するか、片側のみの１つのラッチ２
を選択するかを決める。１つのラッチ２を選択する場合
の、ラッチ２に対応したカラムデコーダ９の番号がｎ−
１、ｎ、ｎ＋１、…である。例えば、ｎ−１はカラムデ
コーダ９と反対側のラッチ２を選択し、ｎはカラムデコ
ーダ９側のラッチ２を選択する、というようにカラムデ
コーダ９の番号ごとに選択条件を決定する。
【００２０】図２は、図１の構成において、データ転送
の主要部分の具体例としての回路図である。図２は、セ
ルブロック１１の片側（図１における右側）に位置する
センス増幅器３、ラッチ２、バイトデータ線４、バイト
ライトマスク回路ブロック１とその制御信号を示してい
る。
の主要部分の具体例としての回路図である。図２は、セ
ルブロック１１の片側（図１における右側）に位置する
センス増幅器３、ラッチ２、バイトデータ線４、バイト
ライトマスク回路ブロック１とその制御信号を示してい
る。
【００２１】セルブロック１１の片方の側に設けられる
対応する８つのセンス増幅器３（０）〜３（７）に、デ
ータ転送用のスイッチングトランジスタＴを介して、８
つのラッチ２（０）〜２（７）が接続される。一方、ス
イッチングトランジスタＴのゲートに入る制御信号とし
てのバイトトランスファー信号ＢＸは、バイトライトマ
スク回路ブロック１によって作られる。このバイトトラ
ンスファー信号ＢＸが、転送の際にＨレベルになって、
データの書き込みの行われたラッチ２についてだけ、バ
イト毎の選択的な書き込みを実現する。
対応する８つのセンス増幅器３（０）〜３（７）に、デ
ータ転送用のスイッチングトランジスタＴを介して、８
つのラッチ２（０）〜２（７）が接続される。一方、ス
イッチングトランジスタＴのゲートに入る制御信号とし
てのバイトトランスファー信号ＢＸは、バイトライトマ
スク回路ブロック１によって作られる。このバイトトラ
ンスファー信号ＢＸが、転送の際にＨレベルになって、
データの書き込みの行われたラッチ２についてだけ、バ
イト毎の選択的な書き込みを実現する。
【００２２】バイトを構成する８つのラッチ２は、ゲー
トＧを介して８ペアのバイトデータ線４（００）、４
（０１）〜４（７０）、４（７１）に各々接続される。
そして、選択されたカラムデコーダ９からの選択信号Ｃ
ＳＬがＨレベルとなるバイトに対応するラッチ２に、デ
ータの転送が、同時に、行われる。
トＧを介して８ペアのバイトデータ線４（００）、４
（０１）〜４（７０）、４（７１）に各々接続される。
そして、選択されたカラムデコーダ９からの選択信号Ｃ
ＳＬがＨレベルとなるバイトに対応するラッチ２に、デ
ータの転送が、同時に、行われる。
【００２３】選択信号ＣＳＬがＨレベルになると、バイ
トライトマスク回路ブロック１はそのことを記憶してお
き、続いてワードトランスファー信号／ＷＸがＬレベル
になると、バイトトランスファー信号ＢＸをＨレベルに
して、それまでに書き込みの行われたラッチ２のデータ
をセンス増幅器３に転送する。
トライトマスク回路ブロック１はそのことを記憶してお
き、続いてワードトランスファー信号／ＷＸがＬレベル
になると、バイトトランスファー信号ＢＸをＨレベルに
して、それまでに書き込みの行われたラッチ２のデータ
をセンス増幅器３に転送する。
【００２４】信号リードバイト／ＲＢは、データの読み
出しの際に、選択信号ＣＳＬの状態に関係なく、任意の
バイトからのデータ読み出しに備えるためのものであ
る。つまり、信号リードバイト／ＲＢをＬレベルにする
と、全てのラッチ２において、バイトトランスファー信
号ＢＸをＨレベルにして、センス増幅器３にあるデータ
を全てのラッチ２に転送する。
出しの際に、選択信号ＣＳＬの状態に関係なく、任意の
バイトからのデータ読み出しに備えるためのものであ
る。つまり、信号リードバイト／ＲＢをＬレベルにする
と、全てのラッチ２において、バイトトランスファー信
号ＢＸをＨレベルにして、センス増幅器３にあるデータ
を全てのラッチ２に転送する。
【００２５】図３は、図１、図２に示した、バイトライ
トマスク回路ブロック１の具体的な構成を示す回路図で
ある。図３に示すように、選択信号ＣＳＬはＮチャンネ
ルＭＯＳトランジスタ２０のゲートに入力される。ま
た、ワードトランスファー信号／ＷＸはＰチャンネルＭ
ＯＳトランジスタ２２、ＮチャンネルＭＯＳトランジス
タ２６、ＰチャンネルＭＯＳトランジスタ３０、Ｎチャ
ンネルＭＯＳトランジスタ３１の各ゲートに与えられ
る。一方、信号リードバイト／ＲＢはＰチャンネルＭＯ
Ｓトランジスタ３２のゲートに入力される。また、トラ
ンジスタ２０のソースはＮチャンネルＭＯＳトランジス
タ２１を介して低電位電源に接続され、トランジスタ２
０のドレインはＰチャンネルＭＯＳトランジスタ２２、
２３を介して高電位電源に接続される。トランジスタ２
０のドレインは逆並列接続されるインバータ回路２４、
２５を介してトランジスタ２６のソースに接続される。
トランジスタ２６のドレインは逆並列接続されるインバ
ータ回路２７、２８を介して、トランジスタ２１のゲー
トおよびＰチャンネルＭＯＳトランジスタ２３、２９の
ゲートに接続される。トランジスタ２９のソースは高電
位電源に接続され、ドレインはトランジスタ３０、３２
のソースに接続される。また、トランジスタ３２のソー
スは高電位電源に接続され、トランジスタ３１のソース
は低電位電源に接続される。そして、バイトトランスフ
ァー信号ＢＸはトランジスタ３０と３１のドレインから
導出される。上記、インバータ回路２４、２５の逆並列
回路は入力データの自己保持機能を有するが、これを第
１のレジスタ回路ＲＣ１とする。また、インバータ回路
２７、２８の逆並列回路も同様の機能を有するが、これ
を第２のレジスタ回路ＲＣ２とする。
トマスク回路ブロック１の具体的な構成を示す回路図で
ある。図３に示すように、選択信号ＣＳＬはＮチャンネ
ルＭＯＳトランジスタ２０のゲートに入力される。ま
た、ワードトランスファー信号／ＷＸはＰチャンネルＭ
ＯＳトランジスタ２２、ＮチャンネルＭＯＳトランジス
タ２６、ＰチャンネルＭＯＳトランジスタ３０、Ｎチャ
ンネルＭＯＳトランジスタ３１の各ゲートに与えられ
る。一方、信号リードバイト／ＲＢはＰチャンネルＭＯ
Ｓトランジスタ３２のゲートに入力される。また、トラ
ンジスタ２０のソースはＮチャンネルＭＯＳトランジス
タ２１を介して低電位電源に接続され、トランジスタ２
０のドレインはＰチャンネルＭＯＳトランジスタ２２、
２３を介して高電位電源に接続される。トランジスタ２
０のドレインは逆並列接続されるインバータ回路２４、
２５を介してトランジスタ２６のソースに接続される。
トランジスタ２６のドレインは逆並列接続されるインバ
ータ回路２７、２８を介して、トランジスタ２１のゲー
トおよびＰチャンネルＭＯＳトランジスタ２３、２９の
ゲートに接続される。トランジスタ２９のソースは高電
位電源に接続され、ドレインはトランジスタ３０、３２
のソースに接続される。また、トランジスタ３２のソー
スは高電位電源に接続され、トランジスタ３１のソース
は低電位電源に接続される。そして、バイトトランスフ
ァー信号ＢＸはトランジスタ３０と３１のドレインから
導出される。上記、インバータ回路２４、２５の逆並列
回路は入力データの自己保持機能を有するが、これを第
１のレジスタ回路ＲＣ１とする。また、インバータ回路
２７、２８の逆並列回路も同様の機能を有するが、これ
を第２のレジスタ回路ＲＣ２とする。
【００２６】以上のような構成において、選択信号ＣＳ
Ｌの状態は第１のレジスタ回路ＲＣ１に状態保持され
る。これに直列に接続される第２のレジスタ回路ＲＣ２
は、トランジスタ２６によって状態保持された選択信号
ＣＳＬを受けて、必要な時にバイトラッチ転送用のバイ
トトランスファー信号ＢＸを立てるために設けられる。
Ｌの状態は第１のレジスタ回路ＲＣ１に状態保持され
る。これに直列に接続される第２のレジスタ回路ＲＣ２
は、トランジスタ２６によって状態保持された選択信号
ＣＳＬを受けて、必要な時にバイトラッチ転送用のバイ
トトランスファー信号ＢＸを立てるために設けられる。
【００２７】第１のレジスタ回路ＲＣ１は、次の２つの
場合に状態を変えて、選択信号ＣＳＬがＨレベルになっ
たことを記憶する。
場合に状態を変えて、選択信号ＣＳＬがＨレベルになっ
たことを記憶する。
【００２８】１つは、データ転送期間でない時で、デー
タをセンス増幅器３に転送するワードトランスファー信
号／ＷＸがＨレベルで、トランジスタ２６がオンし、ト
ランジスタ２２がオフし、初めてそのバイトライトマス
ク回路ブロック１が選択された時、つまりトランジスタ
２１がオンで且つトランジスタ２３がオフの時である。
タをセンス増幅器３に転送するワードトランスファー信
号／ＷＸがＨレベルで、トランジスタ２６がオンし、ト
ランジスタ２２がオフし、初めてそのバイトライトマス
ク回路ブロック１が選択された時、つまりトランジスタ
２１がオンで且つトランジスタ２３がオフの時である。
【００２９】また、もう１つは、データ転送期間中で、
ワードトランスファー信号／ＷＸがＬレベルで、トラン
ジスタ２６がオフし、トランジスタ２２がオンし、第２
のレジスタ回路の出力がＨレベルで、トランジスタ２３
がオフし、トランジスタ２１がオンしており、データ転
送が行われていないラッチ２に対応している場合であ
る。
ワードトランスファー信号／ＷＸがＬレベルで、トラン
ジスタ２６がオフし、トランジスタ２２がオンし、第２
のレジスタ回路の出力がＨレベルで、トランジスタ２３
がオフし、トランジスタ２１がオンしており、データ転
送が行われていないラッチ２に対応している場合であ
る。
【００３０】データ転送期間中で、第２のレジスタ回路
ＲＣ２の出力がＬレベルの場合、つまりデータ転送が行
われているラッチ２に対応している場合は、トランジス
タ２３、２２がオンし、トランジスタ２１がオフするの
で、第１のレジスタ回路ＲＣ１の内容は選択信号ＣＳＬ
の内容に関係なくリセットされる。
ＲＣ２の出力がＬレベルの場合、つまりデータ転送が行
われているラッチ２に対応している場合は、トランジス
タ２３、２２がオンし、トランジスタ２１がオフするの
で、第１のレジスタ回路ＲＣ１の内容は選択信号ＣＳＬ
の内容に関係なくリセットされる。
【００３１】以上のような動作を通じて、転送開始時点
までに選択された選択信号ＣＳＬのみが転送を行い、転
送終了後はこれらのラッチ２は非選択状態にリセットさ
れる。また、転送中に選択されたラッチ２は、次の転送
でデータ転送を行うことができるようになり、ラッチ２
へのデータの書き込みの連続性を保証することができ
る。ちなみに、メモリ動作初期のイニシャライズにおけ
る第１のレジスタ回路ＲＣ１のリセットは、ワードトラ
ンスファー信号／ＷＸをＨレベルからＬレベルにして、
再びＨレベルにすればよい。一方、第２のレジスタ回路
ＲＣ２は、データ転送期間以外は、第１のレジスタ回路
ＲＣ１の出力を受けて、バイトトランスファー信号ＢＸ
を出力するための情報として保持する。また、第１のレ
ジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２はワード
トランスファー信号／ＷＸがゲート入力されるトランジ
スタ２６により、データ転送期間中は切り離される。
までに選択された選択信号ＣＳＬのみが転送を行い、転
送終了後はこれらのラッチ２は非選択状態にリセットさ
れる。また、転送中に選択されたラッチ２は、次の転送
でデータ転送を行うことができるようになり、ラッチ２
へのデータの書き込みの連続性を保証することができ
る。ちなみに、メモリ動作初期のイニシャライズにおけ
る第１のレジスタ回路ＲＣ１のリセットは、ワードトラ
ンスファー信号／ＷＸをＨレベルからＬレベルにして、
再びＨレベルにすればよい。一方、第２のレジスタ回路
ＲＣ２は、データ転送期間以外は、第１のレジスタ回路
ＲＣ１の出力を受けて、バイトトランスファー信号ＢＸ
を出力するための情報として保持する。また、第１のレ
ジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２はワード
トランスファー信号／ＷＸがゲート入力されるトランジ
スタ２６により、データ転送期間中は切り離される。
【００３２】なお、トランジスタ３２のゲートに入力さ
れる信号リードバイト／ＲＢは、第２のレジスタ回路の
状態に関係なく、データ転送の制御信号であるバイトト
ランスファー信号ＢＸをデータ転送期間にＨレベルとす
るためである。
れる信号リードバイト／ＲＢは、第２のレジスタ回路の
状態に関係なく、データ転送の制御信号であるバイトト
ランスファー信号ＢＸをデータ転送期間にＨレベルとす
るためである。
【００３３】つまり、バイトライトマスク回路ブロック
１は、ラッチ２の１まとまりが選択された場合に、その
時点で選択されたことを記憶保持する第１のレジスタ回
路ＲＣ１と、この第１のレジスタ回路ＲＣ１に直列にト
ランジスタ（スイッチ素子）２６を介して接続され且つ
第１のレジスタ回路ＲＣ１の内容をバイトトランスファ
ー信号ＢＸを作るための情報として保持する第２のレジ
スタ回路ＲＣ２を有する。これにより、センス増幅器３
へのデータ転送の際には、このスイッチ素子２６により
第１のレジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２
を切り離し、第１のレジスタ回路ＲＣ１については、こ
の間に選択された場合の状態を記憶保持させる。そし
て、第２のレジスタ回路ＲＣ２については、データの転
送直前までの第１のレジスタ回路ＲＣ１の保持内容をバ
イトトランスファー信号ＢＸを作るために出力保持させ
る。
１は、ラッチ２の１まとまりが選択された場合に、その
時点で選択されたことを記憶保持する第１のレジスタ回
路ＲＣ１と、この第１のレジスタ回路ＲＣ１に直列にト
ランジスタ（スイッチ素子）２６を介して接続され且つ
第１のレジスタ回路ＲＣ１の内容をバイトトランスファ
ー信号ＢＸを作るための情報として保持する第２のレジ
スタ回路ＲＣ２を有する。これにより、センス増幅器３
へのデータ転送の際には、このスイッチ素子２６により
第１のレジスタ回路ＲＣ１と第２のレジスタ回路ＲＣ２
を切り離し、第１のレジスタ回路ＲＣ１については、こ
の間に選択された場合の状態を記憶保持させる。そし
て、第２のレジスタ回路ＲＣ２については、データの転
送直前までの第１のレジスタ回路ＲＣ１の保持内容をバ
イトトランスファー信号ＢＸを作るために出力保持させ
る。
【００３４】このような動作を通じて、データの高速ア
クセスに関する無駄な時間がなくなり、ダイナミックメ
モリのより効率的な運用が可能となる。
クセスに関する無駄な時間がなくなり、ダイナミックメ
モリのより効率的な運用が可能となる。
【００３５】図４は、カラムデコーダ９によるラッチ２
の選択の態様を変えるための、バイトペアリードデコー
ダ８の詳細な構成を示すブロック図である。図４に示す
ように、選択信号ＣＳＬｎと信号リードバイトＲＢはア
ンド回路３３を通じてノア回路３４に入力される。選択
信号ＣＳＬｎ−１はノア回路３４に直接入力される。そ
して、ノア回路３４の出力は、インバータ回路３５を通
じて、選択信号ＣＳＬの１つとして出力される。同様
に、選択信号ＣＳＬｎ＋１と信号リードバイトＲＢは、
アンド回路３６を通じて、ノア回路３７に入力される。
選択信号ＣＳＬｎはノア回路３７に直接入力される。そ
して、ノア回路３７の出力は、インバータ回路３８を通
じて、もう１つの選択信号ＣＳＬとして出力される。
の選択の態様を変えるための、バイトペアリードデコー
ダ８の詳細な構成を示すブロック図である。図４に示す
ように、選択信号ＣＳＬｎと信号リードバイトＲＢはア
ンド回路３３を通じてノア回路３４に入力される。選択
信号ＣＳＬｎ−１はノア回路３４に直接入力される。そ
して、ノア回路３４の出力は、インバータ回路３５を通
じて、選択信号ＣＳＬの１つとして出力される。同様
に、選択信号ＣＳＬｎ＋１と信号リードバイトＲＢは、
アンド回路３６を通じて、ノア回路３７に入力される。
選択信号ＣＳＬｎはノア回路３７に直接入力される。そ
して、ノア回路３７の出力は、インバータ回路３８を通
じて、もう１つの選択信号ＣＳＬとして出力される。
【００３６】つまり、セルブロック１１からのバイトデ
ータの読み出しに際しては、セルブロック１１の両側に
あるバイトデータ線４を利用して、１つのセルブロック
１１から連続した２バイトのデータを読み出すことがで
きる。無論データ書き込みの際にも、同様に連続した２
バイトの同時書き込みは可能である。
ータの読み出しに際しては、セルブロック１１の両側に
あるバイトデータ線４を利用して、１つのセルブロック
１１から連続した２バイトのデータを読み出すことがで
きる。無論データ書き込みの際にも、同様に連続した２
バイトの同時書き込みは可能である。
【００３７】このような、２バイト毎のデータの読み出
し、または書き込みと、通常の１バイト毎の読み出しと
書き込みを切り替えるのが、バイトペアリードデコーダ
８である。
し、または書き込みと、通常の１バイト毎の読み出しと
書き込みを切り替えるのが、バイトペアリードデコーダ
８である。
【００３８】ここで、１バイトモードか２バイトモード
かを切り替え変更するのが、信号リードバイト／ＲＢの
反転信号であるＲＢである。
かを切り替え変更するのが、信号リードバイト／ＲＢの
反転信号であるＲＢである。
【００３９】信号リードバイト／ＲＢがＬレベルの時に
は、選択信号ＣＳＬは、次のカラムデコーダ９が選択さ
れた時にもＨレベルとなる。そして、あるカラムデコー
ダ９が選択されると、２つの連続した選択信号ＣＳＬが
Ｈレベルとなり、２つのラッチ２を選択することにな
る。
は、選択信号ＣＳＬは、次のカラムデコーダ９が選択さ
れた時にもＨレベルとなる。そして、あるカラムデコー
ダ９が選択されると、２つの連続した選択信号ＣＳＬが
Ｈレベルとなり、２つのラッチ２を選択することにな
る。
【００４０】一方、信号リードバイト／ＲＢがＨレベル
の時には、それぞれカラムデコーダ９に対応した選択信
号ＣＳＬのみがＨレベルとなる。
の時には、それぞれカラムデコーダ９に対応した選択信
号ＣＳＬのみがＨレベルとなる。
【００４１】以上のように、この発明の実施例では、ダ
イナミックメモリにおいて、ラッチ２がデータを一時的
に格納して、セルブロック１１との間でデータ転送を行
うに当たり、セルブロック１１とセンス増幅器３との間
に介在する転送ゲートを、少なくとも１つのラッチ２の
まとまり毎に個別に制御可能としている。そして、この
制御のためのバイトライトマスク回路ブロック１をラッ
チ２のまとまり毎に配置している。そして、センス増幅
器３へのデータ転送の際に、データが書き込まれたラッ
チ２のまとまりのみにおいてデータ転送が行われるよう
にし、データの書き込みがなされなかったラッチ２のま
とまりについては転送ゲートを閉じたままとして、デー
タの転送を行わせない。これにより、ダイナミックメモ
リのアクセス速度が大幅に向上する。
イナミックメモリにおいて、ラッチ２がデータを一時的
に格納して、セルブロック１１との間でデータ転送を行
うに当たり、セルブロック１１とセンス増幅器３との間
に介在する転送ゲートを、少なくとも１つのラッチ２の
まとまり毎に個別に制御可能としている。そして、この
制御のためのバイトライトマスク回路ブロック１をラッ
チ２のまとまり毎に配置している。そして、センス増幅
器３へのデータ転送の際に、データが書き込まれたラッ
チ２のまとまりのみにおいてデータ転送が行われるよう
にし、データの書き込みがなされなかったラッチ２のま
とまりについては転送ゲートを閉じたままとして、デー
タの転送を行わせない。これにより、ダイナミックメモ
リのアクセス速度が大幅に向上する。
【００４２】なお、本発明の実施例のメモリ装置では、
バイトデータがシリアルに入力され、ある時点でこれら
のデータがパラレルにＤＲＡＭに転送されるので、この
中で用いられている、ラッチ２やバイトライトマスク回
路ブロック１等は、データブロック毎にデータ出力を制
御可能に構成された、シリアル−パラレル変換回路と見
なすこともできる。
バイトデータがシリアルに入力され、ある時点でこれら
のデータがパラレルにＤＲＡＭに転送されるので、この
中で用いられている、ラッチ２やバイトライトマスク回
路ブロック１等は、データブロック毎にデータ出力を制
御可能に構成された、シリアル−パラレル変換回路と見
なすこともできる。
【００４３】つまり、１まとまりのデータ毎にシリアル
に対応するラッチ２にシリアルにデータを入力し、これ
らのラッチ２のデータを一括してパラレルに出力してデ
ータ転送を行うシリアル−パラレル変換回路において、
パラレルデータ出力のための転送ゲートを持たせ、この
転送ゲートを、１つ以上の複数のラッチ２のまとまり毎
に個別に制御可能とし、この制御のためのバイトライト
マスク回路ブロック１を、ラッチ２のまとまり毎に配置
した構造と見なすことができる。このような構成を通じ
て、パラレルデータの出力の際に、データが書き込まれ
たラッチ２のまとまりのみがデータ転送を行い、データ
書き込みの行われなかったラッチ２からのデータ転送は
行われないように制御する。このような機能は、データ
がシリアル入力されたラッチ２のみが、シリアル−パラ
レル変換回路を機能させるというように見なすこともで
きる。
に対応するラッチ２にシリアルにデータを入力し、これ
らのラッチ２のデータを一括してパラレルに出力してデ
ータ転送を行うシリアル−パラレル変換回路において、
パラレルデータ出力のための転送ゲートを持たせ、この
転送ゲートを、１つ以上の複数のラッチ２のまとまり毎
に個別に制御可能とし、この制御のためのバイトライト
マスク回路ブロック１を、ラッチ２のまとまり毎に配置
した構造と見なすことができる。このような構成を通じ
て、パラレルデータの出力の際に、データが書き込まれ
たラッチ２のまとまりのみがデータ転送を行い、データ
書き込みの行われなかったラッチ２からのデータ転送は
行われないように制御する。このような機能は、データ
がシリアル入力されたラッチ２のみが、シリアル−パラ
レル変換回路を機能させるというように見なすこともで
きる。
【００４４】以上のような構成を通じて、シリアル−パ
ラレル変換回路における、データ転送効率を大幅に向上
することができるので、この構成をダイナミックメモリ
に適用することで、データ転送の高速化を計ることがで
きる。
ラレル変換回路における、データ転送効率を大幅に向上
することができるので、この構成をダイナミックメモリ
に適用することで、データ転送の高速化を計ることがで
きる。
【００４５】以上述べたように、本発明の実施例によれ
ば、メモリセルのデータの読み出しや書き込みに時間の
かかるＤＲＡＭにおいて、メモリセルへのデータ転送期
間中も中断することなくメモリとの間の高速データ転送
を行えるＳＲＡＭを介在させた構造において、データの
書き込みの際にＳＲＡＭの全てにデータを書き込んだ
り、１行分のデータを予め読み出し転送してリードモデ
ィファイライトする等の余分な動作を不要にし、任意の
データのみをメモリセルに転送することができるので、
ＤＲＡＭの高速アクセスが可能になるという。
ば、メモリセルのデータの読み出しや書き込みに時間の
かかるＤＲＡＭにおいて、メモリセルへのデータ転送期
間中も中断することなくメモリとの間の高速データ転送
を行えるＳＲＡＭを介在させた構造において、データの
書き込みの際にＳＲＡＭの全てにデータを書き込んだ
り、１行分のデータを予め読み出し転送してリードモデ
ィファイライトする等の余分な動作を不要にし、任意の
データのみをメモリセルに転送することができるので、
ＤＲＡＭの高速アクセスが可能になるという。
【００４６】
【発明の効果】本発明のメモリ装置によれば、データを
書き込んだラッチ回路のみからデータを出力してセンス
アンプ回路に伝えるようにしたので、書き込み不要なビ
ットに対応するラッチ回路についてのデータの書き込み
が不要となり、アクセスの高速化を図ることができる。
また、本発明のシリアル‐パラレルデータ変換回路によ
れば、シリアルデータが書き込みまれたラッチ回路のみ
からのデータをパラレル変換して出力するようにしたの
で、変換効率を高めることができる。
書き込んだラッチ回路のみからデータを出力してセンス
アンプ回路に伝えるようにしたので、書き込み不要なビ
ットに対応するラッチ回路についてのデータの書き込み
が不要となり、アクセスの高速化を図ることができる。
また、本発明のシリアル‐パラレルデータ変換回路によ
れば、シリアルデータが書き込みまれたラッチ回路のみ
からのデータをパラレル変換して出力するようにしたの
で、変換効率を高めることができる。
【図１】本発明の一実施例に係るメモリ装置の概略構成
図である。
図である。
【図２】図１の構成で、データ転送の主要部分を、更に
細かく見た回路図である。
細かく見た回路図である。
【図３】図１、図２に示した、バイトライトマスク回路
ブロック１の具体的な構成を示す回路図である。
ブロック１の具体的な構成を示す回路図である。
【図４】図１に示した、バイトペアリードデコーダ８の
詳細な構成を示すブロック図である。
詳細な構成を示すブロック図である。
１ バイトライトマスク回路ブロック１ ２ ラッチ２ ３ センス増幅器３ ４ バイトデータ線４ ８ バイトペアリードデコーダ８ ９ カラムデコーダ９ １１ セルブロック１１
Claims (5)
- 【請求項１】ダイナミック型の複数のメモリセルを有す
るメモリセルブロックと、 前記メモリセルからの読み出しデータをセンス、増幅す
る複数のセンスアンプ回路と、 前記センスアンプ回路に対応して設けられ、前記センス
アンプ回路からのデータ及び外部からのデータを格納可
能な複数のラッチ回路と、 前記各センスアンプと前記各ラッチ回路との間に設けら
れ、データ転送ゲート制御信号に応じてオン／オフする
ことによりそれらの間でのデータ転送を許容／禁止する
複数のデータ転送ゲートと、 任意の前記ラッチ回路を有するラッチ回路群の複数のう
ちの任意のものにおける前記ラッチ回路についてデータ
書き込みを行わせ、その他のものにおける前記ラッチ回
路についてはデータ書き込みを行わせず、データ書き込
みの行われた前記ラッチ回路群における前記ラッチ回路
から前記センスアンプ回路へデータ転送可能にすると共
にデータ書き込みの行われない前記ラッチ回路群におけ
る前記ラッチ回路からは前記センスアンプ回路へのデー
タ転送を禁止するように前記データ移送ゲートのオン／
オフを制御する制御手段と、 を備えることを特徴とする、メモリ装置。 - 【請求項２】前記制御手段は、前記各ラッチ回路群に１
対１に対応して設けられた制御回路の複数を有し、前記
各制御回路は自己が対応する前記ラッチ回路群における
前記ラッチ回路にデータ書き込みが行われるか否かに基
づいて前記データ転送ゲートのオン／オフを制御するも
のである、請求項１に記載のメモリ装置。 - 【請求項３】前記制御回路は、 自己に対応する前記ラッチ回路群が選択されてデータ書
き込みが行われた場合に、その選択の時点で選択された
ことを記憶保持する第１レジスタ回路と、 前記第１レジスタ回路にスイッチ素子を介して直列に接
続され、前記第１レジスタ回路内の記憶情報を前記デー
タ転送ゲート制御信号を生成するための情報として保持
する第２レジスタ回路と、 を有し、 前記ラッチ回路から前記センスアンプ回路へデータ転送
する場合には、前記スイッチ素子をオフして前記第１、
第２レジスタを互いに切り離し、この切り離し状態にお
いても前記第１レジスタ回路に前記選択の記憶保持を継
続的に行わせ、 前記第２レジスタ回路に、前記データ転送直前までの前
記第１レジスタ回路の保持内容を前記データ転送ゲート
制御信号を生成するための情報として出力させ続ける、 制御を行うものである、 請求項２に記載のメモリ装置。 - 【請求項４】外部からのシリアルデータが加えられるシ
リアルデータ入力手段と、 前記各シリアルデータが格納されるラッチ回路の複数を
有し、それらのラッチ回路の任意数ずつのものによって
複数のラッチ回路群が構成されている、ラッチ手段と、 前記各ラッチ回路に１対１に対応して設けられ、前記複
数のラッチ回路からそれらの中の格納データをパラレル
データとして出力する複数のパラレルデータ出力手段
と、 前記各ラッチ回路と前記各パラレルデータ出力端との間
に設けられたデータ転送ゲートの複数と、 前記ラッチ回路群のうちの任意のものを選択し、選択し
た前記ラッチ回路群中の前記ラッチ回路に前記シリアル
データを書き込ませ、書き込みの行われた前記ラッチ回
路群に対応する前記データ転送ゲートをオンすることに
より前記パラレルデータ出力を行わせ、書き込みの行わ
れない前記ラッチ回路群に対応する前記データ転送ゲー
トは閉じたままとする制御を行う制御手段と、 を有することを特徴とするシリアル‐パラレルデータ変
換回路。 - 【請求項５】前記制御手段は、前記各ラッチ回路群に１
対１に対応して設けられた制御回路の複数を有し、前記
各制御回路は自己が対応する前記ラッチ回路群における
前記ラッチ回路にデータ書き込みが行われるか否かに基
づいて前記データ転送ゲートのオン／オフを制御するも
のである、請求項４に記載のシリアル‐パラレルデータ
変換回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29807493A JP3547466B2 (ja) | 1993-11-29 | 1993-11-29 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
| US08/346,080 US5568428A (en) | 1993-11-29 | 1994-11-29 | Memory device and serial-parallel data transform circuit |
| KR1019940031640A KR100235134B1 (ko) | 1993-11-29 | 1994-11-29 | 메모리장치 및 직.병렬 데이터 변환회로 |
| EP94118789A EP0655741B1 (en) | 1993-11-29 | 1994-11-29 | Memory device and serial-parallel data transform circuit |
| DE69418153T DE69418153T2 (de) | 1993-11-29 | 1994-11-29 | Speicheranordnung und serielle/parallele Datenwandlerschaltung |
| US08/681,169 US5644537A (en) | 1993-11-29 | 1996-07-22 | Memory device and serial-parallel data transform circuit |
| US08/815,417 US5796660A (en) | 1993-11-29 | 1997-03-11 | Memory device and serial-parallel data transform circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29807493A JP3547466B2 (ja) | 1993-11-29 | 1993-11-29 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003394489A Division JP2004079184A (ja) | 2003-11-25 | 2003-11-25 | シリアル−パラレルデータ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153254A true JPH07153254A (ja) | 1995-06-16 |
| JP3547466B2 JP3547466B2 (ja) | 2004-07-28 |
Family
ID=17854816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29807493A Expired - Fee Related JP3547466B2 (ja) | 1993-11-29 | 1993-11-29 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5568428A (ja) |
| EP (1) | EP0655741B1 (ja) |
| JP (1) | JP3547466B2 (ja) |
| KR (1) | KR100235134B1 (ja) |
| DE (1) | DE69418153T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7349266B2 (en) * | 2004-06-10 | 2008-03-25 | Freescale Semiconductor, Inc. | Memory device with a data hold latch |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6166979A (en) * | 1995-09-13 | 2000-12-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for using the same |
| TW389909B (en) | 1995-09-13 | 2000-05-11 | Toshiba Corp | Nonvolatile semiconductor memory device and its usage |
| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US5703810A (en) * | 1995-12-15 | 1997-12-30 | Silicon Graphics, Inc. | DRAM for texture mapping |
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
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| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US5898638A (en) * | 1997-03-11 | 1999-04-27 | Micron Technology, Inc. | Latching wordline driver for multi-bank memory |
| US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| AU7706198A (en) * | 1997-05-30 | 1998-12-30 | Micron Technology, Inc. | 256 meg dynamic random access memory |
| US6014759A (en) | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| WO1999019875A2 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
| US5923594A (en) * | 1998-02-17 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for coupling data from a memory device using a single ended read data path |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
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| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| JP4424770B2 (ja) * | 1998-12-25 | 2010-03-03 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| JP3408479B2 (ja) * | 1999-12-17 | 2003-05-19 | 日本電気株式会社 | 半導体記憶装置 |
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| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| USD949667S1 (en) | 2020-04-07 | 2022-04-26 | Intelligent Designs 2000 Corp. | Double loop swivel hook |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4683555A (en) * | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
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| JP3105319B2 (ja) * | 1991-12-19 | 2000-10-30 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
-
1993
- 1993-11-29 JP JP29807493A patent/JP3547466B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-29 DE DE69418153T patent/DE69418153T2/de not_active Expired - Fee Related
- 1994-11-29 EP EP94118789A patent/EP0655741B1/en not_active Expired - Lifetime
- 1994-11-29 US US08/346,080 patent/US5568428A/en not_active Expired - Lifetime
- 1994-11-29 KR KR1019940031640A patent/KR100235134B1/ko not_active IP Right Cessation
-
1996
- 1996-07-22 US US08/681,169 patent/US5644537A/en not_active Expired - Lifetime
-
1997
- 1997-03-11 US US08/815,417 patent/US5796660A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7349266B2 (en) * | 2004-06-10 | 2008-03-25 | Freescale Semiconductor, Inc. | Memory device with a data hold latch |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69418153T2 (de) | 1999-09-23 |
| KR950015373A (ko) | 1995-06-16 |
| DE69418153D1 (de) | 1999-06-02 |
| EP0655741A3 (en) | 1996-12-18 |
| JP3547466B2 (ja) | 2004-07-28 |
| KR100235134B1 (ko) | 1999-12-15 |
| EP0655741B1 (en) | 1999-04-28 |
| US5568428A (en) | 1996-10-22 |
| US5796660A (en) | 1998-08-18 |
| US5644537A (en) | 1997-07-01 |
| EP0655741A2 (en) | 1995-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040414 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |