KR100235134B1 - 메모리장치 및 직.병렬 데이터 변환회로 - Google Patents

메모리장치 및 직.병렬 데이터 변환회로 Download PDF

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Abstract

[목적]
DRAM에 있어서 고속으로 행의 일부의 데이터를 재기입한다.
[구성]
다이나믹형의 셀 블럭(11)과, 셀 블럭(11)의 데이터를 감지하는 감지증폭기(3), 데이터격납을 위한 래치(2), 감지증폭기(3)와 래치(2)와의 사이에서 데이터전송을 행하는 데이터 전송게이트 및, 래치(2)의 내부에 데이터가 기입된 것을 대응하는 데이터 전송게이트만을 제어하여 감지증폭기(3)로 데이터를 전송시키는 바이트기입 마스크 회로블럭(1)을 갖추고, 바이트기입 마스크 회로블럭(1)에 의해 데이터가 기입된 래치(2)에 대응하는 전송게이트만을 열어 래치(2)로부터 감지증폭기(3)로 데이터를 전송시킴으로써, 셀 블럭(11)에 데이터를 기입하는 경우에, 필요한 데이터만을 래치(2)에 기입하면 족하므로, 래치(2)에서의 쓸데없는 데이터의 기입이 불필요하게 되어, 셀 블럭(11)으로의 데이터의 고속 전송이 가능하게 된다.

Description

메모리장치 및 직.병렬 데이터 변환회로
제1도는 본 발명의 1 실시예에 따른 메모리장치의 개략구성도.
제1a도는 제1도에 나타낸 회로의 일부분을 보다 상세하게 나타낸 도면.
제2도는 제1도의 구성에서 데이터전송의 주요부분을 보다 상세하게 나타낸 회로도.
제2a도는 우수 열블럭을 상세하게 나타낸 블럭도.
제2b도는 기수 열블럭을 상세하게 나타낸 블럭도.
제2c도는 본 발명에 따른 데이터 재기입 절차를 나타낸 플로우차트.
제2d도는 제2c도에 나타낸 데이터 재기입 절차의 동작을 나타낸 타이밍 창트.
제3도는 제1도, 제2도에 도시한 바이트기입 마스크 회로블럭(1)의 구체적인 구성을 나타낸 회로도.
제4도는 제1도에 도시한 바이트쌍 독출디코더(8)의 상세한 구성을 나타낸 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 바이트기입 마스크 회로블럭 2 : 래치
3 : 감지증폭기 4 : 바이트 데이터선
8 : 바이트쌍 독출디코더 9 : 열디코더
11 : 셀 블럭
[산업상의 이용분야]
본 발명은 메모리장치 및 직.병렬 데이터 변환회로에 관한 것으로, 특히 DRAM에 있어서 고속으로 데이터를 셀에 기입하도록 한 메모리장치 및 직.병렬 데이터 변환회로에 관한 것이다.
[종래의 기술]
주지하고 있는 바와 같이, DRAM에 있어서는 셀의 데이터를 억세스하는 경우, 셀에 축적된 미소한 전하정보를 감지 증폭할 필요가 있으므로, 이 엑세스에 상당한 시간을 요하고 있었다. 이 감지동작은, 셀 어레이에 있어서 선택된 위드선, 즉 행에 속하는 모든 셀에 대해 수행된다.
이것을 이용하여, 동일 행에 속하는 셀에 대해서는 억세스를 고속으로 행하는 이른바 페이지모드(page mode)가 알려져 있다. 이 페이지모드에서는, 많은 셀이 연결된 비트선과 감지증폭기를 강제적으로 재기입하고 있다. 이 때문에, 페이지모드의 기입사이클의 속도에는 한계가 있다.
이 때문에, 비트선과는 직접 데이터 전송을 행하지 않고 페이지 모드로 실행하는 방식이 알려져 있다(일본 특개소 60-7690호 공보, 미국특허 제4,608,666호 공보). 이 방식에서는, DRAM의 셀 어레이의 행에 따라 SRAM셀의 행을 1행 설치하고, 이 셀을 매개하여 외부와 DRAM의 셀과의 사이에서 데이터의 주고 받음을 행하도록 하고 있다. 이 SPRM셀의 존재에 의해, DRAM셀의 억세스 동작이나 비트선의 용량 등이 외부와의 데이터 전송과 분리되어, SRAM으로의 억세스 사이클로 결정되는 고속 성을 얻을 수 있다.
[발명이 해결하고자 하는 과제]
그렇지만, SRAM을 매개하여 DRAM을 억세스 하는 방식에서는, SRAM설과 DRAM셀은 1행 단위로 데이터 전송을 행하기 때문에, SRAM셀에 제약 조건이 발생한다. 즉, 기입이 행해지지 않은 SRAM셀은 내용이 부정이기 때문에, 일부의 SRAM셀에만 데이터를 기입하여 DRAM셀에 데이터 전송한 경우, 기입이 되지 않은 SRAM셀에 대응하는 DRAM셀에는 부정의 데이터가 기입되어, 이제까지 DRAM셀이 지나고 있던 데이터가 파괴되어 버린다. 이 때문에, 반드시 모든 SRAM셀에 데이터를 기입하거나, 전송처의 DRAM셀의 내용을 미리 SRAM셀에 전송해 두고 나서 그 일부를 재기입 하는 등의 방법을 적용할 필요가 있다.
종래의 메모리 장치는, 이상 설명한 바와 같이 구성되어 있었으므로, 미리 DRAM 셀로부터 SRAM셀로 데이터를 전송하는 시간이 필요하게 되고, 더욱이 모든 SRAM셀에 데이터를 기입하는 시간도 무시할 수 없으므로, 고속사이클 동작의 효과가 절감해 버려 운용상의 제약이 크다고 하는 문제가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, DRAM의 행 억세스에 따른 감지동작과 열 억세스의 동작을 분리하여 독립적으로 행할 수 있는 장치에 있어서, 행의 일부의 데이터를 재기입 한다거나, 일부의 열어드레스에만 데이터를 기입하는 경우에, 특별한 사용상의 고려를 하지 않고 SRAM에서의 어떤 행의 일부의 열로의 기입이 종료한 시점에서 SRAM으로부터 DRAM으로의 데이터 전송을 실행 가능하게 하여 고속의 억세스를 실현한 메모리 장치를 제공함에 그 목적이 있다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위해 본 발명의 제 1의 메모리 장치는, 다이나믹형의 복수의 메모리 셀을 갖춘 메모리 셀 블럭과, 상기 메모리 셀로 부터의 독출 데이터를 감지, 증폭하는 복수의 감지증폭기회로, 상기 감지증폭기회로에 대응하여 설치되어 상기 감지증폭기 회로로 부터의 데이터 및 외부로 부터의 데이터를 격납 가능한 복수의 래치회로, 상기 각 감지증폭기 회로와 상기 각 래치회로와의 사이에 설치되어 데이터 전송게이트 제어신호에 따라 온/오프함으로써 그들 사이에서의 데이터 전송을 허용/금지하는 데이터 전송 게이트 및, 임의의 상기 래치회로를 갖춘 래치회로군의 복수의 것중의 임의의 것에서의 상기 래치회로에 대해 데이터를 기입시키고, 그 이외의 것에서의 상기 래치회로에 대해서는 데이터를 기입시키지 않으며, 데이터 기입이 행해진 상기 래치 회로군에서의 상기 래치회로로부터 상기 감지증폭기 회로로 데이터 전송을 가능하게 함과 더불어 데이터 기입이 행해지지 않은 상기 래치회로군에서의 상기 래치 회로로 부터는 상기 감지증폭기회로로의 데이터 전송을 금지하도록 상기 데이터 전송게이트의 온/오프를 제어하는 제어 수단을 갖춘 것을 특징으로 한다.
본 발명의 제 2의 메모리 장치는 제 1의 메모리 장치에 있어서, 상기 제어 수단은 상기 각 래치회로군에 1대 1로 대응하여 설치된 제어회로를 복수개 갖추고, 상기 각 제어회로는 자기가 대응하는 상기 래치회로군에서의 상기 래치회로에 데이터 기입이 행해지는가 아닌가에 기초하여 상기 데이터 전송게이트의 온/오프를 제어하는 것을 특징으로 한다.
본 발명의 제3의 메모리 장치는, 제 2의 메모리 장치에 있어서, 상기 제어회로는, 자기에 대응하는 상기 래치회로군이 선택되어 데이터 기입이 행해진 경우에, 그 선택의 시점에서 선택된 것을 기억보지하는 제 1 레지스터회로와, 상기 제 1 레지스터회로에 스위치 소자를 매개하여 직렬로 접속되어 상기 제 1 레지스터 회로내의 기억정보를 상기 데이터 전송 게이트 제어 신호를 생성하기 위한 정보로서 보지하는 제 2 레지스터회로를 갖추고, 상기 래치회로로부터 상기 감지증폭기 회로로 데이터를 전송하는 경우에는, 상기 스위치 소자를 오프하여 상기 제 1, 제 2 레지스터회로를 분리하고, 이 분리 상태에 있어서도 상기 제 1 레지스터 회로에 상기 선택의 기억보지을 계속적으로 행하게 하며, 상기 제 2 레지스터 회로에 상기 데이터 전송 직전까지의 상기 제 1 레지스터회로의 보지 내용을 상기 데이터 전송게이트 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 한다.
본 발명의 제 1의 직.병렬 데이터 변환 회로는, 외부로 부터의 직렬데이터가 가해지는 직렬데이터 입력수단과, 상기 각 직렬데이터가 격납되는 래치회로를 복수개 갖추고, 그들 래치회로의 임의 수씩의 것에 의해 복수의 래치회로군이 구성되어 있는 래치수단, 상기 각 래치회로에 1대 1로 대응하여 설치되어 상기 복수의 래치회로로부터 그들 내부의 격납데이터를 병렬데이터로서 출력하는 복수의 병렬데이터 출력수단, 상기 각 래치회로와 상기 각 병렬데이터 출력단과의 사이에 설치된 복수의 데이터 전송게이트 및, 상기 레치회로군중의 임의의 것을 선택하여 선택한 상기 래치회로군중의 상기 래치회로에 상기 직렬데이터를 기입시키고, 기입이 행해진 상기 래치회로군에 대응하는 상기 데이터 전송게이트를 온함으로써 상기 병렬데이터를 출력 시키며, 기입이 행해지지 않은 상기 래치회로군에 대응하는 상기 데이터 전송 게이트는 닫힌 채로 하는 제어를 행하는 제어수단을 갖춘 것을 특징으로 한다.
본 발명의 제 2의 직.병렬 데이터 변환회로는, 제 1의 직.병렬 데이터 변환회로에 있어서, 상기 제어수단은 상기 각 래치회로군에 1대 1로 대응하여 설치된 제어회로를 복수개 갖추고, 상기 각 제어회로는 자기가 대응하는 상기 래치회로군에서의 상기 래치회로에 데이터 기입이 행해지는가 아닌가에 기초하여 상기 데이터 전송게이트의 온/오프를 제어하는 것을 특징으로 한다.
[작용]
본 발명에 있어서는, 제어수단이 데이터가 기입된 래치회로에 대응하는 데이터 전송게이트 수단만을 열어 래치회로로부터 감지증폭기로 데이터를 전송시킨다. 이 때문에, 다이나믹형의 메모리셀 블럭에 데이터를 기입할 때에, 필요한 데이터만을 래치회로에 기입하면 좋고, 래치회로로의 쓸데없는 데이터의 기입이 불필요하게 되어, 데이터의 고속전송이 가능하게 된다.
[실시예]
이하, 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1 실시예에 따른 메모리장치의 개략구성도로, 특히 행에 따른 방향으로의 억세스에 관계하는 회로구성을 나타낸 것이다. 도면은 셀 어레이로서 256k비트의 2개의 셀 블럭(11,11)으로 이루어진 것의 일부를 나타내고 있고, 각 셀 블럭(11)은 256행 x 1024열로 구성된다.
그리고, 각 셀 블럭(11)의 양측에는 512열의 감지증폭기(sense AMP)(3,3)가 배치된다. 또, 각 셀 블럭(11)에는 감지증폭기(3)와의 사이에서 데이터의 주고 받음을 행함과 더불어, 외부로부터 직접 억세스 가능한 래치(SRAM셀)(2)가 감지증폭기(3)의 수만큼 양측에 배치되어 있다. 이 래치(2)는 동시에 8비트, 즉 바이트 단위로 억세스 가능하게 구성되어 있다.
이 바이트 데이터의 전송로로서, 바이트 데이터선(4)이 래치(2)에 인접하여 배치된다. 더욱이, 바이트 데이터선(4)으로부터 바이트분의 데이터를 래치(2)에 기입한 때만, 그 래치(2)와 대응하는 감지증폭기(3)와의 사이의 데이터 전송을 가능하게 하는 바이트 기입 마스크 회로블럭(1)이 래치(2)마다 설치된다.
2개의 256k비트의 셀 블럭(11,11) 사이에는 바이트 단위로 래치(2)를 선택하기 위한 열디코더(9)가 설치된다. 이 열디코더(9)는 그 양측이 셀 블럭(11,11)에 공통의 것이고, 이 셀 블럭(11)은 한쪽씩 활성화 시키는 이른바 분할 동작에 대응하고 있다.
각 셀 블럭(11)의 양측에 래치(2,2)가 있고, 이것을 양측에서 쌍(pair)으로 바이트 래치하는 것이 바이트쌍 독출디코더(8)이다. 그리고, 이 바이트쌍 독출디코더(8)에 의해 양측의 2개의 래치(2,2)를 양측에서 쌍으로 선택할 것인가, 한쪽만의 하나의 래치(2)를 선택할 것인가를 결정한다. 하나의 래치(2)를 선택하는 경우의 래치(2)에 대응한 열디코더(9)의 번호가 n-1, n, n+1 ...이다. 예컨대, n-1은 열디코더(9)와 반대측의 래치(2)를 선택하고, n은 열디코더(9)측의 래치(2)를 선택하는 것과 같이 열디코더(9)의 번호마다 선택조건을 결정한다.
제2도는 제1도의 구성에 있어서 데이터 전송의 주요 부분의 구체예로서의 회로도이다. 제2도는 셀 블럭(11)의 한쪽(제1도에서의 우측)에 위치하는 감지증폭기93), 래치(2), 바이트 데이터선(4), 바이트기입 마스크 회로블럭(1)과 그 제어신호를 나타내고 있다.
셀 블럭(11)의 한쪽에 설치되는 대응하는 8개의 감지증폭기[3(0)~3(7)]에 데이터 전송용의 스위칭 트랜지스터(T)를 매개하여 8개의 래치[2(0)~2(7)]가 접속된다. 한편, 스위칭 트랜지스터(T)의 게이트로 들어오는 제어 신호로서의 바이트 전송신호(BX)는 바이트 기입 마스크 회로블럭(1)에 의해 만들어진다. 이 바이트 전송신호(BX)가 전송시에 H레벨로 되어 데이터의 기입이 행해진 래치(2)에 대해서만 바이트 마다의 선택적인 기입을 실현한다.
바이트를 구성하는 8개의 래치(2)는 게이트(G)를 매개하여 8쌍의 바이트 데이터선[4(00), 4(01)~4(70),4(71)]에 각각 접속된다. 그리고, 선택된 열디코더(9)로 부터의 선택신호(CSL)가 H레벨로 되는 바이트에 대응하는 래치(2)에 데이터의 전송이 동시에 행해진다.
선택신호(CSL)가 H레벨로 되면, 바이트기입 마스크 회로블럭(1)은 그것을 기억해 두고, 이어서 워드 전송신호(/WX)가 L레벨로 되면, 바이트 전송신호(BX)를 H레벨로 하여 이제까지 기입이 행해진 래치(2)의 데이터를 감지증폭기(3)로 전송한다.
신호독출바이트(/RB)는, 데이터의 독출시에 선택신호(CSL)의 상태에 관계없이 임의의 바이트로부터의 데이터 독출에 대비하기 위한 것이다. 즉, 신호독출 바이트(/RB)를 L레벨로 하면, 모든 래치(2)에 있어서 바이트 전송신호(BX)를 H레벨로 하여 감지증폭기(3)에 있는 데이터를 모든 래치(2)로 전송한다.
제1도 및 제2도에 나타낸 회로의 보다 구체적인 구성을 제1a도, 제2a도 및 제2b도에 각각 나타낸다.
제1a도는 제1도에 나타낸 회로의 일부분을 나타내고 있다. 제1a도에 있어서, 제1도에 나타낸 경우와 동일한 기능을 갖는 동일한 구성 요소에는 동일한 참조 부호를 붙인다. 셀 블럭(11)은 128유니트의 열블럭(CB0~CB127)으로 구성되고, 각 열블럭은 8열로 이루어 진다. 2개의 인접한 열블럭(CBi, CBi+1)은 제1a도에서와 대칭으로 설치된다. 좀더 상세히 설명하면, 기수 열블럭(CB0, CB2, ...)은 제2b도에 나타낸 바와 같이 설치되고, 우수 열블럭(CB1, CB3, ...)은 제2a도에 나타낸 바와 같이 설치된다. 각 열블럭(CBi, CBi+1)에는 그들 열블럭의 양측에 설치된 바이트 기입 마스크 회로블럭(1i, 1i+1)이 각각 접속된다. 바이트 기입 마스크 회로블럭(1)이 제1a도에 나타낸 바와 같이 양측에 설치되는 이유는, 이 회로블럭(1)의 크기가 상당히 커서 이 회로 블럭을 열블럭의 한쪽에만 설치하는 것이 어렵기 때문이다. 상술한 바와 같은 레이아웃(layout)에 의해, 소자의 패턴 면적을 줄이는 것이 가능하게 된다. 각 바이트 기입 마스크 회로블럭(1)으로는, 제어회로(CC)로부터 인가되는 신호(/RB, /WX)외에 열디코더(9)로부터 선택신호(CSL)가 인가된다.
제2a도는 제1a도에 나타낸 열블럭(CB1)의 주요 부분을 나타내고 있다. 여기서, 열블럭(CB1)은 8열(C0~C7)로 이루어 진다.
독출동작은 다음과 같이 해서 행해진다. 예컨대, 워드선(WLO)이 활성하된 경우에는, 메모리셀(MC)의 데이터는 미리 동화수단(EQO)에 의해 동화된 비트선(BLO,/BLO)에 독출된다. 독출된 데이터는 감지증폭기(S/A ; 3)에 의해 감지되어 증폭된다. 감지증폭기(S/A; 3)에 의해 감지된 데이터는 2개의 스위칭 트랜지스터(T0)를 매개해서 래치(20)에 저장된다. 래치(20)의 데이터는 2개의 전송게이트(G0)를 매개해서 DQ 데이터선[4(00),4(01)]에 전송된다. 상기 스위칭 트랜지스터(T0)는 바이트기입 마스크 회로블럭(11)에 의해 인가되는 신호(BXi)에 기초하여 온.오프된다. 상기 전송게이트(G0)는 열디코더(9)에 의해 인가되는 선택신호(CSL1)에 기초하여 온.오프된다.
기입동작은 다음과 같이 하여 행해진다. 2개의 열블럭(CB1,CB2)의 데이터만이 재기입되는 경우에 대해서는 후술하기로 한다. 외부(EXT)로부터 인가되는 2개의 8비트 데이터(DG1,DG2)는 2회(데이터 로드 1 및 2)로 분할하여 DQ버퍼(DB)를 매개해서 열블럭(CB1, CB2)의 각각의 래치(20~27, 20~27)에 미리 기입된다. 그후, 래치된 데이터는 전송되어 열블럭(CB1, CB2)의 활성화된 워드선에 접속된 각각의 8비트 메모리셀에 저장된다. 이 전송에 있어서, 비기입 열블럭(CB0,CB3~CB127)에 접속된 스위칭 트랜지스터(T)는 데이터가 기입되지 않도록 오프(즉, 마스크)상태를 유지한다. 이에 따라, 비기입 열블럭의 데이터가 파괴되는 것을 방지할 수 있다.
다음에는 제2c도에 나타낸 플로우차트와 제2d도에 나타낸 타이밍차트를 참조하여 상술한 데이터 기입동작에 대해 좀더 상세히 설명한다.
(i)먼저, 데이터 로드 1을 실행한다(스탭 S1). 다시 말해서, 열블럭(CB1)의 열어드레스를 지정하기 위해 열선택신호(CSL1)를 출력한다(시간 t0). 더욱이, 전송게이트(G)를 온함으로써, 데이터(DG1)를 DQ선으로부터 래치(2)를 전송하여 래치(2)에 저장한다(시간 t0).
(ii) 다음에, 데이터 로드 2를 실행한다(스탭 S2). 다시 말해서, 열블럭(CB2)의 열어드레스를 지정하기 위해 열선택신호(CSL2)를 출력한다(시간 t1). 더욱이, 전송게이트(G)를 온함으로써, 데이터(DG2)를 DQ선으로부터 래치(2)로 전송하여 래치(2)에 저장한다(시간 t1).
(iii) 다음에, 워드선(WL)을 활성화시킨다(스텝 S3,시간 t2).
(iv) 다음에, 열블럭(CB1, CB2)에서만 신호(BX1, BX2)에 기초해서 스위칭 트랜지스터(T)를 온하여 데이터를 래치(2)로부터 감지증폭기(3)로 전송한다(스텝 S4, 시간 t3). 다른 열블럭(CB0, CB3, ..., CB127)에서는, 상술한 바와 같은 데이터 전송을 행하지 않는다.
(v) 다음에, 상술한 마스크 조건으로 신호(/SAN)롤 로우레벨로 설정하고, 신호(SAP)를 하이레벨로 설정한다(스템 S5,시간 t4). 이에 따라, 열블럭(CB1,CB2)에만 데이터를 재기입할 수 있게 된다. 다른 열블럭에서는, 그들 자신의 열블럭으로부터 독출한 데이터를 다시 기입함으로써, 데이터가 파괴되는 것을 방지할 수 있다.
상술한 제어동작은 제어회로(CC)의 제어하에 실행할 수 있다.
제3도는 제1도 및 제2도에 도시한 바이트기입 마스크 회로블럭(1)의 구체적인 구성을 나타낸 회로도이다. 제3도에 나타낸 바와 같이, 선택신호(CSL)는 N채널 MOS트랜지스터(20)의 게이트에 입력된다. 또, 워드전송신호(/WX)는 P채널 MOS트랜지스터(22), N채널 MOS트랜지스터(26), P채널 MOS트랜지스터(30), N채널 MOS트랜지스터(31)의 각 게이트에 인가된다. 한편, 신호독출바이트(/RB)는 P채널 MOS트랜지스터(32)의 게이트에 입력된다. 또, 트랜지스터920)의 소오스는 N채널 MOS트랜지스터(21)를 매개하여 저전위전원에 접속되고, 트랜지스터(20)의 드레인은 P채널 MOS트랜지스터(22, 23)를 매개하여 고전위전원에 접속된다. 트랜지스터(20)의 드레인은 역병렬접속되는 인버터회로(24,25)를 매개하여 트랜지스터(26)의 소오스에 접속된다. 트랜지스터(26)의 드레인은 역병렬 접속되는 인버터회로(27,28)를 매개하여 트랜지스터(21)의 게이트 및 P채널 MOS트랜지스터(23,29)의 게이트에 접속된다. 트랜지스터(29)의 소오스는 고전 위전원에 접속되고, 드레인은 트랜지스터(30)의 소오스 및 트랜지스터(32)의 드레인에 접속된다. 또, 트랜지스터(32)의 소오스는 고전위전원에 접속되고, 트랜지스터(31)의 소오스는 저전위전원 접속된다. 그리고, 바이트 전송신호(BX)는 트랜지스터(30,31)의 드레인으로부터 도출된다. 상기 인버터회로(24,25)의 역병렬회로는 입력데이터의 자기보지기능(自己保持機能)을 갖는데, 이것을 제1 래지스터회로(RC1)라 한다. 또, 인버터회로(27,28)의 역병렬회로도 동일한 기능을 갖는데, 이것을 제2 레지스터회로(RC2)라 한다.
이상과 같은 구성에 있어서, 선택신호(CSL)의 상태는 제1 레지스터회로(RC1)에 보지(保持)된다. 이것에 직렬로 접속되는 제2 레지스터회로(RC2)는, 트랜지스터(26)에 의해 상태가 보지된 선택신호(CSL)를 받아서 필요한 때에 바이트 래치 전송용의 바이트 전송신호(BX)를 내기 위해 설치된다.
제1레지스터회로(RC1)는 다음의 2가지의 경우에 상태를 바꾸어 선택신호(CSL)가 H레벨로 된 것을 기억한다.
하나는, 데이터전송기간이 아닌 때에, 데이터를 감지증폭기(3)에 전송하는 워드전송신호(/WX)가 H레벨이고, 트랜지스터(26)가 온하면, 트랜지스터(22)가 오프하고, 비로소 그 바이트 기입 마스크 회로블럭(1)이 선택된 때, 즉 트랜지스터(21)가 온이고 또한 트랜지스터(23)가 오프인 때이다.
또 다른 하나는, 데이터 전송기간중에, 워드전송신호(/WX)가 L레벨이고, 트랜지스터(26)가 오프하며, 트랜지스터(22)가 온하고, 제2 레지스터회로의 출력이 H레벨이며, 트랜지스터(23)가 오프하고, 트랜지스터(21)가 온하고 있으며, 데이터 전송이 행해지고 있지 않은 래치(2)에 대응하고 있는 경우이다.
데이터 전송기간중에, 제2레지스터회로(RC2)의 출력이 L레벨인 경우, 즉 데이터 전송이 행해지고 있는 래치(2)에 대응하고 있는 경우는, 트랜지스터(23, 22)가 온하고, 트랜지스터(21)가 오프하므로, 제1레지스터회로(RC1)의 내용은 선택신호(CSL)의 내용에 관계없이 리세트된다.
이상과 같은 동작을 통해, 전송개시시점까지 선택된 선택신호(CSL)만이 전송을 행하고, 전송종료 후에는 이들 래치(2)는 비선택 상태로 리세트 된다. 또, 전송중에 선택된 래치(2)는 다음의 전송으로 데이터 전송을 행할 수 있게 되어, 래치(2)로의 데이터 기입의 연속성을 보증할 수 있다. 즉, 메모리동작 초기의 초기화에서의 제1 레지스터회로(RC1)의 리세트는, 워드 전송신호(/WX)를 H레벨로부터 L레벨로 하고, 다시 H레벨로 하면 좋다. 한편, 제2 레지스터회로(RC2)는 데이터 전송기간 이외에는 제1 레지스터회로(RC1)의 출력을 받아서, 바이트 전송신호(BX)를 출력하기 위한 정보로서 보지한다. 또, 제1 레지스터회로(RC1)와 제2 레지스터회로(RC2)는 워드전송신호(/WX)가 게이트에 입력되는 트랜지스터(26)에 의해 데이터 전송기간 중에는 분리된다.
또한, 트랜지스터(32)의 게이트에 입력되는 신호독출바이트(/RB)는 제2 레지스터회로의 상태로 관계없이 데이터 존송의 제어 신호인 바이트 전송신호(BX)를 데이터 전송기간에 H레벨로 하기 위한 것이다.
즉, 바이트 기입 마스크 회로블럭(1)은 래치(2)의 1군(群)이 선택된 경우에, 그 시점에서 선택된 것을 기억보지하는 제1 레지스터회로(RC1)와, 이 제1 레지스터회로(RC1)에 직렬로 트랜지스터(스위치소자)(26)를 매개하여 접속되고 또한 제1 레지스터회로(RC1)의 내용을 바이트 전송신호(BX)를 만들기 위한 정보로서 보지하는 제2 레지스터회로(RC2)를 갖추고 있다. 이에 따라, 감지증폭기(3)로의 데이터 전송시에는 이 스위치 소자(26)에 의해 제1 레지스터회로(RC1)와 제2 레지스터회로(RC2)를 분리하고, 제1 레지스터회로(RC1)에 대해서는 이 사이에 선택된 경우에 상태를 기억보지 시킨다. 그리고, 제2 레지스터회로(RC2)에 대해서는, 데이터의 전송 직전까지의 제1 레지스터회로(RC1)의 보지내용을 바이트 전송신호(BX)를 만들기 위해 출력보지 시킨다.
이러한 동작을 통해, 데이터의 고속 억세스에 관한 쓸데없는 시간이 없어져서 다이나믹 메모리의 보다 효율적인 운용이 가능하게 된다.
제4도는 열디코더(9)에 의한 래치(2)의 선택의 태양을 바꾸기 위한 바이트쌍 독출디코더(8)의 상세한 구성을 나타낸 블럭도 이다. 제4도에 나타낸 바와 같이, 선택신호(CSLn)와 신호독출바이트(RB)는 앤드회로(33)를 통해 노아회로(34)에 입력된다. 선택신호(CSLn-1)는 노아회로(34)에 직접 입력된다. 그리고, 노아회로(34)의 출력인 인버터회로(35)를 통해 선택신호(CSL)의 하나로서 출력된다. 마찬가지로, 선택신호(CSLn+1)와 신호독출바이트(RB)는 앤드회로(36)를 통해 노아회로(37)에 입력된다. 선택신호(CSLn)는 노아회로(37)에 직접 입력된다. 그리고, 노아회로(37)의 출력은 인버터회로(38)를 통해 또 하나의 선택신호(CSL)로서 출력된다.
즉, 셀 블럭(11)으로부터의 바이트 데이터의 독출시에는, 셀 블럭(11)의 양측에 있는 바이트 데이터선(4)을 이용하여 하나의 셀 블럭(11)으로부터 연속 한 2바이트의 데이터를 독출할 수 있다. 물론 데이터 기입시에도, 마찬가지로 연속한 2바이트의 동시 기입이 가능하다.
이러한 2바이트 마다의 데이터의 독출 또는 기입과 통상의 1바이트 마다의 독출과 기입을 절체하는 것이 바이트쌍 독출디코더(8)이다.
여기에서, 1바이트 모드인가 2바이트 모드인가를 절체변경하는 것이 신호독출 바이트(/RB)의 반전신호인 RB이다.
신호독출 바이트(/RB)가 L레벨인 때에는, 선택신호(CSL)는 다음의 열디코더(9)가 선택된 때에도 H레벨로 된다. 그리고, 어떤 열디코더(9)가 선택되면, 2개의 연속한 선택신호(CSL)가 H레벨로 되어 2개의 래치(2)를 선택하게 된다.
한편, 신호독출바이트(/RB)가 H레벨인 때에는, 각각 열디코더(9)에 대응한 선택신호(CSL)만이 H레벨로 된다.
이상과 같이 본 발명의 실시예에서는, 다이나믹 메모리에 있어서 래치(2)가 데이터를 일시적으로 격납하고, 셀 블럭(11)과의 사이에서 데이터 전송을 행함에 있어서, 셀 블럭(11)과 감지증폭기(3)와의 사이에 개재하는 전송 게이트를 적어도 하나의 래치(2)의 군마다 개별로 제어 가능하게 하고 있다. 그리고, 이 제어를 위한 바이트 기입 마스크 회로블럭(1)을 래치(2)의 군마다 배치하고 있다. 그리고, 감지증포기(3)로의 데이터 전송시에, 데이터가 기입된 래치(2)의 군만에 있어서 데이터 전송이 행해지도록 하고, 데이터의 기입이 이루어지지 않은 래치(2)의 군에 대해서는 전송게이트를 닫힌 채로 하여 데이터의 전송이 행해지지 않게 한다. 이에 따라, 다이나믹 메모리의 억세스 속도가 대폭적으로 향상된다.
또한, 본 발명의 실시예의 메모리 장치에서는, 바이트 데이터가 직렬로 입력되고, 어느 시점에서 이들 데이터가 병렬로 DRAM에 전송되므로, 이 내부에서 이용되고 있는 래치(2)나 바이트 기입 마스크 회로블럭(1) 등은 데이터 블럭마다 데이터 출력을 제어 가능하게 구성된 직.병렬 데이터 변환 회로로 간주할 수도 있다.
즉, 1군의 데이터마다 직렬로 대응하는 래치(2)에 직렬로 데이터를 입력하고, 이들 래치(2)의 데이터를 일괄하여 병렬로 출력하여 데이터 전송을 행하는 직.병렬 데이터 변환회로에 있어서, 병렬 데이터 출력을 위한 전송게이트를 갖추고, 이 전송게이트를 1개 이상의 복수의 래치(2)의 군마다 개별로 제어가능하게 하여 이 제어를 위한 바이트 기입 마스크 회로블럭(1)을 래치(2)의 군마다 배치한 구조로 간주할 수 있다. 이러한 구성을 통해, 병렬데이터의 출력시에 데이터가 기입된 래치(2)의 군만이 데이터 전송을 행하고, 데이터 기입이 행해지지 않은 래치92)로 부터의 데이터 전송은 행해지지 않도록 제어한다. 이러한 기능은 데이터가 직렬로 입력된 래치(2)만이 직.병렬 데이터 변환 회로를 기능 시키는 것처럼 간주할 수도 있다.
이상과 같은 구성을 통해, 직.병렬 데이터 변환회로에서의 데이터 전송효율을 대폭적으로 향상시킬 수 있으므로, 이 구성을 다이나믹 메모리에 적용함으로써 데이터 전송의 고속화를 도모할 수 있다.
이상 설명한 바와 같이 본 실시예에 의하면, 메모리셀의 데이터의 독출이나 기입에 시간이 걸리는 DRAM에 있어서, 메모리 셀로의 데이터 전송기간 중에도 중단하지 않고 메모리와의 사이의 고속 데이터 전송을 행하는 SRAM을 재개시킨 구성에 있어서 데이터의 기입시에 SRAM의 모든 데이터를 기입하거나, 1행 분의 데이터를 미리 독출 전송하여 독출 변경기입(read modify write)하는 등의 여분의 동작을 불필요하게 하여, 임의의 데이터만을 메모리셀에 전송할 수 있으므로, DRAM의 고속 억세스가 가능해진다고 말할 수 있다.
[발명의 효과]
본 발명의 메모리장치에 의하면, 데이터를 기입한 래치회로만으로부터 데이터를 출력하여 감지증폭기 회로에 전달하도록 했으므로, 기입이 불필요한 비트에 대응하는 래치회로에 대한 데이터의 기입이 불필요하게 되어 억세스의 고속화를 도모할 수 있다. 또, 본 발명의 직.병렬 데이터 변환회로에 의하면, 직렬 데이터가 기입된 래치회로만으로부터의 데이터를 병렬로 변환하여 출력하도록 했으므로, 변환 효율을 높일 수 있다.

Claims (26)

  1. 대략 매트릭스 형태로 배열된 복수의 메모리셀과, 임의 수씩의 열에 의해 형성되는 열군을 갖춘 적어도 하나의 메모리셀 블럭과, 상기 각 열에 대해 각각 설치된 복수의 감지증폭기, 상기 각 감지증폭기에 대해 각각 설치되고, 대응하는 상기 감지증폭기와의 사이에서 데이터의 주고 받음을 행하며, 임의 수씩의 것에 의해 래치회로군을 구성하고, 이들 래치회로군이 상기 열군에 1대 1로 대응하여 설치되어 있는 복수의 래치회로, 상기 래치회로군중 임의 수의 것을 선택하여 선택된 래치회로군에만 외부 데이터가 기입되도록 열군 선택신호를 출력하는 열디코더 및, 상기 외부 데이터가 기입된 래치회로군만이 이네이블 되도록 상기 선택된 래치회로군에 기입된 데이터의 상기 대응하는 감지증폭기로의 전송을 각각 선택적으로 가능하게 하는 복수의 기입 마스크 회로를 구비한 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 각 감지증폭기와 상기 각 래치회로와의 사이에 전송게이트가 접속되고, 이들 전송게이트중 임의 수씩의 것에 의해 전송게이트군을 구성하며, 이들 전송게이트군이 상기 각 래치회로군에 대응하고, 상기 각 기입 마스크 회로가 상기 각 전송게이트군의 온/오프를 제어하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 각 래치회로는 외부와의 사이에서 데이터의 전송을 행하는 데이터선의 각각에 접속되고, 상기 각 래치회로와 상기 각 데이터 선과의 사이에는 게이트 수단이 접속되어 상기 각 래치회로와 상기 각 데이터선 간의 상호접속점의 온/오프를 제어하며, 상기 게이트 수단중 임의 수씩의 것에 의해 게이트수단군을 구성하고, 이들 게이트수단군의 각각이 상기 열디코더에 의해 선택적으로 온 되는 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서, 상기 각 래치회로는 외부와의 사이에서 데이터의 전송을 행하는 데이터선의 각각에 접속되고, 상기 각 래치회로와 상기 각 데이터선과의 사이에는 게이트수단이 접속되어 상기 각 래치회로와 상기 각 데이터선간의 상호접속점의 온/오프 제어하며, 상기 게이트수단중 임의 수씩의 것에 의해 게이트수단군을 구성하고, 이들 게이트수단군의 각각이 상기 열디코더에 의해 선택적으로 온되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 상기 열디코더에 의해 주어지는 상기 열군 선택신호를 받아들이고, 상기 열디코더에 의해 열군을 선택하기 위한 열군 선택신호가 출력될 때마다 그 선택군 열군에 인접한 임의 수씩의 것이 동시에 억세스되도록 상기 받아들인 열군 선택신호에 대응하는 상기 열군에 인접한 임의 수의 열군을 선택하기 위한 다른 선택신호를 출력하는 복수의 열군 동시 억세스수단을 더 구비한 것을 특징으로 하는 메모리장치.
  6. 제2항에 있어서, 상기 열디코더에 의해 주어지는 상기 열군 선택신호를 받아들이고, 상기 열디코더에 의해 열군을 선택하기 위한 열군 선택신호가 출력될 때마다 그 선택된 열군에 인접한 임의 수씩의 것이 동시에 억세스되도록 상기 받아들인 열군 선택신호에 대응하는 상기 열군에 인접한 임의 수의 열군을 선택하기 위한 다른 선택신호를 출력하는 복수의 열군 동시 억세스 수단을 더 구비한 것을 특징으로 하는 메모리장치.
  7. 제5항에 있어서, 상기 열디코더에 의해 주어지는 상기 열군 선택신호를 받아들인 경우에, 상기 복수의 열군 동시 억세스 수단이 받아들인 열군 선택신호에 대응하는 상기 열군에 인접한 1개 열군을 선택하여 2개의 선택된 열군에 대한 동시 억세스를 가능하게 하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 복수의 열군 동시 억세스수단은 열군쌍 독출디코더인 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 복수의 열군 동시 억세스수단은 열군쌍 기입디코더인 것을 특징으로 하는 메모리 장치.
  10. 제7항에 있어서, 상기 복수의 열군 동시 억세스수단은 열군쌍 독출/기입디코더인 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서, 상기 기입 마스크회로는, 대응하는 상기 래치회로군이 선택된 경우에, 그 선택의 시점에서 상기 대응하는 래치회로군의 선택을 기억보지하는 제1 레지스터회로와,상기 제1레지스터회로에 스위치소자를 매개하여 직렬로 접속되어 상기 제1레지스터회로내에 기억된 정보를 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 보지하는 제2레지스터회로를 갖추고, 상기 래치회로로부터 상기 감지증폭기로 데이터를 전송하는 경우에는 상기 스위치소자를 오프하여 상기 제1, 제2레지스터회로를 분리하고, 이 분리상태에 있어서도 상기 제1레지스터회로에 상기 래치회로군의 선택의 기억보지을 계속적으로 행하게 하며, 상기 제2레지스터회로에 상기 데이터전송 직전까지의 상기 제1레지스터회로의 보지내용을 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 하는 메모리장치.
  12. 제4항에 있어서, 상기 기입 마스크회로는, 대응하는 상기 래치회로군이 선택된 경우에, 그 선택의 시점에서 상기 대응하는 래치회로군의 선택을 기억보지하는 제1레지스터회로와, 상기 제1레지스터회로에 스위치소자를 매개하여 직렬로 접속되어 상기 제1레지스터회로내에 기억된 정보를 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 보지하는 제2레지스터회로를 갖추고, 상기 래치회로로부터 상기 감지증폭기로 데이터를 전송하는 경우에는, 상기 스위치소자를 오프하여 상기 제1, 제2레지스터회로를 분리하고, 이 분리상태에 있어서도 상기 제1레지스터회로에 상기 래치회로군의 선택의 기억보지를 계속적으로 행하게 하며, 상기 제2레지스터회로에 상기 데이터전송 직전까지의 상기 제1레지스터회로의 보지내용을 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 하는 메모리장치.
  13. 제6항에 있어서, 상기 기입 마스크회로는, 대응하는 상기 래치회로군이 선택된 경우에, 그 선택의 시점에서 상기 대응하는 래치회로군의 선택을 기억보지하는 제1레지스터회로와, 상기 제1레지스터회로에 스위치소자를 매개하여 직렬로 접속하는 상기 제1레지스터회로내에 기억된 정보를 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 보지하는 제2레지스터회로를 갖추고, 상기 래치회로로부터 상기 감지증폭기로 데이터를 전송하는 경우에는 상기 스위치소자를 오프하여 상기 제1, 제2레지스터회로를 분리하고, 이 분리상태에 있어서도 상기 제1레지스터회로에 상기 래치회로군의 선택의 기억보지을 계속적으로 행하게 되며, 상기 제2레지스터회로에 상기 데이터전송 직전까지의 상기 제1레지스터회로의 보지내용을 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 하는 메모리장치.
  14. 제7항에 있어서, 상기 기입 마스크회로는, 대응하는 상기 래치회로군이 선택된 경우에, 그 선택의 시점에서 상기 대응하는 래치회로군의 선택을 기억보지하는 제1레지스터회로와, 상기 제1레지스터회로에 스위치소자를 매개하여 직렬로 접속되어 상기 제1레지스터회로내에 기억된 정보를 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 보지하는 제2레지스터회로를 갖추고, 상기 래치회로로부터 상기 감지증폭기로 데이터를 전송하는 경우에는, 상기 스위치소자를 오프하여 상기 제1, 제2레지스터회로를 분리하고, 이 분리상태에 있어서도 상기 제1레지스터회로에 상이 래치회로군의 선택의 기억보지을 계속적으로 행하게 하며, 상기 제2레지스터회로에 상기 데이터전송 직전까지의 상기 제1레지스터회로의 보지내용을 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 하는 메모리 장치.
  15. 제1항에 있어서, 상기 메모리셀 블럭은 상기 장치의 중간에 배치되고, 상기 감지증폭기, 상기 래치회로 및 상기 기입 마스크회로는 서로에 대해 대칭적인 위치관계로 상기 블럭을 끼우도록 상기 블럭의 양측에 순서대로 배치되어, 상기 열디코더는 상기 기입 마스크회로중 어느 하나의 외부에 배치되어 있는 것을 특징으로 하는 메모리 장치.
  16. 제2항에 있어서, 상기 메모리셀 블럭은 상기 장치의 중간에 배치되고, 상기 감지증폭기, 상기 래치회로 및 상기 기입 마스크회로는 서로에 대해 대칭적인 위치관계로 상기 블럭을 끼우도록 상기 블럭의 양측에 순서대로 배치되며, 상기 열디코더는 상기 기입 마스크 회로중 어느 하나의 외부에 배치되어 있는 것을 특징으로 하는 메모리 장치.
  17. 제4항에 있어서, 상기 메모리셀 블럭은 상기 장치의 중간에 배치되고, 상기 감지증폭기, 상기 래치회로 및 상기 기입 마스크회로는 서로에 대해 대칭적인 위치관계로 상기 블럭을 끼우도록 상기 블럭의 양측에 순서대로 배치되며, 상기 열디코더는 상기 기입 마스크회로중 어느 하나의 외부에 배치되어 있는 것을 특징으로 하는 메모리 장치.
  18. 제6항에 있어서, 상기 메모리셀 블럭은 상기 장치의 중간에 배치되고, 상기 감지증폭기, 상기 래치회로 및 상기 기입 마스크회로는 서로에 대해 대칭적인 위치관계로 상기 블럭을 끼우도록 상기 블럭의 양측에 순서대로 배치되며, 상기 열디코더는 상기 기입 마스크회로중 어느 하나의 외부에 배치되어 있는 것을 특징으로 하는 메모리 장치.
  19. 제7항에 있어서, 상기 메모리셀 블럭은 상기 장치의 중간에 배치되고, 상기 감지증폭기, 상기 래치회로 및 상기 기입 마스크회로는 서로에 대해 대칭적인 위치관계로 상기 블럭을 끼우도록 상기 블럭의 양측에 순서대로 배치되며, 상기 열디코더는 상기 기입 마스크회로중 어느 하나의 외부에 배치되어 있는 것을 특징으로 하는 메모리장치.
  20. 제15항에 있어서, 2개 이상의 메모리셀 블럭이 설치되고, 상기 열디코더는 상기 2개의 메모리셀 블럭 사이의 중간에 배치되며, 상기 기입 마스크 회로, 상기 래치회로 및 상기 감지증폭기는 상기 열디코더를 끼우도록 상기 열디코더의 양측에 순서대로 배치되어 있는 것을 특징으로 하는 메모리 장치.
  21. 제17항에 있어서, 2개 이상의 메모리셀 블럭이 설치되고, 상기 열디코더는 상기 2개의 메모리셀 블럭 사이의 중간에 배치되며, 상기 기입 마스크 회로, 상기 래치회로 및 상기 감지증폭기는 상기 열디코더를 끼우도록 상기 열디코더의 양측에 순서대로 배치되어 있는 것을 특징으로 하는 메모리 장치.
  22. 제18항에 있어서, 2개 이상의 메모리셀 블럭이 설치되고, 상기 열디코더는 상기 2개 메모리셀 블럭 사이의 중간에 배치되며, 상기 기입 마스크회로, 상기 래치회로 및 상기 감지증폭기는 상기 열디코더를 끼우도록 상기 열디코더의 양측에 순서대로 배치되어 있는 것을 특징으로 하는 메모리 장치.
  23. 제19항에 있어서, 2개 이상의 메모리셀 블럭이 설치되고, 상기 열디코더는 상기 2개 메모리셀 블럭 사이의 중간에 배치되며, 상기 기입 마스크회로, 상기 래치회로 및 상기 감지증폭기는 상기 열디코더를 끼우도록 상기 열디코더의 양측에 순서대로 배치되어 있는 것을 특징으로 하는 메모리 장치.
  24. 외부 직렬데이터가 가해지는 직렬데이터 입력 수단과, 상기 각 직렬데이터를 래치하며 복수의 래치회로를 갖추고, 그들 래치회로의 임의 수씩의 것에 의해 복수의 래치회로군을 구성하는 래치수단, 각각이 상기 래치회로중 대응하는 래치회로의 출력단에 설치된 복수의 데이터 전송게이트 및, 상기 데이터 전송게이트를 제어하는 전송 마스크 수단을 구비하고, 상기 각 직렬데이터가 선택된 상기 래치회로군의 래치회로에 기입되며, 상기 전송 마스크수단은 데이터가 기입된 상기 래치회로군에 대응하는 상기 데이터 전송게이트를 온함으로써 상기 병렬데이터를 출력하고, 데이터가 기입되지 않은 상기 래치회로군에 대응하는 상기 데이터 전송게이트는 닫힌 채로 유지하는 제어롤 행하는 것을 특징으로 하는 직.병렬 데이터 변환회로.
  25. 제24항에 있어서, 상기 복수의 래치회로군의 일부에 직렬데이터가 기입되고, 기입이 행해진 상기 복수의 래치회로군의 일부가 직.병렬 데이터 변환회로로서 기능하는 것을 특징으로 하는 직.병렬 데이터 변환회로.
  26. 제24항에 있어서, 상기 전송 마스크회로는, 대응하는 상기 래치회로군이 선택된 경우에, 그 선택의 시점에서 상기 대응하는 래치회로군의 선택을 기억보지하는 제1레지스터회로와, 상기 제1레지스터회로에 스위치소자를 매개하여 직렬로 접속되어 상기 제1레지스터회로내에 기억된 정보를 상기 대응하는 래치회로군의 래치회로에 대응하는 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 보지하는 제2레지스터회로를 갖추고, 상기 대응하는 래치회로군의 래치회로로 데이터를 기입하는 경우에는, 상기 스위치소자를 오프하여 상기 제1, 제2레지스터회로를 분리하고, 이 분리상태에 있어서도 상기 제1레지스터회로에 상기 대응하는 래치회로군의 선택의 기억보지을 계속적으로 행하게 하며, 상기 제2레지스터회로에 상기 데이터전송 직전까지의 상기 제1레지스터회로의 보지내용을 상기 전송게이트의 제어신호를 생성하기 위한 정보로서 계속 출력하게 하는 제어를 행하는 것을 특징으로 하는 직.병렬 데이터 변환회로.
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