JP2718871B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JP2718871B2 JP2718871B2 JP3026193A JP3026193A JP2718871B2 JP 2718871 B2 JP2718871 B2 JP 2718871B2 JP 3026193 A JP3026193 A JP 3026193A JP 3026193 A JP3026193 A JP 3026193A JP 2718871 B2 JP2718871 B2 JP 2718871B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ装
置に関し、特にページプログラムモード（page program
mode ）を用いるＥＥＰＲＯＭ（electrically erasabl
e and programmable read only memory ）に関するもの
である。
置に関し、特にページプログラムモード（page program
mode ）を用いるＥＥＰＲＯＭ（electrically erasabl
e and programmable read only memory ）に関するもの
である。
【０００２】
【従来の技術】不揮発性半導体メモリ装置、例えばＥＥ
ＰＲＯＭ又はフラッシュＥＥＰＲＯＭ（Flash ＥＥＰＲ
ＯＭ）等において、動作速度を向上させるために種々の
方法が提案されている。このような方法の一つにページ
プログラムモードがある。このページプログラムモード
は、データをデータバッファに一時的に貯蔵させておい
てから、選択されたカラム（column）にデータを同時に
書きこむ機能を行う。このようなページプログラムモー
ドによれば、データのプログラミング時間を短縮できる
という効果がある。
ＰＲＯＭ又はフラッシュＥＥＰＲＯＭ（Flash ＥＥＰＲ
ＯＭ）等において、動作速度を向上させるために種々の
方法が提案されている。このような方法の一つにページ
プログラムモードがある。このページプログラムモード
は、データをデータバッファに一時的に貯蔵させておい
てから、選択されたカラム（column）にデータを同時に
書きこむ機能を行う。このようなページプログラムモー
ドによれば、データのプログラミング時間を短縮できる
という効果がある。
【０００３】ページプログラムモードを実行するための
従来技術の一例が、「IEEE JOURNALOF SOLID-STATE CIR
CUITS、VOL.24.NO.５、OCTOBER 1988、PP.1238-1243」
及び「IEEE JOURNALOF SOLID-STATE CIRCUITS 、VOL 、
23.NO.５、OCTOBER 1988、PP.1164-1170」に開示されて
いる。これら公知技術では、ページプログラムを行うた
めにそれぞれのビット線毎に、データを貯蔵するための
データ貯蔵回路、及びプログラム電圧を発生するための
プログラム電圧発生回路が接続されている。
従来技術の一例が、「IEEE JOURNALOF SOLID-STATE CIR
CUITS、VOL.24.NO.５、OCTOBER 1988、PP.1238-1243」
及び「IEEE JOURNALOF SOLID-STATE CIRCUITS 、VOL 、
23.NO.５、OCTOBER 1988、PP.1164-1170」に開示されて
いる。これら公知技術では、ページプログラムを行うた
めにそれぞれのビット線毎に、データを貯蔵するための
データ貯蔵回路、及びプログラム電圧を発生するための
プログラム電圧発生回路が接続されている。
【０００４】しかしながらこのような従来技術において
は、各ビット線毎に接続されるデータ貯蔵回路及びプロ
グラム電圧発生回路が占める面積を小さくすることに限
界があるので、半導体メモリ装置の集積度を向上させる
ために、メモリセルの大きさやビット線間の間隔を狭め
ることは難しい。
は、各ビット線毎に接続されるデータ貯蔵回路及びプロ
グラム電圧発生回路が占める面積を小さくすることに限
界があるので、半導体メモリ装置の集積度を向上させる
ために、メモリセルの大きさやビット線間の間隔を狭め
ることは難しい。
【０００５】
【発明が解決しようとする課題】そこで、本発明では、
より高集積化が可能な不揮発性半導体メモリ装置を提供
することを目的とする。また、本発明の他の目的とし
て、メモリセルの大きさやビット線間の間隔を狭めら
れ、より高集積の半導体メモリ装置を具現できるような
回路を提供せんとするものである。そして、ページプロ
グラムモードをもつＥＥＰＲＯＭにおいて、１個のペー
ジバッファが２本以上のビット線を共有できるように改
良されたＥＥＰＲＯＭを提供することを目的とする。
より高集積化が可能な不揮発性半導体メモリ装置を提供
することを目的とする。また、本発明の他の目的とし
て、メモリセルの大きさやビット線間の間隔を狭めら
れ、より高集積の半導体メモリ装置を具現できるような
回路を提供せんとするものである。そして、ページプロ
グラムモードをもつＥＥＰＲＯＭにおいて、１個のペー
ジバッファが２本以上のビット線を共有できるように改
良されたＥＥＰＲＯＭを提供することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のメモリセルを有するメモリセ
ルアレイと、該メモリセルアレイのロー線に接続され、
所定のロー線を選択する選択手段と、メモリセルアレイ
のカラム線に接続され、所定のカラム線を選択する選択
手段と、カラム線上のデータに応じてプログラム電圧を
発生するプログラム電圧発生手段とを備えた不揮発性半
導体メモリ装置において、少なくとも２本のカラム線を
選択的に１つのプログラム電圧発生手段に接続する接続
手段を備えていることを特徴とする。
るために本発明は、多数のメモリセルを有するメモリセ
ルアレイと、該メモリセルアレイのロー線に接続され、
所定のロー線を選択する選択手段と、メモリセルアレイ
のカラム線に接続され、所定のカラム線を選択する選択
手段と、カラム線上のデータに応じてプログラム電圧を
発生するプログラム電圧発生手段とを備えた不揮発性半
導体メモリ装置において、少なくとも２本のカラム線を
選択的に１つのプログラム電圧発生手段に接続する接続
手段を備えていることを特徴とする。
【０００７】
【実施例】以下、添付の図面を参照して本発明の好適な
一実施例を説明する。本発明の実施例におけるページプ
ログラムを行う不揮発性半導体メモリ装置は、それぞれ
が１０２４×５１２ビットのメモリセルを有する２つの
メモリセルアレイを備えている。すなわち、この不揮発
性半導体メモリ装置は１メガビット、１０２４×５１２
×２ビットのメモリセルをもっている。
一実施例を説明する。本発明の実施例におけるページプ
ログラムを行う不揮発性半導体メモリ装置は、それぞれ
が１０２４×５１２ビットのメモリセルを有する２つの
メモリセルアレイを備えている。すなわち、この不揮発
性半導体メモリ装置は１メガビット、１０２４×５１２
×２ビットのメモリセルをもっている。
【０００８】１０２４個のメモリセルを有する各ロー
（row ）はそれぞれ１２８個のメモリストリングをもっ
ており、１つのメモリストリングは、８個のフローティ
ングゲート形ＭＯＳトランジスタと１個のスイッチング
トランジスタ（又は選択トランジスタ）を互いに直列に
接続して構成される。このようなＮＡＮＤ型の不揮発性
メモリ装置は、例えば米国特許番号第４、９６２、４８
１号に詳しく開示されている。
（row ）はそれぞれ１２８個のメモリストリングをもっ
ており、１つのメモリストリングは、８個のフローティ
ングゲート形ＭＯＳトランジスタと１個のスイッチング
トランジスタ（又は選択トランジスタ）を互いに直列に
接続して構成される。このようなＮＡＮＤ型の不揮発性
メモリ装置は、例えば米国特許番号第４、９６２、４８
１号に詳しく開示されている。
【０００９】図１に、１つのメモリセルアレイを代表的
に示す。メモリセルアレイは、８個のサブメモリセルア
レイ２２１、２２２、…、２２８で構成され、それぞれ
のサブメモリセルアレイは８つのカラムを有している。
同図では、それぞれのカラムに接続されるメモリセルは
示されていないが、上述したように各々のカラムは、フ
ローティングゲート形ＭＯＳトランジスタを１０２４個
ずつ有している。
に示す。メモリセルアレイは、８個のサブメモリセルア
レイ２２１、２２２、…、２２８で構成され、それぞれ
のサブメモリセルアレイは８つのカラムを有している。
同図では、それぞれのカラムに接続されるメモリセルは
示されていないが、上述したように各々のカラムは、フ
ローティングゲート形ＭＯＳトランジスタを１０２４個
ずつ有している。
【００１０】各サブメモリセルアレイの８つのカラム線
１２１、１２２、…、１２８、すなわちビット線の一端
は、対応するカラム選択トランジスタ２８１、２８２、
…、２８８を通じて各々のサブメモリセルアレイに対応
するデータ線３２１、３２２、…、３２８に接続されて
いる。例えば、サブメモリセルアレイ２２１のカラム線
１２１、１２２、…、１２８は、それぞれカラム選択ト
ランジスタ２８１、２８２、…、２８８を介してデータ
線３２１に共通に接続される。
１２１、１２２、…、１２８、すなわちビット線の一端
は、対応するカラム選択トランジスタ２８１、２８２、
…、２８８を通じて各々のサブメモリセルアレイに対応
するデータ線３２１、３２２、…、３２８に接続されて
いる。例えば、サブメモリセルアレイ２２１のカラム線
１２１、１２２、…、１２８は、それぞれカラム選択ト
ランジスタ２８１、２８２、…、２８８を介してデータ
線３２１に共通に接続される。
【００１１】また、各々のサブメモリセルアレイ２２
１、２２２、…、２２８のカラム線１２１、１２２、
…、１２８の奇数カラム線１２１、１２３、１２５、１
２７は、第１選択トランジスタ１６１、１６３、１６
５、１６７のソース（又はドレイン）にそれぞれ接続さ
れ、そして偶数カラム線１２２、１２４、１２６、１２
８は、第２選択トランジスタ１６２、１６４、１６６、
１６８のソース（又はドレイン）にそれぞれ接続されて
いる。
１、２２２、…、２２８のカラム線１２１、１２２、
…、１２８の奇数カラム線１２１、１２３、１２５、１
２７は、第１選択トランジスタ１６１、１６３、１６
５、１６７のソース（又はドレイン）にそれぞれ接続さ
れ、そして偶数カラム線１２２、１２４、１２６、１２
８は、第２選択トランジスタ１６２、１６４、１６６、
１６８のソース（又はドレイン）にそれぞれ接続されて
いる。
【００１２】４組の第１、第２選択トランジスタ対（１
６１、１６２）、（１６３、１６４）、（１６５、１６
６）、（１６７、１６８）の各ドレイン（又はソース）
は、各対毎にそれぞれ配線１８１、１８２、１８３、１
８４に接続される。配線１８１、１８２、１８３、１８
４は、高電位のプログラム電圧を各カラム毎に発生する
プログラム電圧発生回路１０１、１０２、１０３、１０
４にそれぞれ接続されている。一方、第１選択トランジ
スタのゲートは第１プログラム選択線１４１に接続さ
れ、第２選択トランジスタのゲートは第２プログラム選
択線１４２に接続されている。
６１、１６２）、（１６３、１６４）、（１６５、１６
６）、（１６７、１６８）の各ドレイン（又はソース）
は、各対毎にそれぞれ配線１８１、１８２、１８３、１
８４に接続される。配線１８１、１８２、１８３、１８
４は、高電位のプログラム電圧を各カラム毎に発生する
プログラム電圧発生回路１０１、１０２、１０３、１０
４にそれぞれ接続されている。一方、第１選択トランジ
スタのゲートは第１プログラム選択線１４１に接続さ
れ、第２選択トランジスタのゲートは第２プログラム選
択線１４２に接続されている。
【００１３】第１、第２プログラム選択線１４１、１４
２は、プログラム命令信号及びアドレス信号に応じて該
第１、第２プログラム選択線１４１、１４２のうちのい
ずれかを選択する選択回路２０に接続される。この選択
回路２０と、プログラム電圧発生回路１０１〜１０４
と、第１及び第２選択トランジスタ１６１〜１６８とで
構成された回路部分は、後述のようにしてプログラム電
圧を発生し、このプログラム電圧を対応するカラム線に
供給する手段となる。
２は、プログラム命令信号及びアドレス信号に応じて該
第１、第２プログラム選択線１４１、１４２のうちのい
ずれかを選択する選択回路２０に接続される。この選択
回路２０と、プログラム電圧発生回路１０１〜１０４
と、第１及び第２選択トランジスタ１６１〜１６８とで
構成された回路部分は、後述のようにしてプログラム電
圧を発生し、このプログラム電圧を対応するカラム線に
供給する手段となる。
【００１４】各サブメモリセルアレイのそれぞれのカラ
ム線１２１、１２２、…、１２８の各一端に接続される
カラム選択トランジスタ２８１、２８２、…、２８８
は、カラム選択線３０１、３０２、…、３０８に接続さ
れ、該カラム選択線３０１、３０２、…、３０８は、カ
ラムアドレス信号をデコードして１本のカラム選択線を
選択するためのカラムデコーダ２６に接続されている。
また、サブメモリセルアレイのカラム線が共通に接続さ
れるデータ線３２１、３２２、…、３２８は、外部デー
タの入出力線Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて入力されるプ
ログラムデータをデータ線３２１、３２２、…、３２８
に供給するためのデータ入力バッファ３６に接続されて
いる。
ム線１２１、１２２、…、１２８の各一端に接続される
カラム選択トランジスタ２８１、２８２、…、２８８
は、カラム選択線３０１、３０２、…、３０８に接続さ
れ、該カラム選択線３０１、３０２、…、３０８は、カ
ラムアドレス信号をデコードして１本のカラム選択線を
選択するためのカラムデコーダ２６に接続されている。
また、サブメモリセルアレイのカラム線が共通に接続さ
れるデータ線３２１、３２２、…、３２８は、外部デー
タの入出力線Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて入力されるプ
ログラムデータをデータ線３２１、３２２、…、３２８
に供給するためのデータ入力バッファ３６に接続されて
いる。
【００１５】ローデコーダ２４は、同一のロー線にある
メモリセルを選択し、選択されたメモリセルからのデー
タ読出し、記憶されたデータの消去、あるいはデータの
プログラムのためにロー線に所定の電圧を印加するもの
である。
メモリセルを選択し、選択されたメモリセルからのデー
タ読出し、記憶されたデータの消去、あるいはデータの
プログラムのためにロー線に所定の電圧を印加するもの
である。
【００１６】図２に、図１のプログラム電圧発生回路の
詳細を示す。同図に示すように、データを一時的に貯蔵
するラッチ回路４４と、プログラムに必要な高電圧をビ
ット線４７に伝送する高電圧伝送トランジスタ５０と、
高電圧伝送トランジスタ５０のゲートにプログラムに必
要な高電圧Ｖｐｐを印加する電荷ポンプ回路４６と、ラ
ッチ回路４４及び電荷ポンプ回路４６をつなぐ伝送トラ
ンジスタ４８と、ラッチ回路４４及びビット線４７をつ
なぐラッチ選択トランジスタ５２と、プログラム終了後
に信号ＤＣＢによりビット線４７の残留電圧を放電させ
るビット線放電トランジスタ５４とを備えている。
詳細を示す。同図に示すように、データを一時的に貯蔵
するラッチ回路４４と、プログラムに必要な高電圧をビ
ット線４７に伝送する高電圧伝送トランジスタ５０と、
高電圧伝送トランジスタ５０のゲートにプログラムに必
要な高電圧Ｖｐｐを印加する電荷ポンプ回路４６と、ラ
ッチ回路４４及び電荷ポンプ回路４６をつなぐ伝送トラ
ンジスタ４８と、ラッチ回路４４及びビット線４７をつ
なぐラッチ選択トランジスタ５２と、プログラム終了後
に信号ＤＣＢによりビット線４７の残留電圧を放電させ
るビット線放電トランジスタ５４とを備えている。
【００１７】図３に、図１の選択回路２０の詳細を示
す。同図に示すように選択回路２０は、反転外部入力ア
ドレス信号／Ａ及びプログラムエネーブル信号ＷＥが印
加されるＮＡＮＤゲート５６と、外部入力アドレス信号
Ａ及びプログラムエネーブル信号ＷＥが印加されるＮＡ
ＮＤゲート５８と、ＮＡＮＤゲート５６、５８にそれぞ
れ接続されるインバータ６０、６２と、伝送トランジス
タ６４、６６と、ビット線選択線７２、７４と、ビット
線選択線７２、７４に高電圧を印加する電荷ポンプ回路
６８、７０とを有している。このような、プログラム選
択線１４１、１４２の選択回路２０は、プログラムする
ビット線を選択し、これに該当するページバッファの選
択トランジスタを動作させる。
す。同図に示すように選択回路２０は、反転外部入力ア
ドレス信号／Ａ及びプログラムエネーブル信号ＷＥが印
加されるＮＡＮＤゲート５６と、外部入力アドレス信号
Ａ及びプログラムエネーブル信号ＷＥが印加されるＮＡ
ＮＤゲート５８と、ＮＡＮＤゲート５６、５８にそれぞ
れ接続されるインバータ６０、６２と、伝送トランジス
タ６４、６６と、ビット線選択線７２、７４と、ビット
線選択線７２、７４に高電圧を印加する電荷ポンプ回路
６８、７０とを有している。このような、プログラム選
択線１４１、１４２の選択回路２０は、プログラムする
ビット線を選択し、これに該当するページバッファの選
択トランジスタを動作させる。
【００１８】図４は、データ入力バッファのエネーブル
信号／ＬＣＨf 及び外部入力プログラムのエネーブル信
号／ＷＥx によって、信号／ＬＣＨd を発生する回路を
示す。エネーブル信号／ＬＣＨf が論理“ロウ”の状態
にあり、エネーブル信号／ＷＥx が論理“ロウ”の状態
から論理“ハイ”の状態に遷移するとき、信号／ＬＣＨ
d は論理“ハイ”の状態から論理“ロウ”の状態に遷移
する。
信号／ＬＣＨf 及び外部入力プログラムのエネーブル信
号／ＷＥx によって、信号／ＬＣＨd を発生する回路を
示す。エネーブル信号／ＬＣＨf が論理“ロウ”の状態
にあり、エネーブル信号／ＷＥx が論理“ロウ”の状態
から論理“ハイ”の状態に遷移するとき、信号／ＬＣＨ
d は論理“ハイ”の状態から論理“ロウ”の状態に遷移
する。
【００１９】図５は、１本のデータ線につながれた図１
のデータ入力バッファ３６の単位入力バッファを示す。
データ入力バッファ３６は、このような単位入力バッフ
ァを８個有している。データ入力バッファ３６は、デー
タ入力バッファのエネーブル信号／ＬＣＨf が論理“ロ
ウ”のとき、信号／ＬＣＨd に応じて貯蔵されたデータ
をデータ線に伝送する動作を繰り返す。図５中のトライ
ステート（Tri-State）バッファ７６は、エネーブル信
号／ＬＣＨf が論理“ハイ”の場合、フローティング状
態を維持する。
のデータ入力バッファ３６の単位入力バッファを示す。
データ入力バッファ３６は、このような単位入力バッフ
ァを８個有している。データ入力バッファ３６は、デー
タ入力バッファのエネーブル信号／ＬＣＨf が論理“ロ
ウ”のとき、信号／ＬＣＨd に応じて貯蔵されたデータ
をデータ線に伝送する動作を繰り返す。図５中のトライ
ステート（Tri-State）バッファ７６は、エネーブル信
号／ＬＣＨf が論理“ハイ”の場合、フローティング状
態を維持する。
【００２０】図６は、本実施例に用いられている各信号
の波形図である。この図６より分かるように、ページプ
ログラムモードは、データローディング（loading ）段
階、プログラム段階、放電段階の３段階を実施するよう
になっている。
の波形図である。この図６より分かるように、ページプ
ログラムモードは、データローディング（loading ）段
階、プログラム段階、放電段階の３段階を実施するよう
になっている。
【００２１】データローディング段階において、外部ア
ドレス信号及びデータが入力され、エネーブル信号／Ｗ
Ｅx が論理“ロウ”の状態になると、図２のラッチ選択
トランジスタ５２の制御信号ＬＳＬが論理“ロウ”の状
態から論理“ハイ”の状態に遷移する。このとき、エネ
ーブル信号／ＬＣＨf は論理“ロウ”の状態を維持する
ようになる。その後、エネーブル信号／ＷＥx が論理
“ハイ”の状態に遷移すると、信号／ＬＣＨd が論理
“ロウ”の状態に遷移し、データがデータ入力バッファ
３６に一時的に貯蔵される。そして、エネーブル信号／
ＷＥx が論理“ロウ”の状態に遷移すると、貯蔵された
データはデータ線３２１〜３２８に伝送される。このよ
うな動作の反復により、外部データはデータ線３２１〜
３２８に伝送される。データ線３２１〜３２８に伝送さ
れたデータは、カラムデコーダ２６により選択されて動
作するカラム選択トランジスタ２８１〜２８８を通じて
ビット線１２１〜１２８に伝送される。そして、外部入
力アドレス信号Ａ、／Ａにより動作する選択回路２０に
よって制御される第１及び第２選択トランジスタ１６１
〜１６８を通じて、データは、プログラム電圧発生回路
１０１〜１０４のラッチ回路４４に貯蔵される。このよ
うに、外部データをページバッファのラッチ回路に貯蔵
する動作を繰り返すことによりデータローディング動作
が終了する。
ドレス信号及びデータが入力され、エネーブル信号／Ｗ
Ｅx が論理“ロウ”の状態になると、図２のラッチ選択
トランジスタ５２の制御信号ＬＳＬが論理“ロウ”の状
態から論理“ハイ”の状態に遷移する。このとき、エネ
ーブル信号／ＬＣＨf は論理“ロウ”の状態を維持する
ようになる。その後、エネーブル信号／ＷＥx が論理
“ハイ”の状態に遷移すると、信号／ＬＣＨd が論理
“ロウ”の状態に遷移し、データがデータ入力バッファ
３６に一時的に貯蔵される。そして、エネーブル信号／
ＷＥx が論理“ロウ”の状態に遷移すると、貯蔵された
データはデータ線３２１〜３２８に伝送される。このよ
うな動作の反復により、外部データはデータ線３２１〜
３２８に伝送される。データ線３２１〜３２８に伝送さ
れたデータは、カラムデコーダ２６により選択されて動
作するカラム選択トランジスタ２８１〜２８８を通じて
ビット線１２１〜１２８に伝送される。そして、外部入
力アドレス信号Ａ、／Ａにより動作する選択回路２０に
よって制御される第１及び第２選択トランジスタ１６１
〜１６８を通じて、データは、プログラム電圧発生回路
１０１〜１０４のラッチ回路４４に貯蔵される。このよ
うに、外部データをページバッファのラッチ回路に貯蔵
する動作を繰り返すことによりデータローディング動作
が終了する。
【００２２】データローディング段階が終了すると、図
２に示す信号ＬＳＬは論理“ロウ”の状態になってラッ
チ選択トランジスタ５２がオフとなり、プログラム段階
となる。ラッチ回路４４に貯蔵されたデータが論理“ハ
イ”の場合、電荷ポンプ回路４６に発振信号Φｐが印加
されると、電荷ポンプ回路４６によって高電圧が高電圧
伝送トランジスタ５０に伝達され、プログラムに必要な
電圧がビット線４７に伝送される。プログラム電圧発生
回路１０１を代表的に説明すると、プログラム選択線を
選択する選択回路２０により第１、第２選択トランジス
タ１６１、１６２のいずれかが選択されるので、選択さ
れた第１あるいは第２選択トランジスタに接続されたビ
ット線１２１あるいは１２２にプログラム電圧が伝達さ
れる。
２に示す信号ＬＳＬは論理“ロウ”の状態になってラッ
チ選択トランジスタ５２がオフとなり、プログラム段階
となる。ラッチ回路４４に貯蔵されたデータが論理“ハ
イ”の場合、電荷ポンプ回路４６に発振信号Φｐが印加
されると、電荷ポンプ回路４６によって高電圧が高電圧
伝送トランジスタ５０に伝達され、プログラムに必要な
電圧がビット線４７に伝送される。プログラム電圧発生
回路１０１を代表的に説明すると、プログラム選択線を
選択する選択回路２０により第１、第２選択トランジス
タ１６１、１６２のいずれかが選択されるので、選択さ
れた第１あるいは第２選択トランジスタに接続されたビ
ット線１２１あるいは１２２にプログラム電圧が伝達さ
れる。
【００２３】このように、１個のプログラム電圧発生回
路に２本のビット線を共有させ、選択回路２０の動作に
より第１又は第２選択トランジスタを選択的に動作させ
られるようになっている。したがって、１個のプログラ
ム電圧発生回路により２本のビット線にプログラム電圧
を供給することができる。
路に２本のビット線を共有させ、選択回路２０の動作に
より第１又は第２選択トランジスタを選択的に動作させ
られるようになっている。したがって、１個のプログラ
ム電圧発生回路により２本のビット線にプログラム電圧
を供給することができる。
【００２４】プログラム動作中には、カラム選択トラン
ジスタ２８１〜２８８が動作しないようになっているの
で、高電位のプログラム電圧がデータ線に伝達されるこ
とは防止される。このような方式により、入力されたデ
ータが各プログラム電圧発生回路１０１、１０２、１０
３、１０４に一時的に貯蔵された後、プログラム選択線
の選択回路２０によって、プログラム電圧発生回路に接
続されたビット線のいずれかが選択されることで、ペー
ジプログラムが実行される。
ジスタ２８１〜２８８が動作しないようになっているの
で、高電位のプログラム電圧がデータ線に伝達されるこ
とは防止される。このような方式により、入力されたデ
ータが各プログラム電圧発生回路１０１、１０２、１０
３、１０４に一時的に貯蔵された後、プログラム選択線
の選択回路２０によって、プログラム電圧発生回路に接
続されたビット線のいずれかが選択されることで、ペー
ジプログラムが実行される。
【００２５】プログラム段階が終了すると放電段階とな
って、制御信号ＬＳＬが論理“ハイ”の状態に遷移して
プログラム電圧発生回路とビット線とが電気的に分離さ
れるような状態となり、一方、ビット線放電トランジス
タ５４のゲートに印加される信号ＤＣＢが論理“ハイ”
の状態になって該ビット線放電トランジスタ５４が動作
することで、ビット線に供給された電圧が放電される。
以上のようにして、ページプログラムモードが完了す
る。
って、制御信号ＬＳＬが論理“ハイ”の状態に遷移して
プログラム電圧発生回路とビット線とが電気的に分離さ
れるような状態となり、一方、ビット線放電トランジス
タ５４のゲートに印加される信号ＤＣＢが論理“ハイ”
の状態になって該ビット線放電トランジスタ５４が動作
することで、ビット線に供給された電圧が放電される。
以上のようにして、ページプログラムモードが完了す
る。
【００２６】上記の実施例においては、ＮＡＮＤ型のメ
モリセルを有する半導体メモリ装置についてのみ説明し
てきたが、メモリセルの形態がＮＡＮＤ型に限られるも
のでないことは当該分野で通常の知識を有する者なら容
易に理解できるであろう。
モリセルを有する半導体メモリ装置についてのみ説明し
てきたが、メモリセルの形態がＮＡＮＤ型に限られるも
のでないことは当該分野で通常の知識を有する者なら容
易に理解できるであろう。
【００２７】
【発明の効果】以上述べてきたように、本発明によるペ
ージプログラムモードを使用する不揮発性半導体メモリ
装置では、１個のプログラム電圧発生回路に２本のビッ
ト線を共有させられるので、メモリセルの大きさやビッ
ト線間の間隔を縮めることができ、より高集積の半導体
メモリ装置を提供できるという優れた効果がある。
ージプログラムモードを使用する不揮発性半導体メモリ
装置では、１個のプログラム電圧発生回路に２本のビッ
ト線を共有させられるので、メモリセルの大きさやビッ
ト線間の間隔を縮めることができ、より高集積の半導体
メモリ装置を提供できるという優れた効果がある。
【図１】本発明の一実施例を示す回路構成図。
【図２】図１中のプログラム電圧発生手段の構成を示す
回路図。
回路図。
【図３】図１中のプログラム選択線の選択回路の構成を
示す回路図。
示す回路図。
【図４】信号／ＬＣＨd の発生回路を示す回路図。
【図５】図１中のデータ入力バッファの単位入力バッフ
ァの構成を示す回路図。
ァの構成を示す回路図。
【図６】図１の回路に用いられる各信号のタイミングを
示す波形図。
示す波形図。
２０ 選択回路 ２４ ローデコーダ ２６ カラムデコーダ ３６ データ入力バッファ １０１〜１０４ プログラム電圧発生回路 １２１〜１２８ カラム線 １４１、１４２ プログラム選択線 １６１〜１６８ 選択トランジスタ ２８１〜２８８ カラム選択トランジスタ ３０１〜３０８ カラム選択線 ３２１〜３２８ データ線
Claims (1)
- 【請求項１】 多数のメモリセルを有するメモリセルア
レイと、該メモリセルアレイのロー線に接続され、所定
のロー線を選択する選択手段と、メモリセルアレイのカ
ラム線に接続され、所定のカラム線を選択する選択手段
と、カラム線上のデータに応じてプログラム電圧を発生
するプログラム電圧発生手段と、を備えた不揮発性半導
体メモリ装置において、 少なくとも２本のカラム線を選択的に１つのプログラム
電圧発生手段に接続する接続手段を備え、該接続手段
は、カラム線とプログラム電圧発生手段との間に設けた
選択トランジスタと、該選択トランジスタを制御するプ
ログラム選択線と、プログラムエネーブル信号及びアド
レス信号をデコードする論理ゲート及びそのデコード結
果に従い高電圧を発生する電荷ポンプ回路をもちプログ
ラム選択線を選択して高電圧を提供する選択回路と、か
ら構成されることを特徴とする不揮発性半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920002485A KR950011965B1 (ko) | 1992-02-19 | 1992-02-19 | 불휘발성 반도체 메모리 장치 |
| KR1992P2485 | 1992-02-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05258586A JPH05258586A (ja) | 1993-10-08 |
| JP2718871B2 true JP2718871B2 (ja) | 1998-02-25 |
Family
ID=19329194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026193A Expired - Lifetime JP2718871B2 (ja) | 1992-02-19 | 1993-02-19 | 不揮発性半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2718871B2 (ja) |
| KR (1) | KR950011965B1 (ja) |
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|---|---|---|---|---|
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| US6240018B1 (en) | 1993-03-31 | 2001-05-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having verify function |
| JP3737525B2 (ja) * | 1994-03-11 | 2006-01-18 | 株式会社東芝 | 半導体記憶装置 |
| US5424997A (en) * | 1994-03-15 | 1995-06-13 | National Semiconductor Corporation | Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof |
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| JP3200012B2 (ja) * | 1996-04-19 | 2001-08-20 | 株式会社東芝 | 記憶システム |
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| US7095644B2 (en) * | 2003-12-22 | 2006-08-22 | Unity Semiconductor Corporation | Conductive memory array having page mode and burst mode read capability |
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| DE112004002851B4 (de) * | 2004-05-11 | 2023-05-25 | Spansion Llc (N.D.Ges.D. Staates Delaware) | Halbleitervorrichtung und Programmierverfahren |
| US7593264B2 (en) * | 2006-01-09 | 2009-09-22 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US8130556B2 (en) | 2008-10-30 | 2012-03-06 | Sandisk Technologies Inc. | Pair bit line programming to improve boost voltage clamping |
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|---|---|---|---|---|
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| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2645417B2 (ja) * | 1987-09-19 | 1997-08-25 | 富士通株式会社 | 不揮発性メモリ装置 |
| FR2622038B1 (fr) * | 1987-10-19 | 1990-01-19 | Thomson Semiconducteurs | Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede |
| US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
| JPH0411391A (ja) * | 1990-04-27 | 1992-01-16 | Asahi Kasei Micro Syst Kk | 不揮発性半導体記憶装置 |
| JP2573116B2 (ja) * | 1990-12-19 | 1997-01-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
-
1992
- 1992-02-19 KR KR1019920002485A patent/KR950011965B1/ko not_active IP Right Cessation
-
1993
- 1993-02-17 US US08/018,240 patent/US5293350A/en not_active Expired - Lifetime
- 1993-02-19 JP JP3026193A patent/JP2718871B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05258586A (ja) | 1993-10-08 |
| US5293350A (en) | 1994-03-08 |
| KR950011965B1 (ko) | 1995-10-12 |
| KR930018588A (ko) | 1993-09-22 |
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