JP2007207409A - 下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置 - Google Patents

下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置 Download PDF

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Abstract

【課題】高い集積度と信頼性を有し且つレイアウト面積を低減させる不揮発性半導体メモリ装置を提供する。
【解決手段】下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置を開示する。本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できる３−レベルのメモリセルと、これらを制御するページバッファとを含む。３−レベルのメモリセルは、２つが一組をなして３ビットのデータをマッピングする。本発明によれば、高い集積度と信頼性が獲得される。本発明において、偶数ビット線と奇数ビット線との電気的接続を制御するスイッチが独立の制御信号によって制御される。したがって、本発明の不揮発性半導体メモリ装置では、上部のビット線と下部のビット線が電圧制御ブロックを共有することにより、レイアウトの面で比較例より著しく有利になる。
【選択図】図６

Description

本発明は、半導体メモリ装置に係り、特に３−レベルメモリセルを有する３−レベル不揮発性半導体メモリ装置に関する。
不揮発性半導体メモリ装置は、電源が除去された状態でも、記憶されたデータを保存する。不揮発性半導体メモリ装置に適した様々な種類のメモリセルが知られているが、その中の一つが単一トランジスタタイプのメモリセルである。
一般に、トランジスタタイプのメモリセルＭＣは、図１に示すように、半導体基板上にソースＳ−ドレインＤの間に形成される電流通路、絶縁膜ＤＯＸ(dielectric oxide)とゲート酸化膜ＧＯＸ(gate oxide)との間に形成されるフローティングゲートＦＧ及び制御ゲートＣＧから構成される。前記フローティングゲートＦＧは、電子をトラップし、トラップされた電子は、メモリセルＭＣのしきい電圧を決定する。そして、不揮発性半導体メモリ装置が読み出し動作を行うとき、メモリセルＭＣのしきい電圧が感知され、記憶されたデータが確認される。
典型的に、不揮発性半導体メモリ装置のメモリセルＭＣでは、プログラム動作と消去動作が繰り返し行われ得る。この際、単一トランジスタメモリセルＭＣの各種機能は、印加される多様な種類の電圧によって決定される。単一トランジスタメモリセルＭＣは、電子がフローティングゲートＦＧへ移動することによりプログラムされる。フローティングゲートＦＧへ移動する電子は、ＦＮトンネリング(Fowler-Nordheim tunneling)や電子注入(electron injection)などによって発生する。電子注入は、チャネルホットエレクトロン(channel hot-electron injection：ＣＨＥ)やチャネル初期化された２次電子注入(channel-initiated secondary electron injection：ＣＩＳＥＩ)などで行われる。ＦＮトンネリングは、一挙にデータを消去するフラッシュメモリで広く用いられている。
通常、トランジスタメモリセルＭＣは、２つのデータ値のいずれか一方を記憶する。前記２つのデータ値は、図２に示すように、２つのレベルのいずれか一方にセットされるしきい電圧によって決定される。例えば、メモリセルＭＣのしきい電圧が基準電圧ＶＭより低い場合には、データは「１」と読み出され、メモリセルＭＣのしきい電圧が基準電圧ＶＭより高い場合には、データは「０」と読み出される。
一方、半導体メモリ装置が高集積化されるにつれて、４−レベルメモリセルが開発された。４−レベルメモリセルのしきい電圧は、図３に示すように、４レベルのしきい電圧のいずれかにプログラムできる。その結果、４−レベルメモリセルは、４つのデータのいずれか一つを記憶することができる。したがって、４−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「４−レベル不揮発性半導体メモリ装置」という）は、２−レベルメモリセルを持つ不揮発性半導体メモリ装置（以下、「２−レベル不揮発性半導体メモリ装置」という）に比べて、２倍程度のデータ記憶容量を持つ。
ところが、４−レベルメモリセルでは、隣接するレベルの間のしきい電圧のマージンは典型的に０．６７Ｖ程度と非常に小さい。この際、各メモリセルのしきい電圧は、電子の漏洩などによりシフトできる。よって、４−レベルのいずれか一つにプログラムされたメモリセルＭＣのしきい電圧が隣接レベルのしきい電圧に移動できる。したがって、４−レベル不揮発性半導体メモリ装置では、信頼性が低いという問題点が発生する。
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、高い集積度と信頼性を有し且つレイアウト面積を低減させる不揮発性半導体メモリ装置を提供することにある。
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置を提供する。本発明の不揮発性半導体メモリ装置は、多数の不揮発性メモリセルを含むメモリアレイと；下部ラッチブロック及び上部ラッチブロックを含み、前記下部ラッチブロックは下部共通ビット線を介して前記メモリアレイに接続され、前記下部共通ビット線の電圧レベルにマッピングできる下部ラッチデータを記憶し、所定の内部データ線にデータを提供し、前記上部ラッチブロックは上部共通ビット線を介して前記メモリのアレイに接続され、前記下部共通ビット線の電圧レベルにマッピングできる下部ラッチデータを記憶するページバッファと；を備える。前記メモリアレイは、前記下部共通ビット線に選択的に接続される下部偶数ビット線及び下部奇数ビット線と；前記上部共通ビット線に選択的に接続される上部偶数ビット線及び上部奇数ビット線と；偶数接続制御信号に応答して、前記下部偶数ビット線と前記上部偶数ビット線とを電気的に接続する偶数スイッチと；奇数接続制御信号に応答して、前記下部奇数ビット線と前記上部奇数ビット線とを電気的に接続する奇数スイッチとを備える。
上述したように、本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できるメモリセルと、前記メモリセルを制御するページバッファとを含む。本発明の不揮発性半導体メモリ装置は、２−レベル不揮発性半導体メモリ装置に比べて、高い集積度を持つ。そして、本発明の不揮発性半導体メモリ装置は、４−レベル不揮発性半導体メモリ装置に比べて、高い信頼性を持つ。
本発明の不揮発性半導体メモリ装置において、偶数ビット線と奇数ビット線との電気的接続を制御するスイッチが独立の制御信号によって制御される。したがって、本発明の不揮発性半導体メモリ装置では、上部のビット線と下部のビット線が電圧制御ブロックを共有することにより、レイアウトの面で比較例より著しく減少する。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載の内容を参照しなければならない。各図面において、同一の部材には出来る限り同一の参照符号を付することに留意すべきである。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能及び構成についての詳細な記述は省略する。
本発明の不揮発性半導体メモリ装置は、３−レベルメモリセルを含む。３−レベルメモリセルＭＣのしきい電圧は、図４に示すように、３つのレベルのしきい電圧グループにプログラムできる。そして、メモリセルＭＣのしきい電圧グループは、第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２を基準として区分できる。本明細書では、第１基準電圧ＶＲ１より低いしきい電圧グループを「第１しきい電圧グループＧ１」と称し、第１基準電圧ＶＲ１と第２基準電圧ＶＲ２間のしきい電圧グループを「第２しきい電圧グループＧ２」と称し、第２基準電圧ＶＲ２より高いしきい電圧グループを「第３しきい電圧グループＧ３」と称する。
このような３−レベルメモリセルは、２−レベルメモリセルに比べて、多数のデータ記憶状態を持つので、相対的に高い集積度を持つ。また、３−レベルメモリセルは、４−レベルメモリセルに比べて、しきい電圧レベル間の間隔が大きく増加するので、相対的に高い信頼性を持つ。したがって、３−レベルメモリセルを持つ不揮発性半導体メモリ装置（本明細書では「３−レベル不揮発性半導体メモリ装置」という）は、集積度及び信頼性の面で大きい利点を持つ。
以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳細に説明する。
図５は本発明の一実施例に係る不揮発性半導体メモリ装置の一部を示す図である。図５にはメモリアレイ１００、ページバッファ２００及びローデコーダ３００が示される。
前記メモリアレイ１００は、行と列のマトリックス状に配列される多数のメモリセルを含む。前記メモリアレイ１００は、同一のＹ−アドレスによって選択される下部共通ビット線ＢＬＤ及び上部共通ビット線ＢＬＵを含む。前記下部共通ビット線ＢＬＤを介して、前記ページバッファ２００の下部ラッチブロックＬＴＢＫＤが前記メモリアレイ１００に接続される。前記上部共通ビット線ＢＬＵを介して、前記ページバッファ２００の上部ラッチブロックＬＴＢＫＵが前記メモリアレイ１００に接続される。
図６は図５のメモリアレイ１００の一部を示す例の図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。
前記メモリアレイ１００には、下部偶数ビット線ＢＬＤｅと下部奇数ビット線ＢＬＤｏ、上部偶数ビット線ＢＬＵｅと上部奇数ビット線ＢＬＵｏ、偶数スイッチＳＷｅ及び奇数スイッチＳＷｏを備える。
前記下部偶数ビット線ＢＬＤｅは、下部偶数ビット線選択信号ＢＬＳＬＴＤｅ及び下部センシングブロック選択信号ＳＯＢＬＫＤに応答して、前記下部共通ビット線ＢＬＤに選択的に接続される。前記下部奇数ビット線ＢＬＤｏは、下部奇数ビット線選択信号ＢＬＳＬＴＤｏ及び下部センシングブロック選択信号ＳＯＢＬＫＤに応答して、前記下部共通ビット線ＢＬＤに選択的に接続される。
前記上部偶数ビット線ＢＬＵｅは、上部偶数ビット線選択信号ＢＬＳＬＴＵｅ及び上部センシングブロック選択信号ＳＯＢＬＫＵに応答して、前記上部共通ビット線ＢＬＵに選択的に接続される。そして、前記上部奇数ビット線ＢＬＵｏは、上部奇数ビット線選択信号ＢＬＳＬＴＵｏ及び上部センシングブロック選択信号ＳＯＢＬＫＵに応答して、前記上部共通ビット線ＢＬＵに選択的に接続される。
前記偶数スイッチＳＷｅは、偶数接続制御信号ＤＰＥＮｅに応答して、前記下部偶数ビット線ＢＬＤｅと前記上部偶数ビット線ＢＬＵｅとを電気的に接続する。すなわち、偶数接続制御信号ＤＰＥＮｅが「Ｈ」と活性化されるとき、前記下部偶数ビット線ＢＬＤｅと前記上部偶数ビット線ＢＬＵｅとは電気的に接続される。そして、前記奇数スイッチＳＷｏは、奇数接続制御信号ＤＰＥＮｏに応答して、前記下部奇数ビット線ＢＬＤｏと前記上部奇数ビット線ＢＬＵｏとを電気的に接続する。すなわち、奇数接続制御信号ＤＰＥＮｏが「Ｈ」と活性化されるとき、前記下部奇数ビット線ＢＬＤｏと前記上部奇数ビット線ＢＬＵｏとは電気的に接続される。つまり、本発明の不揮発性半導体メモリ装置では、ビット線別にスイッチが配置される。
また、前記メモリアレイ１００は、図６に示すように、下部偶数ストリングＳＴＤｅ、下部奇数ストリングＳＴＤｏ、上部偶数ストリングＳＴＵｅ及び上部奇数ストリングＳＴＵｏを含む。
下部偶数ストリングＳＴＤｅ及び下部奇数ストリングＳＴＤｏは、下部ストリング選択信号ＳＳＬＤに応答して、それぞれ下部偶数ビット線ＢＬＤｅ及び下部奇数ビット線ＢＬＤｏに接続される。上部偶数ストリングＳＴＵｅ及び上部奇数ストリングＳＴＵｏは、上部ストリング選択信号ＳＳＬＵに応答して、それぞれ上部偶数ビット線ＢＬＵｅ及び上部奇数ビット線ＢＬＵｏに接続される。
好ましくは、前記メモリアレイ１００は、電圧制御ブロックＢＬＣＯＮをさらに備える。前記電圧制御ブロックＢＬＣＯＮは、前記ビット線ＢＬＤ、ＢＬＤｅ、ＢＬＤｏ、ＢＬＵ、ＢＬＵｅ、ＢＬＵｏを電源電圧ＶＤＤにプリチャージするか、接地電圧ＶＳＳにディスチャージする。
具体的に述べると、偶数高電圧シールディング信号ＳＨＬＤＨｅが「Ｈ」と活性化されると、下部偶数ビット線ＢＬＤｅが電源電圧ＶＤＤにプリチャージされる。この際、前記偶数接続制御信号ＤＰＥＮｅが「Ｈ」と活性化されると、下部偶数ビット線ＢＬＤｅを介して、前記上部偶数ビット線ＢＬＵｅも電源電圧ＶＤＤにプリチャージされる。
偶数低電圧シールディング信号ＳＨＬＤＬｅが「Ｈ」と活性化されると、下部偶数ビット線ＢＬＤｅが接地電圧ＶＳＳにディスチャージされる。この際、前記偶数接続制御信号ＤＰＥＮｅが「Ｈ」に活性化されると、下部偶数ビット線ＢＬＤｅを介して、前記上部偶数ビット線ＢＬＵｅも接地電圧ＶＳＳにディスチャージされる。
同様の方法で、奇数高電圧シールディング信号ＳＨＬＤＨｏ及び奇数低電圧シールディング信号ＳＨＬＤＬｏによって、下部奇数ビット線ＢＬＤｏが電源電圧ＶＤＤにプリチャージされるか、接地電圧ＶＳＳにディスチャージされる。この際、前記奇数接続制御信号ＤＰＥＮｏが「Ｈ」と活性化されると、下部奇数ビット線ＢＬＤｏを介して、前記上部奇数ビット線ＢＬＵｏも電源電圧ＶＤＤにプリチャージされるか、接地電圧ＶＳＳにディスチャージされる。
下部偶数ストリングＳＴＤｅ、下部奇数ストリングＳＴＤｏ、上部偶数ストリングＳＴＵｅ及び上部奇数ストリングＳＴＵｏには、多数のメモリセルが含まれる。
本明細書では、下部偶数ストリングＳＴＤｅ及び下部奇数ストリングＳＴＤｏに含まれるメモリセルは、「第１メモリセルＭＣ１」とも呼ばれ、上部偶数ストリングＳＴＵｅ及び上部奇数ストリングＳＴＵｏに含まれるメモリセルは、「第２メモリセルＭＣ２」とも呼ばれる。ところが、これは説明上の便宜のためのものであり、これにより本発明の権利範囲が制限されない。
前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２は、同一タイプのメモリセルで実現でき、電気的にプログラム及び消去が可能であり、電源が供給されない状態でもデータの保存が可能な不揮発性メモリである。
一方、本発明の好適な実施例によれば、一組をなす前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２は、下部偶数ストリングＳＴＤｅ及び上部偶数ストリングＳＴＵｅに分散して配置されるか、或いは下部奇数ストリングＳＴＤｏ及び上部奇数ストリングＳＴＵｏに分散して配置される。
下部偶数ストリングＳＴＤｅ及び上部偶数ストリングＳＴＵｅに分散して配置された一組の前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２に対する読み出しまたはプログラム動作が行われるとき、下部奇数ビット線ＢＬＤｏ及び上部奇数ビット線ＢＬＵｏは、シールディング線(shielding line)としての役割を行う。この場合、前記奇数接続制御信号ＤＰＥＮｏが「Ｈ」と活性化され、下部奇数ビット線ＢＬＤｏ及び上部奇数ビット線ＢＬＵｏが前記電圧制御ブロックＢＬＣＯＮによって共に制御される。
下部奇数ストリングＳＴＤｏ及び上部奇数ストリングＳＴＵｏに分散して配置された一組の前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２に対する読み出しまたはプログラム動作が行われるとき、下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅはシールディング線としての役割を行う。この場合、前記偶数接続制御信号ＤＰＥＮｅが「Ｈ」と活性化され、下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅが前記電圧制御ブロックＢＬＣＯＮによって共に制御される。
すなわち、前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏを介して、前記電圧制御ブロックＢＬＣＯＮによって制御される。
本実施例において、偶数ビット線ＢＬＤｅ、ＢＬＵｅまたは奇数ビット線ＢＬＤｏ、ＢＬＵｏがシールディング線としての役割を行うことにより、ノイズ及びカップリングが遮断され、よって、本発明の不揮発性半導体メモリ装置の動作特性が向上する。
前記一組の第１及び第２メモリセルＭＣ１、ＭＣ２には、一組をなす第１〜第３ビットのデータ値がプログラムされ得る。また、前記一組の２つのメモリセルのしきい電圧による記憶状態は、前記第１〜第３ビットのデータ値から読み出される。本明細書及び図面において、第１〜第３ビットは、参照番号「ＢＩＴ１〜ＢＩＴ３」で表わすことができる。
再び図５を参照すると、前記ページバッファ２００は、下部ラッチブロックＬＴＢＫＤ及び上部ラッチブロックＬＴＢＫＵを備える。前記下部ラッチブロックＬＴＢＫＤは、前記下部共通ビット線ＢＬＤに電気的に接続され、所定の内部データ線ＩＤＬにデータを提供する。前記上部ラッチブロックＬＴＢＫＵは、前記上部共通ビット線ＢＬＵに電気的に接続される。
前記ページバッファ２００は、前記下部及び上部共通ビット線ＢＬＤ、ＢＬＵを介して、前記メモリアレイ１００にカップルされる。前記ページバッファ２００は、一組の第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータを一組の第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧グループにマッピングするように駆動される。
図７は図５の下部ラッチブロックＬＴＢＫＤを詳細に示す図である。前記下部ラッチブロックＬＴＢＫＤは、下部ラッチデータＤＬＴＤを記憶することができ、前記下部共通ビット線ＢＬＤに接続される。前記下部ラッチブロックＬＴＢＫＤは、具体的に、下部センシング端子ＮＳＥＮＤ、下部ラッチ部２１１、下部フリップ部２１３、及び下部ラッチ制御部２１５を備える。
前記下部センシング端子ＮＳＥＮＤは、下部共通ビット線接続信号ＢＬＳＨＦＤに応答して、前記下部共通ビット線ＢＬＤと接続される。この際、前記下部センシング端子ＮＳＥＮＤのデータは、下部共通ビット線接続部２２３を介して、前記下部共通ビット線ＢＬＤに提供できる。
前記下部ラッチ部２１１は、下部ラッチデータＤＬＴＤをラッチして記憶する。そして、前記下部ラッチ部２１１は、下部バッファ選択信号ＰＢＳＬＴＤに応答して、前記下部ラッチデータＤＬＴＤを前記下部共通ビット線ＢＬＤに送信することができる。
前記下部フリップ部２１３は、前記下部センシング端子ＮＳＥＮＤの電圧レベルに応じて、前記下部ラッチデータＤＬＴＤを論理「Ｌ」から論理「Ｈ」にフリップさせる。この場合、下部入力信号ＤＩＤが「Ｈ」に活性化される。また、前記下部フリップ部２１３は、前記下部センシング端子ＮＳＥＮＤの電圧レベルに応じて、前記下部ラッチデータＤＬＴＤを論理「Ｈ」から論理「Ｌ」に反転フリップさせる。この場合、下部反転入力信号ｎＤＩＤが「Ｈ」に活性化される。
前記下部ラッチ制御部２１５は、前記下部ラッチデータＤＬＴＤを「Ｈ」にセットする。この場合、下部入力信号ＤＩＤが「Ｈ」に活性化される。また、前記下部ラッチ制御部２１５は、前記下部ラッチデータＤＬＴＤを「Ｌ」にリセットする。この場合、下部反転入力信号ｎＤＩＤが「Ｈ」に活性化される。
本実施例において、前記下部入力信号ＤＩＤにゲーティングされるＮＭＯＳトランジスタＴ１１と、前記下部反転入力信号ｎＤＩＤにゲーティングされるＮＭＯＳトランジスタＴ１３は、下部フリップ部２１３と下部ラッチ制御部２１５に共通に含まれる。
好ましくは、下部ラッチブロックＬＴＢＫＤは、出力部２１９、下部プリチャージ部２２１及び下部共通ビット線接続部２２３をさらに備える。
前記出力部２１９は、出力制御信号ＤＩ０に応答して、前記下部ラッチ部２１１の下部ラッチデータＤＬＴＤを内部データ線ＩＤＬに提供する。
下部プリチャージ部２２１は、下部センシングプリチャージ信号／ＰＲＥＤに応答して、前記下部センシング端子ＮＳＥＮＤを電源電圧ＶＤＤにプリチャージさせる。
下部共通ビット線接続部２２３は、下部共通ビット線接続信号ＢＬＳＨＦＤ及び下部共通ビット線選択信号ＳＯＢＬＫＤに応答して、前記下部共通ビット線ＢＬＤと前記下部センシング端子ＮＳＥＮＤ間の電気的接続を制御する。
図８は図５の上部ラッチブロックＬＴＢＫＵを詳細に示す図である。前記上部ラッチブロックＬＴＢＫＵは、上部ラッチデータＤＬＴＵを記憶することができ、前記上部共通ビット線ＢＬＵに接続される。前記上部ラッチブロックＬＴＢＫＵは、具体的に、上部センシング端子ＮＳＥＮＵ、上部ラッチ部２６１、上部フリップ部２６３及びダンピング部２６７を備える。
前記上部センシング端子ＮＳＥＮＵは、上部共通ビット線接続信号ＢＬＳＨＦＵに応答して、前記上部共通ビット線ＢＬＵと接続される。この際、前記上部センシング端子ＮＳＥＮＵのデータは、上部共通ビット線接続部２７３を介して、前記上部共通ビット線ＢＬＵに提供できる。
前記上部ラッチ部２６１は、上部ラッチデータＤＬＴＵをラッチして記憶する。また、前記上部ラッチ部２６１は、上部バッファ選択信号ＰＢＳＬＴＵに応答して、前記上部ラッチデータＤＬＴＵを前記上部共通ビット線ＢＬＵに送信することができる。
前記上部フリップ部２６３は、前記上部センシング端子ＮＳＥＮＵの伝達レベルに応じて、前記上部ラッチデータＤＬＴＵを論理「Ｌ」から論理「Ｈ」にフリップさせる。この場合、上部入力信号ＤＩＵが「Ｈ」に活性化される。また、前記上部フリップ２６３は、前記上部センシング端子ＮＳＥＮＵの電圧レベルに応じて、前記上部ラッチデータＤＬＴＵを論理「Ｈ」から論理「Ｌ」に反転フリップさせる。この場合、上部反転入力信号ｎＤＩＵが「Ｈ」に活性化される。
前記上部ラッチ制御部２６５は、前記上部ラッチデータＤＬＴＵを「Ｈ」にセットする。この場合、上部入力信号ＤＩＵが「Ｈ」に活性化される。また、前記上部ラッチ制御部２６５は、前記上部ラッチデータＤＬＴＵを「Ｌ」にリセットする。この場合、上部反転入力信号ｎＤＩＵが「Ｈ」に活性化される。
前記ダンピング部２６７は、前記上部ラッチデータＤＬＴＵに応じて前記上部センシング端子ＮＳＥＮＵを接地電圧ＶＳＳにディスチャージする。具体的に述べると、前記ダンピング部２６７は、前記上部ラッチデータＤＬＴＵが論理「Ｈ」のとき、ビット線ドライブ信号ＢＬＤＲＶに応答して、前記上部センシング端子ＮＳＥＮＵを接地電圧ＶＳＳにディスチャージする。したがって、前記ダンピング部２６７は、論理「Ｈ」の前記上部ラッチデータＤＬＴＵを反転させて前記上部センシング端子ＮＳＥＮＵに提供する役割を行う。
好ましくは、上部ラッチブロックＬＴＢＫＵは、上部プリチャージ部２７１及び上部共通ビット線接続部２７３をさらに備える。
上部プリチャージ部２７１は、上部センシングプリチャージ信号／ＰＲＥＵに応答して、前記上部センシング端子ＮＳＥＮＵを電源電圧ＶＤＤにプリチャージさせる。
上部共通ビット線接続部２７３は、上部共通ビット線接続信号ＢＬＳＨＦＵ及び上部共通ビット線選択信号ＳＯＢＬＫＵに応答して、前記上部共通ビット線ＢＬＵと前記上部センシング端子ＮＳＥＮＵ間の電気的接続を制御する。
さらに図５を参照すると、ローデコーダ３００は、前記メモリアレイ１００にカップルされ、選択されるワード線ＷＬの電圧レベルを制御し、下部及び上部ストリング選択信号ＳＳＬＤ、ＳＳＬＵ、並びに下部及び上部グラウンド選択信号ＧＳＬＤ、ＧＳＬＵを発生する。
データ入出力回路４００は、前記ページバッファ２００にラッチされたデータを外部システムに出力し、また、外部システムから入力されるデータを前記ページバッファ２００にロードする。
次いで、本発明の不揮発性半導体メモリ装置のプログラム方法について考察する。この際、一組のメモリセルに対するプログラムは、図９に示すように、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ用いる第１〜第３ページプログラム段階の順に行われる。
図９は本発明の不揮発性半導体メモリ装置の駆動方法を示す図であって、データプログラム方法を示す順序図である。まず、Ｓ１１１０段階で、プログラム動作を指示する動作命令ＣＭＤが入力される。Ｓ１１２０段階で、第１ページプログラム動作が行われる。前記Ｓ１１２０段階では、第１ビットＢＩＴ１のデータに応じて第１メモリセルＭＣ１のしきい電圧が第２しきい電圧グループＧ２にプログラムされる（図１０のＳＴＥＰ１参照）。
Ｓ１１３０段階で、第２ページプログラム動作が行われる。前記Ｓ１１３０段階では、第２ビットＢＩＴ２のデータに応じて第２メモリセルＭＣ２のしきい電圧が第２しきい電圧グループＧ２にプログラムされる（図１０のＳＴＥＰ２参照）。
Ｓ１１４０段階で、第３ページプログラム動作が行われる。前記Ｓ１１４０段階では、第３ビットＢＩＴ３のデータに応じて第１及び／または第２メモリセルＭＣ１、ＭＣ２のしきい電圧が第３しきい電圧グループＧ３にプログラムされる（図１０のＳＴＥＰ３参照）。
具体的に、Ｓ１１４０段階では、第３ビットＢＩＴ３のデータが、下部ラッチブロックＬＴＢＫＤ及び上部ラッチブロックＬＴＢＫＵに、それぞれ下部ラッチデータＤＬＴＤ及び上部ラッチデータＤＬＴＵにロードされる。そして、既に第１及び第２ビットＢＩＴ１、ＢＩＴ２に応じてプログラムされた第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧によって、前記下部ラッチデータＤＬＴＤ及び上部ラッチデータＤＬＴＵはフリップされる。
その後、フリップされた前記下部ラッチデータＤＬＴＤ及び上部ラッチデータＤＬＴＵは、それぞれ下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅに提供される。この際、前記下部ラッチデータＤＬＴＤ及び上部ラッチデータＤＬＴＵは、図１１に示すように、下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅに同時に提供されて前記第１及び第２メモリセルＭＣ１、ＭＣ２をプログラムする。この場合、前記偶数接続制御信号ＤＰＥＮｅは「Ｌ」に非活性化され、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離される。
次に、再び図１０を参照して、第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータ値に対応する第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧について考察する。
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータが全て「１」である場合（ＣＡＳＥ１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て消去状態、すなわち第１しきい電圧グループＧ１に位置する。
第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「０」ある場合（ＣＡＳＥ２）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧は全て消去状態、すなわち第３しきい電圧グループＧ３に位置する。
第１ビットＢＩＴ１のデータが「１」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ３）には、第１メモリセルＭＣ１のしきい電圧は第１しきい電圧グループＧ１に位置し、第２メモリセルＭＣ２のしきい電圧は第２しきい電圧グループＧ２に位置する。
第１ビットＢＩＴ１のデータが「１」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「０」である（ＣＡＳＥ４）には、第１メモリセルＭＣ１のしきい電圧は第１しきい電圧グループＧ１に位置し、第２メモリセルＭＣ２のしきい電圧は第３しきい電圧グループＧ３に位置する。
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ５）には、第１メモリセルＭＣ１のしきい電圧は第２しきい電圧グループＧ２に位置し、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に位置する。
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「１」であり、第３ビットＢＩＴ３のデータが「０」である場合（ＣＡＳＥ６）には、第１メモリセルＭＣ１のしきい電圧は第３しきい電圧グループＧ３に位置し、第２メモリセルＭＣ２のしきい電圧は第１しきい電圧グループＧ１に位置する。
第１ビットＢＩＴ１のデータが「０」であり、第２ビットＢＩＴ２のデータが「０」であり、第３ビットＢＩＴ３のデータが「１」である場合（ＣＡＳＥ７）には、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧はいずれも第２しきい電圧グループＧ２に位置する。
第１ビットＢＩＴ１、第２ビットＢＩＴ２及び第３ビットＢＩＴ３のデータが全て「０」である場合（ＣＡＳＥ８）には、第１メモリセルＭＣ１のしきい電圧は第３しきい電圧グループＧ３に位置し、第２メモリセルＭＣ２のしきい電圧は第２しきい電圧グループＧ２に位置する。
次いで、本発明の不揮発性半導体メモリ装置の読み出し方法について考察する。この際、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ読み出す第１〜第３ページ読み出し段階が非順序に行われても、一組のメモリセルに対する読み出しは可能である。
図１２は本発明の不揮発性半導体メモリ装置の駆動方法であって、データ読み出し方法を全体的に示す順序図である。
図１２を参照すると、Ｓ１２１０段階で、読み出し動作を指示する動作命令ＣＭＤが入力される。Ｓ１２２０段階で、ローアドレスが入力される。
Ｓ１２３０段階で、入力されたローアドレスが、一組の第１及び第２メモリセルＭＣ１、ＭＣ２を選択する３−レベルアドレスであるか否かが判断される。
もし入力されたローアドレスが３−レベルアドレスでないと判断されると、Ｓ２２４０段階で、通常の２−レベルのメモリセルに対する読み出し動作が行われる。
入力されたローアドレスＲＡＤＤが３−レベルアドレスであると判断されると、Ｓ１２５０、Ｓ１２６０、Ｓ１２７０段階で、当該ページによる読み出し動作が行われる。
一方、Ｓ１２５０段階の第１ページ読み出し遂行は、図１０のＣＡＳＥ１〜ＣＡＳＥ４を確認する方式で行われる。すなわち、第１メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１より低い場合（ＣＡＳＥ１、ＣＡＳＥ３及びＣＡＳＥ４）と第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が全て第２基準電圧ＶＲ２より高い場合（ＣＡＳＥ２）が確認され、第１ビットＢＩＴ１のデータ値は「１」と読み出される。この際、ＣＡＳＥ２が確認される過程で、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が、図１３に示すように、下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅに同時に提供される。この場合、前記偶数接続制御信号ＤＰＥＮｅは「Ｌ」に非活性化され、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離される。
この際、前記下部接続制御信号ＤＰＥＮｅは「Ｌ」に非活性化され、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離される。
Ｓ１２６０段階の第２ページ読み出し遂行は、図１０のＣＡＳＥ１、ＣＡＳＥ２、ＣＡＳＥ５、ＣＡＳＥ６を確認する方式で行われる。すなわち、第２メモリセルＭＣ１のしきい電圧が第１基準電圧ＶＲ１より低い場合（ＣＡＳＥ１、ＣＡＳＥ５及びＣＡＳＥ６）と第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が全て第２基準電圧ＶＲ２より高い場合（ＣＡＳＥ２）が確認され、第２ビットＢＩＴ２のデータ値は「１」と読み出される。この際、ＣＡＳＥ２が確認される過程で、前記偶数接続制御信号ＤＰＥＮｅは「Ｌ」に非活性化され、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離される。これはＳ１２５０段階の第１ページ読み出し遂行と同様である。
Ｓ１２７０段階の第３ページ読み出し遂行は、図１０のＣＡＳＥ２、ＣＡＳＥ４、ＣＡＳＥ６及びＣＡＳＥ８を確認する方式で行われる。すなわち、第１メモリセルＭＣ１のしきい電圧が第２基準電圧ＶＲ２より高い場合（ＣＡＳＥ２、ＣＡＳＥ６及びＣＡＳＥ８）と第２メモリセルＭＣ２のしきい電圧が第２基準電圧ＶＲ２より高い場合（ＣＡＳＥ２及びＣＡＳＥ８）が確認され、第３ビットＢＩＴ３のデータ値は「０」と読み出される。この際、第１及び第２メモリセルＭＣ１、ＭＣ２のしきい電圧が、下部偶数ビット線ＢＬＤｅ及び上部偶数ビット線ＢＬＵｅに同時に提供される。この場合、前記偶数接続制御信号ＤＰＥＮｅは「Ｌ」に非活性化され、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離される。
上述したように、本発明の不揮発性半導体メモリ装置の読み出し及びプログラム動作において、前記下部偶数ビット線ＢＬＤｅと上部偶数ビット線ＢＬＵｅとは電気的に分離されることが発生する場合にも、前記下部奇数ビット線ＢＬＤｏと上部奇数ビット線ＢＬＵｏとは電気的に接続される。
このような動作は、本発明の不揮発性半導体メモリ装置において、偶数ビット線ＢＬＤｅ、ＢＬＵｅと奇数ビット線ＢＬＤｏ、ＢＬＵｏとの電気的接続を制御するスイッチＳＷｅ、ＳＷｏが独立の制御信号ＤＰＥＮｅ、ＤＰＥＮｏによって制御されることにより可能となる。
すなわち、本発明の不揮発性半導体メモリ装置では、上部のビット線ＢＬＵｅ、ＢＬＵｏと下部のビット線ＢＬＤｅ、ＢＬＤｏが電圧制御ブロックを共有する。これは、後述の比較例と比較して、レイアウトの面で著しく有利である。
図１４は、図５のメモリアレイ１００の一部を示す他の例の図である。図１４に示したメモリアレイ１００の構成は、図６に示したメモリアレイ１００の構成と殆ど同様である。但し、図６の例では、前記電圧制御ブロックＢＬＣＯＮが前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏに接続されるが、図１４の例では、前記電圧制御ブロックＢＬＣＯＮが前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏに接続される。これにより、前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏを介して、前記電圧制御ブロックＢＬＣＯＮによって制御される。
図１４の例におけるその他の構成及び作用は図６の例と同様なので、本明細書ではそれについての具体的な記述は省略する。
図１５は図５のメモリアレイ１００の一部を示す他の例の図である。図１５に示したメモリアレイ１００の構成も、図６に示したメモリアレイ１００の構成とほぼ同様である。但し、図１５の例では、図６の例とは異なり、前記電圧制御ブロックＢＬＣＯＮが偶数電圧制御部ＢＬＣＯＮ＿Ｅと奇数電圧制御部ＢＬＣＯＮ＿Ｏに分けられ、前記偶数電圧制御部ＢＬＣＯＮ＿Ｅは下部偶数ビット線ＢＬＤｅに接続され、前記奇数電圧制御部ＢＬＣＯＮ＿Ｏは上部奇数ビット線ＢＬＵｏに接続される。
これにより、前記上部偶数ビット線ＢＬＵｅは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用する場合に、前記下部偶数ビット線ＢＬＤｅを介して、前記偶数電圧制御部ＢＬＣＯＮ＿Ｅによって制御される。これと同様に、前記下部奇数ビット線ＢＬＤｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記上部奇数ビット線ＢＬＵｏを介して、前記奇数電圧制御部ＢＬＣＯＮ＿Ｏによって制御される。
図１５の例におけるその他の構成及び作用は図６の例と同様なので、本明細書ではそれについての具体的な記述は省略する。
図１６は図５のメモリアレイ１００の一部を示す別の例の図である。図１６に示したメモリアレイ１００の構成は、図１５に示したメモリアレイ１００の構成とほぼ同様である。但し、図１６の例では、図１５の例とは異なり、前記偶数電圧制御部ＢＬＣＯＮ＿Ｅは上部偶数ビット線ＢＬＵｅに接続され、前記奇数電圧制御部ＢＬＣＯＮ＿Ｏは下部奇数ビット線ＢＬＤｏに接続される。
これにより、前記下部偶数ビット線ＢＬＤｅは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記上部偶数ビット線ＢＬＵｅを介して、前記偶数電圧制御部ＢＬＣＯＮ＿Ｅによって制御される。同様に、前記上部奇数ビット線ＢＬＵｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用する場合に、前記下部奇数ビット線ＢＬＤｏを介して、前記奇数電圧制御部ＢＬＣＯＮ＿Ｏによって制御される。
図１６の例におけるその他の構成及び作用は図１５の例と同様なので、本明細書ではそれについての具体的な記述は省略する。
図１７は、図５のメモリアレイ１００の一部を示す別の例の図である。図１７に示したメモリアレイ１００の構成も、図６に示したメモリアレイ１００の構成とほぼ同様である。但し、図１７の例では、図６の例とは異なり、前記電圧制御ブロックＢＬＣＯＮが高電圧制御部ＢＬＣＯＮ＿Ｈ及び低電圧制御部ＢＬＣＯＮ＿Ｌに分けられ、前記高電圧制御部ＢＬＣＯＮ＿Ｈは上部偶数ビット線ＢＬＵｅ及び上部奇数ビット線ＢＬＵｏに接続され、前記低電圧制御部ＢＬＣＯＮ＿Ｌは下部偶数ビット線ＢＬＤｅ及び下部奇数ビット線ＢＬＤｏに接続される。
これにより、前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏは、電源電圧ＶＤＤにプリチャージされる場合、及びシールディング線として作用する場合に、前記上部偶数ビット線ＢＬＵｅ及び上部奇数ビット線ＢＬＵｏを介して、前記高電圧制御部ＢＬＣＯＮ＿Ｈによって制御される。同様に、前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏは、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記下部偶数ビット線ＢＬＤｅ及び下部奇数ビット線ＢＬＤｏを介して、前記低電圧制御部ＢＬＣＯＮ＿Ｌによって制御される。
図１７の例におけるその他の構成及び作用は図６の例と同様なので、本明細書ではそれについての具体的な記述は省略する。
図１８は図５のメモリアレイ１００の一部を示す別の例の図である。図１８に示したメモリアレイ１００の構成は、図１７に示したメモリアレイ１００の構成とほぼ同様である。
これにより、前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏは、電源電圧ＶＤＤにプリチャージされる場合、及びシールディング線として作用する場合に、前記下部偶数ビット線ＢＬＤｅ及び下部奇数ビット線ＢＬＤｏを介して、前記高電圧制御部ＢＬＣＯＮ＿Ｈによって制御される。同様に、前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏは、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用する場合に、前記上部偶数ビット線ＢＬＵｅ及び上部奇数ビット線ＢＬＵｏを介して、前記低電圧制御部ＢＬＣＯＮ＿Ｌによって制御される。
図１８の例におけるその他の構成及び作用は図１７の例と同様なので、本明細書ではそれについての具体的な記述は省略する。
図１９は図５のメモリアレイ１００の一部を示す比較例の図であって、やはりＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。図１９の比較例は、前記電圧制御ブロックＢＬＣＯＮが上部電圧制御部ＢＬＣＯＮ＿Ｕ及び下部電圧制御部ＢＬＣＯＮ＿Ｄに分けられ、前記上部電圧制御部ＢＬＣＯＮ＿Ｕは上部偶数ビット線ＢＬＵｅ及び上部奇数ビット線ＢＬＵｏに接続され、前記下部電圧制御部ＢＬＣＯＮ＿Ｄは下部偶数ビット線ＢＬＤｅ及び下部奇数ビット線ＢＬＤｏに接続されるという点において、図６の例と差異がある。また、図１９の比較例は、偶数スイッチＳＷｅ及び奇数スイッチＳＷｏが一つの接続制御信号ＤＰＥＮによって制御されるという点においても、図６の例と差異がある。
この場合、前記下部偶数ビット線ＢＬＤｅ及び前記下部奇数ビット線ＢＬＤｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記下部電圧制御部ＢＬＣＯＮ＿Ｄによって制御される。前記上部偶数ビット線ＢＬＵｅ及び前記上部奇数ビット線ＢＬＵｏは、電源電圧ＶＣＣにプリチャージされる場合、接地電圧ＶＳＳにディスチャージされる場合、及びシールディング線として作用される場合に、前記上部電圧制御部ＢＬＣＯＮ＿Ｕによって制御される。
ところが、図１９の比較例の場合は、図６および図１４〜図１８の本発明の実施例と比較して、電圧制御ブロックＢＬＣＯＮを構成するトランジスタ（絶縁層の厚さが厚い高電圧トランジスタで実現される）の数が著しく多くなるため、レイアウトの面で非常に不利となる。
本発明は図示された一実施例を参考として説明したが、これらの実施例は例示的なものに過ぎないことは言うまでもない。本技術分野における通常の知識を有する者であれば、これらから種々の変形及び均等な他の実施が可能なのを理解するであろう。
したがって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
本発明は、上部のビット線と下部のビット線が電圧制御ブロックを共有することにより、レイアウトの面で比較例より著しく減少するので、不揮発性半導体メモリ装置に適用可能である。
一般的なトランジスタタイプのメモリセルの断面図である。 ２−レベルメモリセルのしきい電圧分布を示す一般的な図である。 ４−レベルメモリセルのしきい電圧分布を示す一般的な図である。 ３−レベルメモリセルのしきい電圧分布を示す図である。 本発明の一実施例に係る不揮発性半導体メモリ装置の一部を示す図である。 図５のメモリアレイの一部を示す例の図であって、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。 図５の下部ラッチブロックを詳細に示す図である。 図５の上部ラッチブロックを詳細に示す図である。 本発明の不揮発性半導体メモリ装置の駆動方法を示す図であって、データプログラム方法を全体的に示す順序図である。 図９の本発明の不揮発性半導体メモリ装置の駆動方法による第１及び第２メモリセルのしきい電圧の変化を示す図である。 図１０の駆動方法において下部ビット線と上部ビット線から第１及び第２メモリセルに同時にデータが提供される場合を説明するための図である。 本発明の不揮発性半導体メモリ装置の駆動方法であって、データ読み出し方法を全体的に示す順序図である。 図１２の駆動方法において第１及び第２メモリセルから同時にデータが下部ビット線及び上部ビット線に提供される場合を説明するための図である。 図５のメモリアレイの一部を示す他の例の図である。 図５のメモリアレイの一部を示す別の例の図である。 図５のメモリアレイの一部を示す別の例の図である。 図５のメモリアレイの一部を示す別の例の図である。 図５のメモリアレイの一部を示す別の例の図である。 図５のメモリアレイの一部を示す比較例の図である。
符号の説明
１００ メモリアレイ
２００ ページバッファ
３００ ローデコーダ
４００ データ入出力回路

Claims (9)

  1. 不揮発性半導体メモリ装置において、
    多数の不揮発性メモリセルを含むメモリアレイと、
    下部ラッチブロック及び上部ラッチブロックを含み、前記下部ラッチブロックは下部共通ビット線を介して前記メモリアレイに接続され、前記下部共通ビット線の電圧レベルにマッピングできる下部ラッチデータを記憶し、所定の内部データ線にデータを提供し、前記上部ラッチブロックは上部共通ビット線を介して前記メモリアレイに接続され、前記下部共通ビット線の電圧レベルにマッピングできる下部ラッチデータを記憶するページバッファとを備え、
    前記メモリアレイは、
    前記下部共通ビット線に選択的に接続される下部偶数ビット線及び下部奇数ビット線と、
    前記上部共通ビット線に選択的に接続される上部偶数ビット線及び上部奇数ビット線と、
    偶数接続制御信号に応答して、前記下部偶数ビット線と前記上部偶数ビット線とを電気的に接続する偶数スイッチと、
    奇数接続制御信号に応答して、前記下部奇数ビット線と前記上部奇数ビット線とを電気的に接続する奇数スイッチとを備えることを特徴とする、不揮発性半導体メモリ装置。
  2. 前記メモリアレイは、
    前記ビット線をプリチャージ及びディスチャージするために、前記下部偶数ビット線及び前記下部奇数ビット線に接続される電圧制御ブロックをさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  3. 前記メモリアレイは、
    前記ビット線をプリチャージ及びディスチャージするために、前記上部偶数ビット線及び前記上部奇数ビット線に接続される電圧制御ブロックをさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  4. 前記メモリアレイは、
    前記偶数ビット線をプリチャージ及びディスチャージするための偶数電圧制御部と、前記奇数ビット線をプリチャージ及びディスチャージするための奇数電圧制御部とを含む電圧制御ブロックであって、前記偶数電圧制御部は前記下部偶数ビット線に接続され、前記奇数電圧制御部は前記上部奇数ビット線に接続される前記電圧制御ブロックをさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  5. 前記メモリアレイは、
    前記偶数ビット線をプリチャージ及びディスチャージするための偶数電圧制御部と、前記奇数ビット線をプリチャージ及びディスチャージするための奇数電圧制御部とを含む電圧制御ブロックであって、前記偶数電圧制御部は前記上部偶数ビット線に接続され、前記奇数電圧制御部は前記下部奇数ビット線に接続される前記電圧制御ブロックをさらに含むことを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  6. 前記メモリアレイは、
    前記ビット線をプリチャージするための高電圧制御部と、前記ビット線をディスチャージするための低電圧制御部とを含む電圧制御ブロックであって、前記高電圧制御部は前記下部偶数ビット線及び前記下部奇数ビット線に接続され、前記低電圧制御部は前記上部偶数ビット線及び前記上部奇数ビット線に接続される前記電圧制御ブロックをさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  7. 前記メモリアレイは、
    前記ビット線をプリチャージするための高電圧制御部と、前記ビット線をディスチャージするための低電圧制御部とを含む電圧制御ブロックであって、前記高電圧制御部は前記上部偶数ビット線及び前記上部奇数ビット線に接続され、前記低電圧制御部は前記下部偶数ビット線及び前記下部奇数ビット線に接続される前記電圧制御ブロックをさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  8. 前記ページバッファは、
    一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのしきい電圧レベルにマッピングするように駆動され、
    前記第１及び第２メモリセルは、
    前記下部偶数ビット線に接続される下部偶数ストリングと前記上部偶数ビット線に接続される上部偶数ストリングの対に分散配置され、或いは前記下部奇数ビット線に接続される下部奇数ストリングと前記上部奇数ビット線に接続される上部奇数ストリングの対に分散配置されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
  9. 前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
JP2006320707A 2006-02-02 2006-11-28 下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置 Expired - Fee Related JP4955372B2 (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010170645A (ja) * 2009-01-21 2010-08-05 Hynix Semiconductor Inc 不揮発性メモリ装置及びその動作方法
JP2011198437A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2014026705A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 不揮発性半導体記憶装置およびその使用方法
JP2019145188A (ja) * 2018-02-22 2019-08-29 東芝メモリ株式会社 半導体メモリ
JP7400071B2 (ja) 2018-12-27 2023-12-18 キオクシア株式会社 半導体メモリ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8355286B2 (en) * 2009-05-08 2013-01-15 Hynix Semiconductor Inc. Method of operating nonvolatile memory device controlled by controlling coupling resistance value between a bit line and a page buffer
KR20140100143A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법
US11189335B2 (en) * 2019-11-13 2021-11-30 Sandisk Technologies Llc Double write/read throughput by CMOS adjacent array (CaA) NAND memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793979A (ja) * 1993-09-21 1995-04-07 Toshiba Corp 不揮発性半導体記憶装置
JP2002251896A (ja) * 2001-02-22 2002-09-06 Samsung Electronics Co Ltd プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法
JP2002319291A (ja) * 1990-03-31 2002-10-31 Toshiba Corp 不揮発性半導体記憶装置
JP2002373497A (ja) * 2001-06-11 2002-12-26 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリ
JP2005276407A (ja) * 2004-03-23 2005-10-06 Hynix Semiconductor Inc マルチレベルｎａｎｄフラッシュメモリセルの読み出し方法及び回路
JP2005276422A (ja) * 2004-03-25 2005-10-06 Samsung Electronics Co Ltd カップリングノイズを減少させる半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
KR0172403B1 (ko) * 1995-11-15 1999-03-30 김광호 불휘발성 반도체 메모리의 데이타 리드회로
US6134148A (en) 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
KR100255957B1 (ko) * 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
KR100343285B1 (ko) * 2000-02-11 2002-07-15 윤종용 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법
KR100399353B1 (ko) * 2001-07-13 2003-09-26 삼성전자주식회사 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7320126B2 (en) 2001-11-06 2008-01-15 Sandisk Corporation Implementation of in system programming to update firmware on memory cards
KR100466981B1 (ko) 2002-03-04 2005-01-24 삼성전자주식회사 저전압 불휘발성 반도체 메모리 장치
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
JP4392680B2 (ja) 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
US6847550B2 (en) 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
KR100948483B1 (ko) 2003-04-01 2010-03-18 주식회사 하이닉스반도체 반도체 메모리 장치
KR100525924B1 (ko) 2003-05-23 2005-11-02 주식회사 하이닉스반도체 페이지 버퍼 및 반도체 메모리 장치
KR100996017B1 (ko) 2003-12-24 2010-11-22 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼
US20050174841A1 (en) * 2004-02-05 2005-08-11 Iota Technology, Inc. Electronic memory with tri-level cell pair
JP4519612B2 (ja) * 2004-11-16 2010-08-04 株式会社東芝 不揮発性半導体記憶装置
KR20060096749A (ko) 2005-03-02 2006-09-13 엘지이노텍 주식회사 프론트 엔드 모듈
KR100742278B1 (ko) * 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치
US7652919B2 (en) 2006-12-29 2010-01-26 Spansion Llc Multi-level operation in dual element cells using a supplemental programming level

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319291A (ja) * 1990-03-31 2002-10-31 Toshiba Corp 不揮発性半導体記憶装置
JPH0793979A (ja) * 1993-09-21 1995-04-07 Toshiba Corp 不揮発性半導体記憶装置
JP2002251896A (ja) * 2001-02-22 2002-09-06 Samsung Electronics Co Ltd プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法
JP2002373497A (ja) * 2001-06-11 2002-12-26 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリ
JP2005276407A (ja) * 2004-03-23 2005-10-06 Hynix Semiconductor Inc マルチレベルｎａｎｄフラッシュメモリセルの読み出し方法及び回路
JP2005276422A (ja) * 2004-03-25 2005-10-06 Samsung Electronics Co Ltd カップリングノイズを減少させる半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010170645A (ja) * 2009-01-21 2010-08-05 Hynix Semiconductor Inc 不揮発性メモリ装置及びその動作方法
JP2011198437A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8503248B2 (en) 2010-03-23 2013-08-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2014026705A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 不揮発性半導体記憶装置およびその使用方法
JP2019145188A (ja) * 2018-02-22 2019-08-29 東芝メモリ株式会社 半導体メモリ
JP7400071B2 (ja) 2018-12-27 2023-12-18 キオクシア株式会社 半導体メモリ

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US20070183203A1 (en) 2007-08-09
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