JP2002319291A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】書込み状態のメモリセルのしきい値分布を小さ
くする事を可能としたＮＡＮＤセル型のＥＥＰＲＯＭを
提供すること。 【解決手段】 メモリセルへの制御書込電圧データを格
納し、格納データに応じてメモリセルに制御書込電圧を
印加し、メモリセルの実際の書込み状態を検知し、実際
の書込状態に応じて格納データを修正し、その結果、充
分に書込みがなされていないメモリセルのみに書込電圧
が印加されるようにするプログラミング制御回路（１、
３、５、８）と、メモリセルが充分書込まれたか否かを
判定するために格納データを検出し、メモリセルの全て
が充分に書込みがなされた場合、ベリファイ終了信号を
発生するデータ検出器（９）を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特
にＮＡＮＤセル構成のメモリセルアレイを有するＥＥＰ
ＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲートおよび選択ゲートには中間電位ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
または中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
によりその選択されたメモリセルのしきい値は正方向に
シフトする。この状態をたとえば“１”とする。ビット
線に中間電位が与えられたときは電子注入が起こらず、
従ってしきい値は変化せず、負に止まる。この状態は
“０”である。

【０００４】データ消去は、ＮＡＮＤセル内のすべての
メモリセルに対して同時に行われる。すなわち全ての制
御ゲート，選択ゲートを０Ｖとし、ビット線およびソー
ス線を浮遊状態として、ｐ型ウェルおよびｎ型基板に高
電圧２０Ｖを印加する。これにより、全てのメモリセル
で浮遊ゲートの電子がｐ型ウェルに放出され、しきい値
は負方向にシフトする。

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。 以上の動作説明から明らかなよ
うに、ＮＡＮＤセル型ＥＥＰＲＯＭでは、書込みおよび
読出し動作時には非選択メモリセルは転送ゲートとして
作用する。この観点から、書込みがなされたメモリセル
のしきい値電圧には制限が加わる。たとえば、“１”書
込みされたメモリセルのしきい値の好ましい範囲は、
０．５〜３．５Ｖ程度となる。データ書込み後の経時変
化，メモリセルの製造パラメータのばらつきや電源電位
のばらつきを考慮すると、データ書込み後のしきい値分
布はこれより小さい範囲であることが要求される。

【０００６】しかしながら、従来のような、書込み電位
および書込み時間を固定して全メモリセルを同一条件で
データ書き込みする方式では、“１”書込み後のしきい
値範囲を許容範囲に収めることが難しい。たとえばメモ
リセルは製造プロセスのばらつきからその特性にもばら
つきが生じる。従って書き込み特性を見ると、書込まれ
やすいメモリセルと書込まれにくいメモリセルがある。
従来はこれに対して、書込まれにくいメモリセルに十分
に書込まれるように、書込み時間に余裕を持たせて全メ
モリセルを同一条件で書込むという事が一般に行われて
いる。これでは、書込まれ易いメモリセルには必要以上
に書込まれ、しきい値電圧が許容範囲を越えて高くなっ
てしまう。

【０００７】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、データ書込みの際、メ
モリセルが転送ゲートとして作用することから制限され
る許容しきい値範囲に収めることが難しい、という問題
があった。

【０００８】本発明は、書込み状態のメモリセルのしき
い値分布を小さくする事を可能としたＮＡＮＤセル型の
ＥＥＰＲＯＭを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記した課題を解決し目
的を達成するために、本発明は以下に示す手段を用いて
いる。

【００１０】各々が電荷蓄積部を持ったトランジスタを
有する多数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに接続され、（ｉ）前記メモリセ
ルの各々に印加される制御書込み電圧を定義するデータ
をデータ格納部に格納し、（ｉｉ）前記データ格納部に
格納されたデータに応じて前記メモリセルの各々に前記
制御書込み電圧を印加し、（ｉｉｉ）前記メモリセルの
実際の書込み状態を検知し、（ｉｖ）前記メモリセルの
実際の書込み状態と前記データ格納部に格納されたデー
タとの間の所定の論理関係に基づいて前記格納部に格納
されたデータを修正し、その結果、充分に書込みがなさ
れていないメモリセルのみに所定の書込み状態を実現す
る書込み電圧が印加されるようにする多数のプログラミ
ング制御回路と、前記多数のプログラミング制御回路に
接続され、前記データを選択的に検出するために前記多
数のプログラミング制御回路に供給されるアドレス信号
を発生するアドレス信号発生器と、前記多数のプログラ
ミング制御回路に接続され、前記メモリセルの各々が充
分書込まれたか否かを判定するために前記データを検出
し、前記メモリセルの全てが充分に書込みがなされた場
合、ベリファイ終了信号を発生するデータ検出器とを具
備し、前記データ検出器のデータ検出タイミングは前記
アドレス信号発生器から発生される前記アドレス信号と
同期している不揮発性半導体記憶装置。

【００１１】また、各々が電荷蓄積部を持ったトランジ
スタを有する多数のメモリセルからなるメモリセルアレ
イと、前記メモリセルアレイに接続され、前記メモリセ
ルの選択と選択したメモリセルへの書込み電圧の印加を
制御する多数のプログラミング制御回路と、前記メモリ
セルアレイに接続され、前記多数のプログラミング制御
回路と組み合わされ、（ｉ）前記プログラミング制御回
路により選択されたメモリセルの各々に印加される書込
み制御電圧を定義する第１、第２論理レベルの書込み制
御データを格納し、（ｉｉ）前記メモリセルの各々に前
記書込み制御電圧を印加し、（ｉｉｉ）前記メモリセル
の実際の書込み状態を検知し、（ｉｖ）データが充分に
書込まれたメモリセルに対応するデータ回路において格
納されている書込み制御データの論理レベルを前記第１
論理レベルから前記第２論理レベルに修正し、（ｖ）デ
ータが充分に書込まれていないメモリセルに対応するデ
ータ回路において格納されている書込み制御データの論
理レベルを前記第１論理レベルのまま維持し、（ｖｉ）
前記第２論理レベルを格納するデータ回路に格納されて
いる書込み制御データを前記第２論理レベルに維持する
多数のデータ回路と、前記多数のデータ回路に接続さ
れ、前記書込み制御データを選択的に検出するために前
記多数のデータ回路に供給されるアドレス信号を発生す
るアドレス信号発生器と、前記多数のデータ回路に接続
され、前記全ての書込み制御データが前記第２の論理レ
ベルにあるか否かを判定し、前記全ての書込み制御デー
タが前記第２の論理レベルにあることが検出されると、
ベリファイ終了信号を発生するデータ検出器とを具備
し、前記データ検出器のデータ検出タイミングは前記ア
ドレス信号発生器から発生される前記アドレス信号と同
期している不揮発性半導体記憶装置。

【００１２】本発明によれば、書込みベリファイ制御を
行うことにより、１回のデータ書込み時間を短くして、
最終的に書き込まれたメモリセルのしきい値分布を小さ
いものとして信頼性向上を図ったＮＡＮＤセル型のＥＥ
ＰＲＯＭを提供することができる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明によ
る不揮発性半導体記憶装置の実施形態を説明する。

【００１４】第１実施形態 図１は一実施形態におけるＮＡＮＤセル型ＥＥＰＲＯＭ
の構成を示している。図では、番地選択を行うためのア
ドレスバッファおよび行，列のアドレスデコーダ等は省
略して、書込みベリファイ動作に関係する部分の構成を
示している。メモリセルアレイ２に対して、データ書込
みおよび読出しを行うためにデータラッチ回路５および
センスアンプ回路１が設けられている。これらセンスア
ンプ回路１，データラッチ回路５はデータ入出力バッフ
ァ４につながる。制御ゲート制御回路６は、メモリセル
アレイ２の制御ゲート線にデータ書込み，消去，読出し
およびベリファイの各動作に対応して所定の制御信号を
出力するものである。データラッチ回路５とセンスアン
プ回路２は、書込みベリファイ動作時には、列アドレス
発生回路７から出力される列アドレスにしたがってセン
ス動作と再書き込みすべきデータのラッチを行う。デー
タ比較回路３はやはりベリファイ動作時、データラッチ
回路５にラッチされた書込みデータと、センスアンプ回
路１により読み出されたデータの一致を列アドレスごと
に比較検出し、その結果をラッチする機能を有する。こ
の比較回路３の出力は出力バッファ８を介してベリファ
イ終了検知回路９に導かれる。データラッチ回路５にラ
ッチされた書込むべきデータにしたがって書込み操作が
行われた後に、制御回路６による書込みベリファイ動作
を行って、書込みデータがすべて所望のしきい値分布内
に入っている場合にはこのベリファイ終了検知回路９に
より、データ書込み終了の信号が得られる。データ書込
み終了信号が出ない場合には、再度データ書込み動作を
行い、ベリファイ動作を繰り返すことになる。

【００１５】図２の（ａ）、（ｂ）は、メモリセルアレ
イの一つのＮＡＮＤセル部分の平面図と等価回路図であ
り、図３の（ａ）、（ｂ）はそれぞれ図２（ａ）のＡ―
Ａ′およびＢ−Ｂ′断面図である。素子分離酸化膜１２
で囲まれたｐ型シリコン基板（またはｐ型ウェル）１１
に複数のＮＡＮＤセルからなるメモリセルアレイが形成
されている。一つのＮＡＮＤセルに着目して説明すると
この実施形態では、８個のメモリセルＭ_１〜Ｍ_８が直列
接続されて一つのＮＡＮＤセルを構成している。メモリ
セルはそれぞれ、基板１１にゲート絶縁膜１３を介して
浮遊ゲート１４（１４_１，１４_２，…，１４_８）が形成
され、この上に層間絶縁膜１５を介して制御ゲート１６
（１６_１，１６_２，…，１６_８）が形成されて、構成さ
れている。これらのメモリセルのソース，ドレインであ
るｎ型拡散層１９は隣接するもの同志共用する形で、メ
モリセルが直列接続されている。ＮＡＮＤセルのドレイ
ン側，ソース側には夫々、メモリセルの浮遊ゲート，制
御ゲートと同時に形成された選択ゲート１４_９，１６_９
および１４_１０，１６_１０が設けられている。素子形成
された基板上はＣＶＤ酸化膜１７により覆われ、この上
にビット線１８が配設されている。ビット線１８はＮＡ
ＮＤセルの一端のドレイン側拡散層１９にはコンタクト
させている。行方向に並ぶＮＡＮＤセルの制御ゲート１
４は共通に制御ゲート線ＣＧ_１，ＣＧ_２，…，ＣＧ_８と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４_９，１６_９および１４_１０，１６
_１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ_１，
ＳＧ_２として配設されている。

【００１６】図４は、この様なＮＡＮＤセルがマトリク
ス配列されたメモリセルアレイの等価回路を示してい
る。

【００１７】図５は、図１の中のセンスアンプ回路１，
データラッチ回路５，データ比較回路３，出力バッファ
８の部分の具体的な構成を示している。データラッチ回
路５は、ラッチ信号LATCH とアドレスａ_ｉの論理によっ
て選ばれたアドレスのデータがラッチ回路本体ＬＡにラ
ッチされる。センスアンプ回路１は、センス制御信号SE
NSE とアドレスａ_ｉの論理によって選ばれたアドレスの
ビット線データをセンスして出力する。このセンスアン
プ回路１の出力は、データラッチ回路５の対応するデー
タと比較回路３によって比較され、その結果がラッチ信
号LATCHV，反転ラッチ信号/LATCHV/によってラッチされ
ることになる。

【００１８】図６は、図１における制御ゲート制御回路
６の部分の具体的構成を示している。この制御回路は、
書込み時に選択ゲートに高電位Ｖppを与える高電位供給
回路２１、同じく書込み時に非選択の制御ゲートに中間
電位ＶppMを与える中間電位供給回路２２、書込みベリ
ファイ動作時にベリファイ電位Ｖ_ＶＥＲを与えるベリフ
ァイ電位供給回路２３、および消去／読出し制御回路２
４により構成されている。この様な回路が各制御ゲート
線毎に設けられる。高電位供給回路２１は、書込み信号
WRITE とアドレスａｉの論理をとるＮＡＮＤゲートＧ_１
により制御されるＥタイプ，ｎチャネルのスイッチング
ＭＯＳトランジスタＱ_Ｅ１とＥタイプ，ｐチャネルのス
イッチングＭＯＳトランジスタＱ_Ｐ１、および出力バッ
ファとなるＥタイプ，ｐチャネルＭＯＳトランジスタＱ
_Ｐ２を主体として構成されている。ＭＯＳトランジスタ
Ｑ_Ｅ１とＱ_Ｐ１の間、ＭＯＳトランジスタＱ_Ｐ１と高電
位Ｖpp端子の間には、それぞれスイッチングＭＯＳトラ
ンジスタを高電位から保護するためのｎチャネルＭＯＳ
トランジスタＱ_Ｄ１，Ｑ_Ｄ２が設けられている。これら
のＭＯＳトランジスタＱ_Ｄ１，Ｑ_Ｄ２はＤタイプ，ｎチ
ャネルである。バッファ段ＭＯＳトランジスタＱ_Ｐ１の
上下にも同様に、Ｄタイプ，ｎチャネルＭＯＳトランジ
スタＱ_Ｄ３，Ｑ_Ｄ４が設けられている。出力段にこの様
にｐチャネルＭＯＳトランジスタとＤタイプ，ｎチャネ
ルＭＯＳトランジスタを用いているのは、高電位Ｖppを
しきい値降下なく制御ゲート線に供給するためである。
とくにＭＯＳトランジスタＱ_Ｄ４は、他の回路から制御
ゲート線に正電位が供給された時にｐチャネルＭＯＳト
ランジスタＱ_Ｐ２のドレイン接合が順方向になるのを防
止する働きをする。中間電位供給回路２２も、高電位供
給回路２１と同様に、ＮＡＮＤゲートＧ_２、これにより
制御されるＥタイプ，ｎチャネルのスイッチングＭＯＳ
トランジスタＱ_Ｅ２とＥタイプ，ｐチャネルのスイッチ
ングＭＯＳトランジスタＱ_Ｐ３、出力バッファとなるＥ
タイプ，ｐチャネルＭＯＳトランジスタＱ _Ｐ４、および
Ｄタイプ，ｎチャネルＭＯＳトランジスタＱ_Ｄ５〜Ｑ
_Ｄ８により構成されている。

【００１９】消去／読出し制御回路２４は、読出し信号
READとアドレスａ_ｉ，反転アドレス/ａ_ｉ/の論理を取る
ＮＡＮＤゲートＧ_３，Ｇ_５、消去信号ERASE を取り込む
インバータゲートＩ_２、このインバータゲートＩ_２とＮ
ＡＮＤゲートＧ_５の和を取るＮＯＲゲートＧ_６、これら
ＮＯＲゲートＧ_６とＮＡＮＤゲートＧ_３によりそれぞれ
制御されるスイッチング用のＥタイプ，ｎチャネルＭＯ
ＳトランジスタＱ_Ｅ３とＥタイプ，ｐチャネルＭＯＳト
ランジスタＱ_Ｐ５、これらのスイッチング用ＭＯＳトラ
ンジスタと制御ゲート線の間に設けられた保護用のＤタ
イプ，ｎチャネルＭＯＳトランジスタＱ_Ｄ１０，Ｑ_Ｄ９
により構成されている。

【００２０】ベリファイ制御回路２３は、ベリファイ信
号VERIFYとアドレスａ_ｉの論理を取るＮＡＮＤゲートＧ
_４とその出力を反転するインバータゲートＩ_１、このイ
ンバータゲートＩ_１により制御されてベリファイ電位Ｖ
_ＶＥＲを制御線に供給するためのスイッチング用のＥタ
イプ，ｎチャネルＭＯＳトランジスタＱ_Ｅ４、およびこ
のＭＯＳトランジスタＱ_Ｅ４と制御ゲート線の間に設け
られた保護用のＤタイプ，ｎチャネルＭＯＳトランジス
タＱ_Ｄ１１により構成されている。

【００２１】図７は、ベリファイ制御回路２３に与えら
れるベリファイ電位Ｖ_ＶＥＲの発生回路の構成例であ
る。ベリファイ電位Ｖ_ＶＥＲは、ベリファイ信号VERIFY
が入ったときに電源電位Ｖccと接地電位の間に設定され
た中間電位を出力して、図６のベリファイ電位供給回路
２３によって選択された制御ゲート線に供給されるもの
で、この実施形態では、Ｖccと接地電位間に直列接続さ
れたＥタイプ，ｎチャネルのＭＯＳトランジスタＱ_Ｅ６
とＱ_Ｅ７を主体として構成されている。これらのＭＯＳ
トランジスタのゲートに所定のバイアスを与えるため
に、抵抗Ｒ_１〜Ｒ_３の分圧回路が設けられている。原理
的にはこれらの分圧回路の端子Ａに電源電位Ｖccを与え
ればよいが、それでは貫通電流が流れることになる。こ
れを防止するためこの実施形態では、Ｅタイプ，ｎチャ
ネルＭＯＳトランジスタＱ_Ｅ８，Ｑ_{Ｅ ９}と、Ｅタイプ，
ｐチャネルＭＯＳトランジスタＱ_Ｐ６，Ｑ_Ｐ７、および
インバータＩ_３による切替え回路を設けている。すなわ
ちベリファイ信号VERIFYが“Ｈ”レベルになると、ＭＯ
ＳトランジスタＱ_Ｅ８がオン，Ｑ_Ｐ７がオン、Ｑ_Ｅ９が
オフとなり、分圧回路の端子Ａには電源電位Ｖccが供給
される。これにより、分圧回路の分圧比で設定されるＭ
ＯＳトランジスタＱ_Ｅ６，Ｑ_Ｅ７の導通状態に対応した
中間電位のベリファイ電位Ｖ_ＶＥＲが得られる。ベリフ
ァイ信号VERIFYが“Ｌ”レベルの時は、ＭＯＳトランジ
スタＱ_Ｅ９がオンとなり、分圧回路の端子Ａは接地電位
となり、ベリファイ電位Ｖ_ＶＥＲの端子はフローティン
グとなる。この時、切替え回路では、ＭＯＳトランジス
タＱ_Ｐ７がオフであるから、電流は流れない。

【００２２】図８はベリファイ終了検知回路の構成例で
あり、フリップフロップとＮＡＮＤゲートおよびインバ
ータにより構成されている。

【００２３】次にこのように構成されたＥＥＰＲＯＭの
動作を説明する。

【００２４】まずデータ書き込みに先立って全てのメモ
リセルのデータ消去を行う。データ消去時は全ての制御
線（ワード線）ＣＧに０Ｖが与えられる。すなわち図６
に示す制御回路において、消去／読出し制御回路２４に
消去信号ERASE が入り、これによりＭＯＳトランジスタ
Ｑ_Ｅ３がオンになって制御ゲート線ＣＧ_ｉが０Ｖとされ
る。この時選択ゲート線ＳＧ_１，ＳＧ_２も同様に０Ｖと
される。そしてビット線およびソース線をフローティン
グ状態として、メモリセルアレイが形成されたｐ型基板
（またはｐ型ウェルおよびｎ型基板）に高電圧Ｖppが印
加される。このバイアス状態を例えば、１０m sec の間
保つことにより、全てのメモリセルで浮遊ゲートから電
子が放出され、しきい値が負の“０”状態になる。

【００２５】データ書込みは、１ワード分のデータがデ
ータラッチ回路５にラッチされ、そのデータによってビ
ット線電位が制御されて“０”または“１”が書き込ま
れる。この時選択された制御ゲート線に高電位Ｖpp、そ
れよりビット線側にある非選択制御ゲート線に中間電位
ＶppMが印加される。図６の制御回路では書込み信号WRI
TE が入力される。即ち書込み信号WRITE とアドレスａ
_ｉ，反転アドレス/ａ_ｉ/の論理によって、高電位供給回
路２１または中間電位供給回路２２がオンとなって選択
された制御ゲート線にＶpp、非選択の制御ゲート線にＶ
ppM が印加される。ビット線ＢＬには、データ“１”書
込みの時は０Ｖ、“０”書込みの時は中間電位が与えら
れる。このデータ書込みのバイアス条件を保持する時間
は、従来の書込み法に比べて十分に短いもの、例えば従
来の１／１００程度、具体的には１０μsec 程度とす
る。“１”が書かれたメモリセルではしきい値が正方向
にシフトし、“０”が書かれたメモリセルではしきい値
は負に止まる。

【００２６】次に書込みベリファイ動作に入る。この実
施形態においては、データ“１”が書かれたメモリセル
のしきい値が所望の値に達しているか否かがチェックさ
れる。この所望のしきい値はメモリセルのデータ保持特
性を考慮して決められるもので、例えば２．５Ｖ程度で
ある。この様なベリファイ動作が書込みが行われた１ワ
ード線のメモリセルについて行われる。図９はそのベリ
ファイ動作のタイミング図である。まずセンス信号SENS
E が“Ｈ”レベルになり、センスアンプ回路２がイネー
ブルとなる。この時列アドレス発生回路７により列アド
レスａ_ｉが入力され、データ出力線にデータが出力され
て、データラッチ回路５のデータがラッチ出力線に出力
される。この書込みベリファイ動作のサイクルでは、図
６の制御回路にベリファイ信号VERIFYと読出し信号READ
が同時に入る。これらとアドレスａ_ｉ，反転アドレス/
ａ_ｉ/との論理によって、選択された制御ゲート線に
は、ベリファイ制御回路２３によって、Ｖccと接地電位
の中間に設定されたベリファイ電位Ｖ_ＶＥＲ＝２．５Ｖ
が供給される。それ以外の制御ゲート線には、消去／読
出し制御回路２４のＮＡＮＤゲートＧ_３の出力が“Ｌ”
レベルとなって制御ゲート線にＶccが供給される。この
時選択ゲート線ＳＧ１，ＳＧ２は共にＶcc、ビット線Ｂ
ＬもＶccとなり、ソース線は０Ｖとされる。これによ
り、選択されたメモリセルが“１”書込みがなされたも
のであって、そのしきい値が２．５Ｖを越えていれば、
選択されたメモリセルは非導通となり、データ“１”が
読み出される。“１”書込みがなされたがしきい値が
２．５Ｖに達していない場合には、選択されたメモリセ
ルは導通するから、データ“０”として読み出される。
そして、書込みデータとベリファイ動作により読み出さ
れたデータとは、データ比較回路３によって比較され
て、ラッチ信号LATCHVが“Ｌ”レベルから“Ｈ”レベル
になることにより、比較結果がラッチされる。すなわち
読み出されたデータが“１”であれば、これは比較回路
３内のインバータ３１で反転してデータラッチ回路４か
らの書込みデータ“１”とともにＮＡＮＤゲート３２に
入り、インバータ３３によって書込みデータが“１”で
あれば、“０”となってラッチ回路３４にラッチされ
る。書込みデータが“１”であるが書込みが不十分で
“０”と読み出された場合には、ラッチ回路３４には
“１”としてラッチされる。書込みデータが“０”の場
合には、読み出されたデータの如何に拘らず、“０”と
して比較回路３内のラッチ回路３４にラッチされる。以
上のデータ比較回路３でのラッチデータの様子を表１に
まとめて示す。

【００２７】

【表１】

【００２８】データ比較回路３の出力が一つでも“１”
となる場合には、ベリファイ終了検知回路９がベリファ
イ終了信号を出さない。すなわち図８において、書込み
ベリファイ信号W-VERIFYによりフリップフロップが初期
化された後、データ比較回路３の出力に“１”が現れる
と、フリップフロップの出力は“０”にセットされる。
データ比較が終了するまではデータ比較信号が“０”、
したがってベリファイ終了信号は“０”出力であり、ベ
リファイが終了していない事を示す。全ビット線のデー
タ比較が終了すると、データ比較終了信号が“１”にな
るが、ベリファイが終了しないと信号Ｄ_ＯＵＴ Ｖが
“Ｈ”レベルになる事によって、データ比較回路３のデ
ータが再度データバッファ８を介し、データ入力線を介
して新しいデータとしてデータラッチ回路５にラッチさ
れる。上の表から明らかなように、書込みが不十分であ
ったアドレスについてのみ“１”データが再度ラッチさ
れ、これよって再度“１”データ書込み動作が繰り返さ
れる。そして再度ベリファイ動作を行い、“１”書込み
不十分のメモリセルがなくなると、データ比較回路３に
１個も“１”が現れなくなり、フリップフロップは
“０”にセットされたままになって、データ比較終了信
号が“１”になったときに、ベリファイ終了検知回路９
が終了信号を出力して、データ書込み動作終了となる。

【００２９】以上の各動作モードでの各部の電位関係を
まとめて、表２に示す。ここでは書込みおよび書込みベ
リファイ時制御ゲート線ＣＧ_２が選ばれた場合について
示している。

【００３０】

【表２】

【００３１】データ読出し動作は、従来と同様である。

【００３２】以上のようにこの実施形態によれば、デー
タ書込み時、１回の書込み時間を短くして書込みが不十
分なメモリセルに対しては再度書込みを行うという操作
を繰り返す。これによって、従来のように１回の書込み
動作で確実に“１”データを書き込む場合の製造プロセ
ス等のばらつきに起因する過剰な書込み、すなわち１”
データのしきい値が不必要に高くなることが防止され、
“１”データが書き込まれた全メモリセルのしきい値の
ばらつきを小さいものとすることができる。この結果、
非選択のメモリセルが転送ゲートとして働くＮＡＮＤセ
ル型のＥＥＰＲＯＭの信頼性が高くなる。

【００３３】図１０は本発明の別の実施形態のＮＡＮＤ
セル型ＥＥＰＲＯＭの要部構成である。メモリセルアレ
イ３１は、図１の実施形態のメモリセルアレイ１と同様
の構成を有する。このメモリセルアレイ３１に対して、
従来と同様にアドレスバッファ３２、ロウデコーダ３
３、カラムデコーダ３４、データ入出力バッファ３５、
基板電位制御回路３６等が設けられている。制御ゲート
制御回路３７は、制御ゲート線にデータ書込み，消去お
よびベリファイの各動作に応じて所定の制御信号を出力
するもので、その構成は図１の制御ゲート制御回路６と
同様である。

【００３４】先の実施形態と異なるのは、メモリセルア
レイ３１の上下すなわちビット線方向の両端にそれぞれ
センスアンプ兼データラッチを含む第１のビット線制御
回路３８と第２のビット線制御回路３９が設けられてい
ることである。第１のビット線制御回路３８は、書込み
ベリファイ時には、列アドレスに関係なく全てのビット
線に対してセンス動作と再書き込みすべきデータのラッ
チを行う。第２のビット線制御回路３９も同様に、書込
みベリファイ時には、列アドレスに関係なく全てのビッ
ト線に対してセンス動作と再書き込みすべきデータのラ
ッチを行う。ベリファイ動作時のこれら二つのビット線
制御回路３８，３９の関係は次の通りである。第１のビ
ット線制御回路３８がラッチしているデータによってメ
モリセルアレイ３１に書込みが行われた後、第２のビッ
ト線制御回路３９がセンスアンプとして動作してセンス
したデータをそのまま再書き込み用データとしてラッチ
する。次に第２のビット線制御回路３９がラッチしてい
るデータによってメモリセルアレイ３１に書込みが行わ
れる。その後今度は第１のビット線制御回路３８がセン
スアンプとして動作してセンスしたデータをそのまま再
書き込み用データとしてラッチする。この様なベリファ
イ書込み動作を繰り返し行う。

【００３５】第１，第２のビット線制御回路３８，３９
部分の具体的な構成を図１１に示す。第１のビット線制
御回路３８は、センスアンプ兼データラッチとして、Ｅ
タイプ，ｐチャネルのＭＯＳトランジスタＱ_Ｐ８，Ｑ
_Ｐ９およびＥタイプ，ｎチャネルのＭＯＳトランジスタ
Ｑ_Ｅ１５，Ｑ_Ｅ１６により構成されたＣＭＯＳフリップ
フロップを有する。このＣＭＯＳフリップフロップのノ
ードには、ソース，ドレインを共通に接地したＤタイ
プ，ｎチャネルのＭＯＳトランジスタＱ_Ｄ１２，Ｑ
_Ｄ１３がキャパシタとして設けられている。これらのキ
ャパシタは、センス動作時にビット線のデータを電荷の
形で蓄えるためのものである。Ｅタイプ，ｎチャネルＭ
ＯＳトランジスタＱ_Ｅ１０，Ｑ_Ｅ１１は、アドレスによ
り選ばれるカラム選択信号ＣＳＬi によってオン，オフ
し、入出力線とこのセンスアンプ兼データラッチとの間
のデータの転送を制御するためのものである。Ｅタイ
プ，ｎチャネルのＭＯＳトランジスタＱ_Ｅ１２，Ｑ
_Ｅ１３，Ｑ_Ｅ１４はＣＭＯＳフリップフロップのリセッ
ト用であり、ソースが共通に（１／２）Ｖccに接続され
たＭＯＳトランジスタＱ_Ｅ１２，Ｑ_Ｅ１３によってフリ
ップフロップのノードを（１／２）Ｖccにリセットする
働きを有する。Ｅタイプ，ｎチャネルのＭＯＳトランジ
スタＱ_Ｅ１７は、ＣＭＯＳフリップフロップのノードと
ビット線の接続をオン，オフするトランスファゲートで
ある。Ｅタイプ，ｎチャネルのＭＯＳトランジスタＱ
_Ｅ１８，Ｑ_Ｅ１９は、書込みベリファイ動作時にＣＭＯ
Ｓフリップフロップのデータ内容に応じてビット線に電
荷を供給する回路を構成している。Ｄタイプ，ｎチャネ
ルのＭＯＳトランジスタＱ_Ｄ１４とＥタイプ，ｐチャネ
ルのＭＯＳトランジスタＱ_Ｐ１０は、データ読出し時に
ビット線をプリチャージする回路であり、ここでＭＯＳ
トランジスタＱ_Ｄ１４はデータ書込み時にビット線に与
えられる高電位ＶppM （〜１０Ｖ）がＭＯＳトランジス
タＱ_Ｐ１０に印加されないように設けられている。Ｅタ
イプ，ｎチャネルのＭＯＳトランジスタＱ_Ｅ２０とＤタ
イプ，ｎチャネルのＭＯＳトランジスタＱ_Ｄ１５は、デ
ータ消去時にビット線に印加される高電位Ｖpp（〜２０
Ｖ）が第１のビット線制御回路３８内に転送されるのを
防止する働きをする。これらＭＯＳトランジスタＱ
_Ｅ２０とＱ_Ｄ１５を直列接続しているのは、耐圧を上げ
るためである。

【００３６】第２のビット線制御回路３９の構成も基本
的に第１の制御回路３８と同様であり、Ｑ_Ｅ３０，Ｑ
_Ｅ３１がＱ_Ｅ１２，Ｑ_Ｅ１３に、Ｑ_Ｅ２９がＱ
_Ｅ１４に、Ｑ_{Ｐ １１}，Ｑ_Ｐ１２がＱ_Ｐ８，Ｑ_Ｐ９に、Ｑ
_Ｅ２７，Ｑ_Ｅ２８がＱ_Ｅ１５，Ｑ_Ｅ１６に、Ｑ_Ｄ１７，
Ｑ_Ｄ１８がＱ_Ｄ１２，Ｑ_Ｄ１３に、Ｑ_Ｅ２６がＱ_Ｅ１７
に、Ｑ _Ｅ２４がＱ_Ｅ１８に、Ｑ_Ｅ２２がＱ_Ｅ２０に，Ｑ
_Ｄ１６がＱ_Ｄ１５に、それぞれ対応している。Ｑ_Ｅ２３
はビット線をリセットするためのＥタイプ，ｎチャネル
ＭＯＳトランジスタである。

【００３７】これら第１，第２のビット線制御回路３
８，３９の間には、図１０に示したようにメモリセルア
レイ３１が配置されるが、これらの間に走るビット線Ｂ
Ｌは、メモリセルアレイの中途でＥタイプ，ｎチャネル
ＭＯＳトランジスタＱＥ_２１によって、ＢＬ1 とＢＬ2
に分割されている。ここで分割されたビット線ＢＬ1 と
ＢＬ2 の長さの比は例えば、ＢＬ1 ：ＢＬ2 ＝３：２と
する。この分割比は読出し時のビット線プリチャージ電
位を決めるもので、Ｖcc＝５Ｖのときプリチャージ電位
が３Ｖとなる。

【００３８】次にこのように構成されたＥＥＰＲＯＭの
動作を説明する。

【００３９】まずデータ書き込みに先立って全てのメモ
リセルのデータ消去を行う。データ消去時は全ての制御
線（ワード線）ＣＧに０Ｖが与えられる。すなわち図６
に示す制御回路において、消去／読出し制御回路２４に
消去信号ERASE が入り、これによりＭＯＳトランジスタ
Ｑ_Ｅ３がオンになって制御ゲート線ＣＧi が０Ｖとされ
る。この時選択ゲート線ＳＧ_１，ＳＧ_２も同様に０Ｖと
される。そしてビット線およびソース線をフローティン
グ状態として、メモリセルアレイが形成されたｐ型基板
（またはｐ型ウェルおよびｎ型基板）に高電圧Ｖppが印
加される。このときビット線がフローティングで高電位
Ｖppが印加されるので、図１１に示す反転制御信号/Ｅ
ＲＰＨ/が０Ｖとなり、高電位Ｖppが第１，第２のビッ
ト線制御回路３８，３９に転送されないようにする。こ
のバイアス状態を例えば、１０m sec の間保つことによ
り、全てのメモリセルで浮遊ゲートから電子が放出さ
れ、しきい値が負の“０”状態になる。

【００４０】データ書込みは、まず１ワード分のデータ
が第１のビット線制御回路３８内のセンスアンプ兼デー
タラッチにラッチされる。すなわち入力されたデータは
データ入出力バッファから入出力線に転送され、アドレ
スによりカラム選択信号ＣＳＬi が選ばれて“Ｈ”レベ
ルとなり、第１のビット線制御回路３８内のＣＭＯＳフ
リップフロップにラッチされる。図１１において、デー
タがラッチされるまでは、信号φPD，φWDはＶccであ
る。その後、φPD，φWD，FFSD，/ERPH/（反転信号），
φBEを高電位ＶppM とすることで、ビット線にはデータ
“１”のときは０Ｖ，“０”のときはＶppM が与えられ
る。

【００４１】この時選択された制御ゲート線に高電位Ｖ
pp、それよりビット線側にある非選択制御ゲート線に中
間電位ＶppM が印加される。図６の制御回路では書込み
信号WRITE が入力される。即ち書込み信号WRITE とアド
レスａ_ｉ，反転アドレス/ａ _ｉ/の論理によって、高電位
供給回路２１または中間電位供給回路２２がオンとなっ
て選択された制御ゲート線にＶpp、非選択の制御ゲート
線にＶppM が印加される。このデータ書込みのバイアス
条件を保持する時間は、従来の書込み法に比べて十分に
短いもの、例えば従来の１／１００程度、具体的には１
０μsec 程度とする。“１”が書かれたメモリセルでは
しきい値が正方向にシフトし、“０”が書かれたメモリ
セルではしきい値は負に止まる。

【００４２】次に書込みベリファイ動作に入る。この実
施形態においては、データ“１”が書かれたメモリセル
のしきい値が所望の値に達しているか否かがチェックさ
れる。この所望のしきい値はメモリセルのデータ保持特
性を考慮して決められるもので、例えば２．５Ｖ程度で
ある。この様なベリファイ動作が書込みが行われた１ワ
ード線のメモリセルについて行われる。

【００４３】図１２は、具体的にこの実施形態での書込
みおよびベリファイ動作のタイミングを示したものであ
る。これを用いてより詳細に動作を説明する。まずデー
タ入出力線Ｉ／Ｏ，反転データ出力線/Ｉ／Ｏ/には、入
出力バッファからデータが送られる。“１”データのと
きはＩ／Ｏが“Ｈ”レベル、“０”データのときはＩ／
Ｏが“Ｌ”レベルである。アドレスにより選ばれたカラ
ム選択信号ＣＳＬi が“Ｈ”レベルになったとき、デー
タは第１のビット線制御回路３８のＣＭＯＳフリップフ
ロップにラッチされる。１ワード分のデータがラッチさ
れると、RESETが“Ｌ”レベルとなり、ビット線はフロ
ーティング状態になる。ついで信号PVDが“Ｈ”レベル
になると、“０”データのときのみビット線がＶcc−Ｖ
thにプリチャージされる。この後、FFSDを“Ｈ”レベル
として、“０”データのときはビット線をＶcc−Ｖth，
“１”データのときはビット線を０Ｖとする。その後、
φＷＤ，φＰＤ，FFSD，φＢＥをＶppM として、“０”
データのときビット線をＶppM −Ｖth、“１”データの
ときビット線を０Ｖとする。ワード線は前述のように所
望の値に設定され、書込みが終了する。

【００４４】書込みが終了すると、信号φWD，φPD，φ
BEはＶcc、FFSDは０Ｖとなる。またリセット信号RESET
が“Ｈ”レベルとなり、ビット線は０Ｖにリセットされ
る。

【００４５】続いてベリファイ動作に入る。先ず、信号
φBEが“Ｌ”レベルとなり、ビット線ＢＬ2 がフローテ
ィングとなる。そして信号PRE が“Ｈ”レベルになり、
ビット線ＢＬ1 はＶccに充電される。次に信号PRE とRE
SET が“Ｌ”レベルになり、φBEが“Ｈ”レベルになっ
て、ビット線ＢＬ1 ，ＢＬ2 は（３／５）Ｖcc（〜３
Ｖ）のフローティングとなる。また信号PRE とRESET を
“Ｌ”レベルにすると同時に、信号φnuとφpuを（１／
２）Ｖccとし、続いて信号φEUを “Ｈ”レベルとする
と、第２のビット線制御回路３９内のＣＭＯＳフリップ
フロップのノードＮ3 ，Ｎ4 の電位は（１／２）Ｖccと
なる。そして信号φEUを“Ｌ”レベルとし、FFSUを
“Ｈ”レベルとする。このときワード線は前述のように
所望の電位となり、選択された制御ゲートはＶ_ＶＥＲと
なり、メモリセルのしきい値がこれより低いとビット線
の電位は下がっていく。つまり、“１”データを書き込
んだ後にメモリセルのしきい値がＶ_ＶＥＲより低い状
態、言い換えれば書込み不十分の状態であれば、ビット
線の電位は（１／２）Ｖccより下がり、後の再書き込み
の動作で“１”が書かれる。また“０”データを書き込
んだ後であれば、当然ビット線の電位は下がる。これで
は再書込み時に誤って “１”が書かれるので、ワード
線を０Ｖとした後、信号PVD を“Ｈ”レベルとする。
“０”データが第２のビット線制御回路３９にラッチさ
れている場合のみビット線は再充電される。このときの
ビット線は、“１”データを書き込んだ後にそのメモリ
セルのしきい値がＶ_ＶＥＲより低いときのみ、（１／
２）Ｖccより低くなるようにされている。この時、ノー
ドＮ3 は（１／２）Ｖccより高いか低いかが決まってお
り、ノードＮ4 は（１／２）Ｖccである。そして信号PV
D を“Ｌ”レベルとし、信号FFSUを“Ｌ”レベルとす
る。これによりノードＮ3 ，Ｎ4 はフローティング状態
になる。この状態で信号φnuを０Ｖ、信号φpuをＶccと
すると、ノードＮ3 ，Ｎ4 の電位差の大小がセンスさ
れ、そのデータはそのままラッチされる。このラッチさ
れたデータが再書き込みのデータとなる。

【００４６】第１のビット線制御回路３８と第２のビッ
ト線制御回路３９は基本的に同様の回路であるから、同
様の動作をする。つまり再書き込みは第２のビット線制
御回路３９から行われ、そのベリファイ読出しは第１の
ビット線制御回路３８で行われる。以上の動作が繰返
し、例えば１２８回行われて、ベリファイ動作は終了す
る。

【００４７】図１３は、データ読出し動作のタイミング
図である。アドレスが入ると先ず、信号φBEが“Ｌ”レ
ベルとなり、第２のビット線制御回路３９側のビット線
ＢＬ2 がフローティングとなる。続いて信号PRE が
“Ｈ”レベルとなり、ビット線ＢＬ1 がＶccにプリチャ
ージされる。そして信号PRE とRESET が“Ｌ”レベル、
φPD，φnDが（１／２）Ｖccとなり、その後信号φBEが
“Ｈ”レベルになって、ビット線ＢＬ1 ，ＢＬ2 は（３
／５）Ｖccにプリチャージされる。また信号φEDが
“Ｈ”レベルになって、第１のビット線制御回路２８側
のノードＮ1 ，Ｎ2 が（１／２）Ｖccになる。続いて、
信号φEDが“Ｌ”レベルになる。そして信号FFSDが
“Ｈ”レベルになると同時にワード線が前述のように読
出し時の電位に設定されると、セルデータが“０”のと
きビット線は電位が下がり、“１”データのときはビッ
ト線電位は変わらない。このビット線電位はノードＮ1
に転送され、信号FFSDが“Ｌ”レベル、φPDがＶcc、φ
nDが０Ｖとなることにより、第１のビット線制御回路３
８のＣＭＯＳフリップフロップによりセンスされる。続
いて信号RESET が“Ｈ”レベルとなってビット線はリセ
ットされる。そしてアドレスにより選択されたカラム選
択信号ＣＳＬi が“Ｈ”レベルになってデータはデータ
入出力線Ｉ／Ｏ，反転データ入出力線/Ｉ／Ｏ/に転送さ
れ、入出力バッファ３５から出力される。

【００４８】以上の各動作モードでの各部の電位関係を
まとめて、表３に示す。ここでは書込みおよび書込みベ
リファイ時制御ゲート線ＣＧ_２が選ばれた場合について
示している。

【００４９】

【表３】

【００５０】なお実施形態では、ベリファイ動作でのし
きい値評価基準を２．５Ｖとしたがこれは許容しきい値
分布との関係で、他の適当な値に設定することができ
る。１回の書込み時間についても同様であり、例えば最
終的なしきい値分布をより小さいものとするためには、
１回の書込み時間をより短くして小刻みに書込み／ベリ
ファイ動作を繰り返すようにすればよい。また実施形態
では、トンネル注入を利用したＮＡＮＤセル型ＥＥＰＲ
ＯＭについて説明したが、ホットエレクトロン注入等他
の方式を利用するものであっても、ＮＡＮＤセル型のＥ
ＥＰＲＯＭであれば本発明は有効である。

【００５１】その他本発明は、その趣旨を逸脱しない範
囲で種々変形して実施することができる。

【００５２】

【発明の効果】本発明においては、データ書き込みを行
った後に、書込みベリファイ制御回路によってメモリセ
ルの制御ゲートに所定のベリファイ電位（たとえば電源
電位と接地電位の中間に設定される）を与えてメモリセ
ルのしきい値電圧を評価する。そして所望のしきい値に
達していないメモリセルがあれば、書込み動作を追加す
る。その後再度しきい値の評価を行う。この操作を繰り
返し行い、すべてのメモリセルのしきい値が所望の許容
範囲に収まっていることを確認したら書込み動作を終了
する。

【００５３】この様にして本発明によれば、１回のデー
タ書込み時間を短くして、データ書込みをその進行の程
度をチェックしながら小刻みに繰り返すことによって、
最終的にデータ書き込みが終了したメモリセルアレイの
しきい値分布を小さいものとすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態のＥＥＰＲＯＭの構成を示
す図。

【図２】（ａ）はそのメモリセルアレイの一つのＮＡＮ
Ｄセルの平面図、（ｂ） はそのメモリセルアレイの一
つのＮＡＮＤセルの等価回路図。

【図３】（ａ）は図２（ａ）のＡ―Ａ′断面図、（ｂ）
は図２（ａ）のＢ−Ｂ′断面図。

【図４】メモリセルアレイの等価回路図。

【図５】図１の要部構成を具体的に示す図。

【図６】図１の要部構成を具体的に示す図。

【図７】ベリファイ電位発生回路を示す図。

【図８】ベリファイ終了検知回路の構成例を示す図。

【図９】ベリファイ動作を説明するためのタイミング
図。

【図１０】他の実施形態のＮＡＮＤセル型ＥＥＰＲＯＭ
の要部構成を示す図。

【図１１】他の実施形態のビット線制御回路の具体的構
成例を示す図。

【図１２】書き込みおよびベリファイ動作を説明するた
めのタイミング図。

【図１３】読出し動作を説明するためのタイミング図。

【符号の説明】

１…センスアンプ回路 ２…メモリセルアレイ ３…データ比較回路 ４…入出力バッファ ５…データラッチ回路 ６…制御ゲート制御回路 ７…列アドレス発生回路 ８…ベリファイ終了検知回路 ３１…メモリセルアレイ ３２…アドレスバッファ ３３…ロウデコーダ ３４…カラムデコーダ ３５…データ入出力バッファ ３６…基板電位制御回路 ３７…制御ゲート制御回路 ３８…第１のビット線制御回路 ３９…第２のビット線制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 27/10 ４３４ (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 Ｆターム(参考） 5B025 AA01 AD01 AD04 AD05 AD15 5F083 EP02 EP23 EP33 EP34 EP76 ER09 ER19 LA03 LA07 LA10 ZA20 5F101 BA01 BB05 BD02 BD10 BD22 BD34 BD37 BE02 BE05 BE07 BH21

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々が電荷蓄積部を持ったトランジスタ
   を有する多数のメモリセルからなるメモリセルアレイ
   と、 前記メモリセルアレイに接続され、（ｉ）前記メモリセ
   ルの各々に印加される制御書込み電圧を定義するデータ
   をデータ格納部に格納し、（ｉｉ）前記データ格納部に
   格納されたデータに応じて前記メモリセルの各々に前記
   制御書込み電圧を印加し、（ｉｉｉ）前記メモリセルの
   実際の書込み状態を検知し、（ｉｖ）前記メモリセルの
   実際の書込み状態と前記データ格納部に格納されたデー
   タとの間の所定の論理関係に基づいて前記格納部に格納
   されたデータを修正し、その結果、充分に書込みがなさ
   れていないメモリセルのみに所定の書込み状態を実現す
   る書込み電圧が印加されるようにする多数のプログラミ
   ング制御回路と、 前記多数のプログラミング制御回路に接続され、前記デ
   ータを選択的に検出するために前記多数のプログラミン
   グ制御回路に供給されるアドレス信号を発生するアドレ
   ス信号発生器と、 前記多数のプログラミング制御回路に接続され、前記メ
   モリセルの各々が充分書込まれたか否かを判定するため
   に前記データを検出し、前記メモリセルの全てが充分に
   書込みがなされた場合、ベリファイ終了信号を発生する
   データ検出器とを具備し、 前記データ検出器のデータ検出タイミングは前記アドレ
   ス信号発生器から発生される前記アドレス信号と同期し
   ている不揮発性半導体記憶装置。
2. 【請求項２】 前記データ格納部に格納されているデー
   タの選択的な修正と、前記制御書込み電圧の前記メモリ
   セルの各々への印加は前記データ検出器が前記ベリファ
   イ終了信号を発生するまで行われる請求項１に記載の不
   揮発性半導体記憶装置。
3. 【請求項３】 前記データ格納部に格納されているデー
   タは初期時には初期データに設定され、前記データ格納
   部に格納されている初期データは前記所定の論理関係に
   応じて修正される請求項１に記載の不揮発性半導体記憶
   装置。
4. 【請求項４】 前記初期データは少なくとも１つの入力
   ラインを介して供給される請求項３記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 各々が電荷蓄積部を持ったトランジスタ
   を有する多数のメモリセルからなるメモリセルアレイ
   と、 前記メモリセルアレイに接続され、前記メモリセルの選
   択と選択したメモリセルへの書込み電圧の印加を制御す
   る多数のプログラミング制御回路と、 前記メモリセルアレイに接続され、前記多数のプログラ
   ミング制御回路と組み合わされ、（ｉ）前記プログラミ
   ング制御回路により選択されたメモリセルの各々に印加
   される書込み制御電圧を定義する第１、第２論理レベル
   の書込み制御データを格納し、（ｉｉ）前記メモリセル
   の各々に前記書込み制御電圧を印加し、（ｉｉｉ）前記
   メモリセルの実際の書込み状態を検知し、（ｉｖ）デー
   タが充分に書込まれたメモリセルに対応するデータ回路
   において格納されている書込み制御データの論理レベル
   を前記第１論理レベルから前記第２論理レベルに修正
   し、（ｖ）データが充分に書込まれていないメモリセル
   に対応するデータ回路において格納されている書込み制
   御データの論理レベルを前記第１論理レベルのまま維持
   し、（ｖｉ）前記第２論理レベルを格納するデータ回路
   に格納されている書込み制御データを前記第２論理レベ
   ルに維持する多数のデータ回路と、 前記多数のデータ回路に接続され、前記書込み制御デー
   タを選択的に検出するために前記多数のデータ回路に供
   給されるアドレス信号を発生するアドレス信号発生器
   と、 前記多数のデータ回路に接続され、前記全ての書込み制
   御データが前記第２の論理レベルにあるか否かを判定
   し、前記全ての書込み制御データが前記第２の論理レベ
   ルにあることが検出されると、ベリファイ終了信号を発
   生するデータ検出器とを具備し、 前記データ検出器のデータ検出タイミングは前記アドレ
   ス信号発生器から発生される前記アドレス信号と同期し
   ている不揮発性半導体記憶装置。
6. 【請求項６】 前記（ｉｉ）印加と、前記（ｉｉｉ）検
   知と、前記（ｉｖ）修正は前記データ検出器が前記ベリ
   ファイ終了信号を発生するまで行われる請求項５に記載
   の不揮発性半導体記憶装置。
7. 【請求項７】 前記データ回路に格納されている書込み
   制御データは初期時には初期データに設定される請求項
   ５に記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記初期データは少なくとも１つの入力
   ラインを介して供給される請求項７記載の不揮発性半導
   体記憶装置。