JP3190031B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3190031B2 JP3190031B2 JP8294690A JP8294690A JP3190031B2 JP 3190031 B2 JP3190031 B2 JP 3190031B2 JP 8294690 A JP8294690 A JP 8294690A JP 8294690 A JP8294690 A JP 8294690A JP 3190031 B2 JP3190031 B2 JP 3190031B2
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- Japan
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- circuit
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- memory cells
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- Read Only Memory (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電気的書替え可能な不揮発性半導体記憶装
置（EEPROM）に係り、特にNANDセル構成のメモリセルア
レイを有するEEPROMに関する。
置（EEPROM）に係り、特にNANDセル構成のメモリセルア
レイを有するEEPROMに関する。
（従来の技術） EEPROMの一つとして、高集積化が可能なNANDセル型EE
PROMが知られている。これは、複数のメモリセルをそれ
らのソース，ドレインを隣接するもの同士で共用する形
で直列接続して一単位としてビット線に接続するもので
ある。メモリセルは通常電荷蓄積層と制御ゲートが積層
されたFETMOS構造を有する。メモリセルアレイは、ｐ型
基板またはｎ型基板に形成されたｐ型ウェル内に集積形
成される。NANDセルのドレイン側は選択ゲートを介して
ビット線に接続され、ソース側はやはり選択ゲートを介
してソース線（基準電位配線）に接続される。メモリセ
ルの制御ゲートは、行方向に連続的に配設されてワード
線となる。
PROMが知られている。これは、複数のメモリセルをそれ
らのソース，ドレインを隣接するもの同士で共用する形
で直列接続して一単位としてビット線に接続するもので
ある。メモリセルは通常電荷蓄積層と制御ゲートが積層
されたFETMOS構造を有する。メモリセルアレイは、ｐ型
基板またはｎ型基板に形成されたｐ型ウェル内に集積形
成される。NANDセルのドレイン側は選択ゲートを介して
ビット線に接続され、ソース側はやはり選択ゲートを介
してソース線（基準電位配線）に接続される。メモリセ
ルの制御ゲートは、行方向に連続的に配設されてワード
線となる。
このNANDセル型EEPROMの動作は次の通りである。デー
タ書込みの動作は、ビット線から最も離れた位置のメモ
リセルから順に行う。選択されたメモリセルの制御ゲー
トには高電圧Vpp（＝20V程度）を印加し、それよりビッ
ト線側にあるメモリセルの制御ゲートおよび選択ゲート
には中間電位VppM（＝10V程度）を印加し、ビット線に
はデータに応じて0Vまたは中間電位を与える。ビット線
に0Vが与えられた時、その電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これによりその選択されたメモリセルのし
きい値は正方向にシフトする。この状態をたとえば“1"
とする。ビット線に中間電位が与えられたときは電子注
入が起こらず、従ってしきい値は変化せず、負に止ま
る。この状態は“0"である。
タ書込みの動作は、ビット線から最も離れた位置のメモ
リセルから順に行う。選択されたメモリセルの制御ゲー
トには高電圧Vpp（＝20V程度）を印加し、それよりビッ
ト線側にあるメモリセルの制御ゲートおよび選択ゲート
には中間電位VppM（＝10V程度）を印加し、ビット線に
はデータに応じて0Vまたは中間電位を与える。ビット線
に0Vが与えられた時、その電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これによりその選択されたメモリセルのし
きい値は正方向にシフトする。この状態をたとえば“1"
とする。ビット線に中間電位が与えられたときは電子注
入が起こらず、従ってしきい値は変化せず、負に止ま
る。この状態は“0"である。
データ消去は、NANDセル内のすべてのメモリセルに対
して同時に行われる。すなわち全ての制御ゲート，選択
ゲートを0Vとし、ビット線およびソース線を浮遊状態と
して、ｐ型ウェルおよびｎ型基板に高電圧20Vを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
して同時に行われる。すなわち全ての制御ゲート，選択
ゲートを0Vとし、ビット線およびソース線を浮遊状態と
して、ｐ型ウェルおよびｎ型基板に高電圧20Vを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
データ読出し動作は、選択されたメモリセルの制御ゲ
ートを0Vとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Vcc（＝5V）として、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。
ートを0Vとし、それ以外のメモリセルの制御ゲートおよ
び選択ゲートを電源電位Vcc（＝5V）として、選択メモ
リセルで電流が流れるか否かを検出することにより行わ
れる。
以上の動作説明から明らかなように、NANDセル型EEPR
OMでは、書込みおよび読出し動作時には非選択メモリセ
ルは転送ゲートとして作用する。この観点から、書込み
がなされたメモリセルのしきい値電圧には制限が加わ
る。たとえば、“1"書込みされたメモリセルのしきい値
の好ましい範囲は、0.5〜3.5V程度となる。データ書込
み後の経時変化，メモリセルの製造パラメータのばらつ
きや電源電位のばらつきを考慮すると、データ書込み後
のしきい値分布はこれより小さい範囲であることが要求
される。
OMでは、書込みおよび読出し動作時には非選択メモリセ
ルは転送ゲートとして作用する。この観点から、書込み
がなされたメモリセルのしきい値電圧には制限が加わ
る。たとえば、“1"書込みされたメモリセルのしきい値
の好ましい範囲は、0.5〜3.5V程度となる。データ書込
み後の経時変化，メモリセルの製造パラメータのばらつ
きや電源電位のばらつきを考慮すると、データ書込み後
のしきい値分布はこれより小さい範囲であることが要求
される。
しかしながら、従来のような、書込み電位および書込
み時間を固定して全メモリセルを同一条件でデータ書き
込みする方式では、“1"書込み後のしきい値範囲を許容
範囲に収めることが難しい。たとえばメモリセルは製造
プロセスのばらつきからその特性にもばらつきが生じ
る。従って書き込み特性を見ると、書込まれやすいメモ
リセルと書込まれにくいメモリセルがある。従来はこれ
に対して、書込まれにくいメモリセルに十分に書込まれ
るように、書込み時間に余裕を持たせて全メモリセルを
同一条件で書込むという事が一般に行われている。これ
では、書込まれ易いメモリセルには必要以上に書込ま
れ、しきい値電圧が許容範囲を越えて高くなってしま
う。
み時間を固定して全メモリセルを同一条件でデータ書き
込みする方式では、“1"書込み後のしきい値範囲を許容
範囲に収めることが難しい。たとえばメモリセルは製造
プロセスのばらつきからその特性にもばらつきが生じ
る。従って書き込み特性を見ると、書込まれやすいメモ
リセルと書込まれにくいメモリセルがある。従来はこれ
に対して、書込まれにくいメモリセルに十分に書込まれ
るように、書込み時間に余裕を持たせて全メモリセルを
同一条件で書込むという事が一般に行われている。これ
では、書込まれ易いメモリセルには必要以上に書込ま
れ、しきい値電圧が許容範囲を越えて高くなってしま
う。
一方、“0"書込みしたメモリセル、或いはデータ消去
したNANDセルのメモリセルのしきい値電圧が負方向にあ
る値以上大きくなっていないと、これも問題になる。す
なわち“0"書込みしたメモリセルのしきい値は、これに
よってデータ読出し時のセル電流（読出し電流）が変化
し、その結果アクセスタイムが変化するから、EEPROMの
仕様を左右する。またデータ消去によって十分に消去が
なされていないと、その後のデータ書込みで“1"状態の
しきい値が必要以上に高くなってしまい、しきい値の許
容範囲を越えることになる。
したNANDセルのメモリセルのしきい値電圧が負方向にあ
る値以上大きくなっていないと、これも問題になる。す
なわち“0"書込みしたメモリセルのしきい値は、これに
よってデータ読出し時のセル電流（読出し電流）が変化
し、その結果アクセスタイムが変化するから、EEPROMの
仕様を左右する。またデータ消去によって十分に消去が
なされていないと、その後のデータ書込みで“1"状態の
しきい値が必要以上に高くなってしまい、しきい値の許
容範囲を越えることになる。
（発明が解決しようとする課題） 以上のように従来のNANDセル型EEPROMでは、データ消
去や書込みの際、メモリセルのしきい値を許容範囲に収
めることが難しい、という問題があった。
去や書込みの際、メモリセルのしきい値を許容範囲に収
めることが難しい、という問題があった。
本発明は、データ消去状態のメモリセルのしきい値を
所定範囲に収めることを可能としたNANDセル型のEEPROM
を提供することを目的とする。
所定範囲に収めることを可能としたNANDセル型のEEPROM
を提供することを目的とする。
本発明はまた、データ消去状態およびデータ書込み状
態のメモリセルのそれぞれのしきい値を所定範囲に収め
ることを可能としたNANDセル型のEEPROMを提供すること
を目的とする。
態のメモリセルのそれぞれのしきい値を所定範囲に収め
ることを可能としたNANDセル型のEEPROMを提供すること
を目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列された
メモリセルアレイと、前記メモリセルの制御ゲートがそ
れぞれ複数接続されてなる複数のワード線とを有する不
揮発性半導体記憶装置において、前記複数のワード線に
接続された複数の制御ゲートに同時に所定の消去ベリフ
ァイ電位を印加して、データ消去を行うすべてのメモリ
セルのデータ消去状態をビット線電流により確認する消
去ベリファイ制御回路を有することを特徴とする。
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列された
メモリセルアレイと、前記メモリセルの制御ゲートがそ
れぞれ複数接続されてなる複数のワード線とを有する不
揮発性半導体記憶装置において、前記複数のワード線に
接続された複数の制御ゲートに同時に所定の消去ベリフ
ァイ電位を印加して、データ消去を行うすべてのメモリ
セルのデータ消去状態をビット線電流により確認する消
去ベリファイ制御回路を有することを特徴とする。
本発明はまた、その様なEEPROMにおいて、消去ベリフ
ァイ制御回路と共に、データ書込みの際、データ書込み
を行う選択メモリセルの制御ゲートに所定の書込みベリ
ファイ電位を印加してデータ書込み状態を確認する書込
みベリファイ制御回路を有することを特徴とする。
ァイ制御回路と共に、データ書込みの際、データ書込み
を行う選択メモリセルの制御ゲートに所定の書込みベリ
ファイ電位を印加してデータ書込み状態を確認する書込
みベリファイ制御回路を有することを特徴とする。
（作用） 本発明においては、データ消去後に順次選択されたNA
NDセルの全てのメモリセルに例えば0Vを印加して読出し
を行う消去ベリファイ動作を実行し、ある設定された時
間内に“0"読出しができないNANDセルが一個でもある場
合には、データ消去が不十分であると判断する。その場
合、全てのNANDセル（ブロック毎のデータ消去を行う場
合であればそのブロック内の全てのNANDセル）について
再度データ消去動作を実行する。そしてまた同じ読出し
動作を実行する。この操作を繰返し行い、全てのNANDセ
ルの読出し時間がある値以下になったら、データ消去動
作を終了する。以上のような制御動作により、全てのNA
NDセル内のメモリセルのしきい値がある値より小さい状
態（ｎチャネルであれば十分に負の状態）を得ることが
できる。これは、NANDセルの読出し電流が一つのNANDセ
ル内に含まれるメモリセルのうちで最もしきい値の高い
もので制限されるからである。
NDセルの全てのメモリセルに例えば0Vを印加して読出し
を行う消去ベリファイ動作を実行し、ある設定された時
間内に“0"読出しができないNANDセルが一個でもある場
合には、データ消去が不十分であると判断する。その場
合、全てのNANDセル（ブロック毎のデータ消去を行う場
合であればそのブロック内の全てのNANDセル）について
再度データ消去動作を実行する。そしてまた同じ読出し
動作を実行する。この操作を繰返し行い、全てのNANDセ
ルの読出し時間がある値以下になったら、データ消去動
作を終了する。以上のような制御動作により、全てのNA
NDセル内のメモリセルのしきい値がある値より小さい状
態（ｎチャネルであれば十分に負の状態）を得ることが
できる。これは、NANDセルの読出し電流が一つのNANDセ
ル内に含まれるメモリセルのうちで最もしきい値の高い
もので制限されるからである。
本発明においてはまた、消去ベリファイ動作と共に、
データ書き込みを行った後に、書込みベリファイ制御回
路によってデータ書込みされたメモリセルのしきい値電
圧を評価する。そして所望のしきい値に達していないメ
モリセルがあれば、書込み動作を追加する。その後再度
しきい値の評価を行う。この操作を繰り返し行い、すべ
てのメモリセルのしきい値が所望の許容範囲に収まって
いることを確認したら書込み動作を終了する。
データ書き込みを行った後に、書込みベリファイ制御回
路によってデータ書込みされたメモリセルのしきい値電
圧を評価する。そして所望のしきい値に達していないメ
モリセルがあれば、書込み動作を追加する。その後再度
しきい値の評価を行う。この操作を繰り返し行い、すべ
てのメモリセルのしきい値が所望の許容範囲に収まって
いることを確認したら書込み動作を終了する。
この様にして本発明によれば、データ消去状態さらに
必要ならばデータ書込み状態のメモリセルのそれぞれの
しきい値を所定範囲に収めることを可能としたNANDセル
型のEEPROMを得ることができる。
必要ならばデータ書込み状態のメモリセルのそれぞれの
しきい値を所定範囲に収めることを可能としたNANDセル
型のEEPROMを得ることができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例におけるNANDセル型EEPROMの構成を
示している。図では、番地選択を行うためのアドレスバ
ッファおよび行，列のアドレスデコーダ等は省略して、
書込みおよび消去のベリファイ動作に関係する部分の構
成を示している。メモリセルアレイ２に対して、データ
書込みおよび読出しを行うためにデータラッチ回路５お
よびセンスアンプ回路１が設けられている。これらセン
スアンプ回路1,データラッチ回路５はデータ入出力バッ
ファ４につながる。制御ゲート制御回路６は、メモリセ
ルアレイ２の制御ゲート線にデータ書込み，消去，読出
しおよびベリファイの各動作に対応して所定の制御信号
を出力するものである。データラッチ回路５とセンサア
ンプ回路２は、書込みベリファイ動作時には、列アドレ
ス発生回路７から出力される列アドレスにしたがってセ
ンス動作と再書き込みすべきデータのラッチを行う。デ
ータ比較回路３はやはりベリファイ動作時、データラッ
チ回路５にラッチされた書込みデータと、センスアンプ
回路１により読み出されたデータの一致を列アドレスご
とに比較検出し、その結果をラッチする機能を有する。
この比較回路３の出力は出力バッファ８を介してベリフ
ァイ終了検知回路９に導かれる。データラッチ回路５に
ラッチされた書込むべきデータにしたがって書込み操作
が行われた後に、制御回路６による書込みベリファイ動
作を行って、書込みデータがすべて所望のしきい値分布
内に入っている場合にはこのベリファイ終了検知回路９
により、データ書込み終了の信号が得られる。データ書
込み終了信号が出ない場合には、再度データ書込み動作
を行い、ベリファイ動作を繰り返すことになる。
示している。図では、番地選択を行うためのアドレスバ
ッファおよび行，列のアドレスデコーダ等は省略して、
書込みおよび消去のベリファイ動作に関係する部分の構
成を示している。メモリセルアレイ２に対して、データ
書込みおよび読出しを行うためにデータラッチ回路５お
よびセンスアンプ回路１が設けられている。これらセン
スアンプ回路1,データラッチ回路５はデータ入出力バッ
ファ４につながる。制御ゲート制御回路６は、メモリセ
ルアレイ２の制御ゲート線にデータ書込み，消去，読出
しおよびベリファイの各動作に対応して所定の制御信号
を出力するものである。データラッチ回路５とセンサア
ンプ回路２は、書込みベリファイ動作時には、列アドレ
ス発生回路７から出力される列アドレスにしたがってセ
ンス動作と再書き込みすべきデータのラッチを行う。デ
ータ比較回路３はやはりベリファイ動作時、データラッ
チ回路５にラッチされた書込みデータと、センスアンプ
回路１により読み出されたデータの一致を列アドレスご
とに比較検出し、その結果をラッチする機能を有する。
この比較回路３の出力は出力バッファ８を介してベリフ
ァイ終了検知回路９に導かれる。データラッチ回路５に
ラッチされた書込むべきデータにしたがって書込み操作
が行われた後に、制御回路６による書込みベリファイ動
作を行って、書込みデータがすべて所望のしきい値分布
内に入っている場合にはこのベリファイ終了検知回路９
により、データ書込み終了の信号が得られる。データ書
込み終了信号が出ない場合には、再度データ書込み動作
を行い、ベリファイ動作を繰り返すことになる。
第２図（ａ）（ｂ）は、メモリセルアレイの一つのNA
NDセル部分の平面図と等価回路図であり、第３図（ａ）
（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′およびＢ−
Ｂ′断面図である。素子分離酸化膜12で囲まれたｐ型シ
リコン基板（またはｐ型ウェル）11に複数のNANDセルか
らなるメモリセルアレイが形成されている。一つのNAND
セルに着目して説明するとこの実施例では、８個のメモ
リセルM1〜M8が直列接続されて一つのNANDセルを構成し
ている。メモリセルはそれぞれ、基板11にゲート絶縁膜
13を介して浮遊ゲート14（141,142,…,148）が形成さ
れ、この上に層間絶縁膜15を介して制御ゲート16（161,
162,…,168）が形成されて、構成されている。これらの
メモリセルのソース，ドレインであるｎ型拡散層19は隣
接するもの同志共用する形で、メモリセルが直列接続さ
れている。NANDセルのドレイン側，ソース側には夫々、
メモリセルの浮遊ゲート，制御ゲートと同時に形成され
た選択ゲート149,169および1410,1610が設けられてい
る。素子形成された基板上はCVD酸化膜17により覆わ
れ、この上にビット線18が配設されている。ビット線18
はNANDセルの一端のドレイン側拡散層19にはコンタクト
させている。行方向に並ぶNANDセルの制御ゲート14は共
通に制御ゲート線CG1,CG2,…,CG8として配設されてい
る。これら制御ゲート線はワード線となる。選択ゲート
149,169および1410,1610もそれぞれ行方向に連続的に選
択ゲート線SG1,SG2として配設されている。
NDセル部分の平面図と等価回路図であり、第３図（ａ）
（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′およびＢ−
Ｂ′断面図である。素子分離酸化膜12で囲まれたｐ型シ
リコン基板（またはｐ型ウェル）11に複数のNANDセルか
らなるメモリセルアレイが形成されている。一つのNAND
セルに着目して説明するとこの実施例では、８個のメモ
リセルM1〜M8が直列接続されて一つのNANDセルを構成し
ている。メモリセルはそれぞれ、基板11にゲート絶縁膜
13を介して浮遊ゲート14（141,142,…,148）が形成さ
れ、この上に層間絶縁膜15を介して制御ゲート16（161,
162,…,168）が形成されて、構成されている。これらの
メモリセルのソース，ドレインであるｎ型拡散層19は隣
接するもの同志共用する形で、メモリセルが直列接続さ
れている。NANDセルのドレイン側，ソース側には夫々、
メモリセルの浮遊ゲート，制御ゲートと同時に形成され
た選択ゲート149,169および1410,1610が設けられてい
る。素子形成された基板上はCVD酸化膜17により覆わ
れ、この上にビット線18が配設されている。ビット線18
はNANDセルの一端のドレイン側拡散層19にはコンタクト
させている。行方向に並ぶNANDセルの制御ゲート14は共
通に制御ゲート線CG1,CG2,…,CG8として配設されてい
る。これら制御ゲート線はワード線となる。選択ゲート
149,169および1410,1610もそれぞれ行方向に連続的に選
択ゲート線SG1,SG2として配設されている。
第４図は、この様なNANDセルがマトリクス配列された
メモリセルアレイの等価回路を示している。
メモリセルアレイの等価回路を示している。
第５図は、第１図の中のセンスアンプ回路1,データラ
ッチ回路5,データ比較回路3,出力バッファ８の部分の具
体的な構成を示している。データラッチ回路５は、ラッ
チ信号LATCHとアドレスaiの論理によって選ばれたアド
レスのデータがラッチ回路本体LAにラッチされる。セン
スアンプ回路１は、センス制御信号SENSEとアドレスai
の論理によって選ばれたアドレスのビット線データをセ
ンスして出力する。このセンスアンプ回路１の出力は、
データラッチ回路５の対応するデータと比較回路３によ
って比較され、その結果ラッチ信号LATCHV,▲
▼によってラッチされることになる。次にその結果
に応じてラッチ回路本体LAに出力する。そしてラッチ信
号LATCHV,▲▼を解除して次のアドレスの
論理で選ばれるものに備える。
ッチ回路5,データ比較回路3,出力バッファ８の部分の具
体的な構成を示している。データラッチ回路５は、ラッ
チ信号LATCHとアドレスaiの論理によって選ばれたアド
レスのデータがラッチ回路本体LAにラッチされる。セン
スアンプ回路１は、センス制御信号SENSEとアドレスai
の論理によって選ばれたアドレスのビット線データをセ
ンスして出力する。このセンスアンプ回路１の出力は、
データラッチ回路５の対応するデータと比較回路３によ
って比較され、その結果ラッチ信号LATCHV,▲
▼によってラッチされることになる。次にその結果
に応じてラッチ回路本体LAに出力する。そしてラッチ信
号LATCHV,▲▼を解除して次のアドレスの
論理で選ばれるものに備える。
第６図は、第１図における制御ゲート制御回路６の部
分の具体的構成を示している。この制御回路は、書込み
時に選択ゲートに高電位Vppを与える高電位供給回路2
1、同じく書込み時に非選択の制御ゲートに中間電位Vpp
Mを与える中間電位供給回路22、書込みベリファイ制御
信号Ｗ−VERIFYにより選択的に書込みベリファイ電位V
VERを与える書込みベリファイ電位供給回路23、および
読出し信号READ,消去信号ERASEおよび消去ベリファイ制
御信号Ｅ−VERIFYにより制御ゲート電位を設定する消去
／読出し制御回路24により構成されている。この様な回
路が各制御ゲート線毎に設けられる。高電位供給回路21
は、書込み信号WRITEとアドレスaiの論理をとるNANDゲ
ートG1により制御されるＥタイプ,nチャネルのスイッチ
ングMOSトランジスタQE1とＥタイプ,pチャネルのスイッ
チングMOSトランジスタQP1、および出力バッファとなる
Ｅタイプ,pチャネルMOSトランジスタQP2を主体として構
成されている。MOSトランジスタQE1とQP1の間、MOSトラ
ンジスタQP1と高電位Vpp端子の間には、それぞれスイッ
チングMOSトランジスタを高電位から保護するためのｎ
チャネルMOSトランジスタQD1,QD2が設けられている。こ
れらのMOSトランジスタQD1,QD2はＤタイプである。バッ
ファ段MOSトランジスタQP1の上下にも同様に、Ｄタイ
プ,nチャネルMOSトランジスタQD3,QD4が設けられてい
る。出力段にこの様にｐチャネルMOSトランジスタとＤ
タイプ,nチャネルMOSトランジスタを用いているのは、
高電位Vppをしきい値降下なく制御ゲート線に供給する
ためである。とくにMOSトランジスタQD4は、他の回路か
ら制御ゲート線に正電位が供給された時にｐチャネルMO
SトランジスタQP2のドレイン接合が順バイアスになるの
を防止する働きをする。中間電位供給回路22も、高電位
供給回路21と同様に、NANDゲートG2、これにより制御さ
れるＥタイプ,nチャネルのスイッチングMOSトランジス
タQE2とＥタイプ,pチャネルのスイッチングMOSトランジ
スタQP3、出力バッファとなるタイプ,pチャネルMOSトラ
ンジスタQP4、およびＤタイプ,nチャネルMOSトランジス
タQD5〜QD8により構成されている。
分の具体的構成を示している。この制御回路は、書込み
時に選択ゲートに高電位Vppを与える高電位供給回路2
1、同じく書込み時に非選択の制御ゲートに中間電位Vpp
Mを与える中間電位供給回路22、書込みベリファイ制御
信号Ｗ−VERIFYにより選択的に書込みベリファイ電位V
VERを与える書込みベリファイ電位供給回路23、および
読出し信号READ,消去信号ERASEおよび消去ベリファイ制
御信号Ｅ−VERIFYにより制御ゲート電位を設定する消去
／読出し制御回路24により構成されている。この様な回
路が各制御ゲート線毎に設けられる。高電位供給回路21
は、書込み信号WRITEとアドレスaiの論理をとるNANDゲ
ートG1により制御されるＥタイプ,nチャネルのスイッチ
ングMOSトランジスタQE1とＥタイプ,pチャネルのスイッ
チングMOSトランジスタQP1、および出力バッファとなる
Ｅタイプ,pチャネルMOSトランジスタQP2を主体として構
成されている。MOSトランジスタQE1とQP1の間、MOSトラ
ンジスタQP1と高電位Vpp端子の間には、それぞれスイッ
チングMOSトランジスタを高電位から保護するためのｎ
チャネルMOSトランジスタQD1,QD2が設けられている。こ
れらのMOSトランジスタQD1,QD2はＤタイプである。バッ
ファ段MOSトランジスタQP1の上下にも同様に、Ｄタイ
プ,nチャネルMOSトランジスタQD3,QD4が設けられてい
る。出力段にこの様にｐチャネルMOSトランジスタとＤ
タイプ,nチャネルMOSトランジスタを用いているのは、
高電位Vppをしきい値降下なく制御ゲート線に供給する
ためである。とくにMOSトランジスタQD4は、他の回路か
ら制御ゲート線に正電位が供給された時にｐチャネルMO
SトランジスタQP2のドレイン接合が順バイアスになるの
を防止する働きをする。中間電位供給回路22も、高電位
供給回路21と同様に、NANDゲートG2、これにより制御さ
れるＥタイプ,nチャネルのスイッチングMOSトランジス
タQE2とＥタイプ,pチャネルのスイッチングMOSトランジ
スタQP3、出力バッファとなるタイプ,pチャネルMOSトラ
ンジスタQP4、およびＤタイプ,nチャネルMOSトランジス
タQD5〜QD8により構成されている。
消去／読出し制御回路24は、読出し信号READとアドレ
ス▲▼,aiの論理を取るNANDゲートG3,G5、消去信号
ERASEと消去ベリファイ制御信号Ｅ−VERIFYの和をとるN
ORゲートG6、NANDゲートG5とG6の出力を選択するのNAND
ゲートG7、これらNANDゲートG7とG3によりそれぞれ制御
されるスイッチング用のＥタイプ,nチャネルMOSトラン
ジスタQE3とＥタイプ,pチャネルMOSトランジスタQP5、
これらのスイッチング用MOSトランジスタと制御ゲート
線の間に設けられた保護用のＤタイプ,nチャネルMOSト
ランジスタQD10,QD9により構成されている。
ス▲▼,aiの論理を取るNANDゲートG3,G5、消去信号
ERASEと消去ベリファイ制御信号Ｅ−VERIFYの和をとるN
ORゲートG6、NANDゲートG5とG6の出力を選択するのNAND
ゲートG7、これらNANDゲートG7とG3によりそれぞれ制御
されるスイッチング用のＥタイプ,nチャネルMOSトラン
ジスタQE3とＥタイプ,pチャネルMOSトランジスタQP5、
これらのスイッチング用MOSトランジスタと制御ゲート
線の間に設けられた保護用のＤタイプ,nチャネルMOSト
ランジスタQD10,QD9により構成されている。
書込みベリファイ電位供給回路23は、書込みベリファ
イ信号Ｗ−VERIFYとアドレスaiの論理を取るNANDゲート
G4とその出力を反転するインバータゲートI1、このイン
バータゲートI1により制御されてベリファイ電位VVERを
制御線に供給するためのスイッチング用のＥタイプ,nチ
ャネルMOSトランジスタQE4、およびこのMOSトランジス
タQE4と制御ゲート線の間に設けられた保護用のＤタイ
プ,nチャネルMOSトランジスタQD11により構成されてい
る。
イ信号Ｗ−VERIFYとアドレスaiの論理を取るNANDゲート
G4とその出力を反転するインバータゲートI1、このイン
バータゲートI1により制御されてベリファイ電位VVERを
制御線に供給するためのスイッチング用のＥタイプ,nチ
ャネルMOSトランジスタQE4、およびこのMOSトランジス
タQE4と制御ゲート線の間に設けられた保護用のＤタイ
プ,nチャネルMOSトランジスタQD11により構成されてい
る。
第７図は、書込みベリファイ電位供給回路23に与えら
れるベリファイ電位VVERの発生回路の構成例である。書
込みベリファイ電位VVERは、書込みベリファイ信号Ｗ−
VERIFYが入ったときに電源電位Vccと接地電位の間に設
定された中間電位を出力して、第６図のベリファイ電位
供給回路23によって選択された制御ゲート線に供給され
るもので、この実施例では、Vccと接地電位間に直列接
続されたＥタイプ,nチャネルのMOSトランジスタQE6とQ
E7を主体として構成されている。これらのMOSトランジ
スタのゲートに所定のバイアスを与えるために、抵抗R1
〜R3の分圧回路が設けられている。原理的にはこれらの
分圧回路の端子Ａに電源電位Vccを与えればよいが、そ
れでは貫通電流が流れることになる。これを防止するた
めこの実施例では、ＥタイプｎチャネルMOSトランジス
タQE8,QE9と、Ｅタイプ,pチャネルMOSトランジスタQP6,
QP7、およびインバータI3による切替え回路を設けてい
る。すなわちベリファイ信号VERIFYが“H"レベルになる
と、MOSトランジスタQE8がオン,QP7がオン、QE9がオフ
となり、分圧回路の端子Ａには電源電位Vccが供給され
る。これにより、分圧回路の分圧比で設定されるMOSト
ランジスタQE6,QE7の導通状態に対応した中間電位の書
込みベリファイ電位VVERが得られる。ベリファイ信号Ｗ
−VERIFYが“L"レベルの時は、MOSトランジスタQE9がオ
ンとなり、分圧回路の端子Ａは接地電位となり、ベリフ
ァイ電位VVERの端子はフローティングとなる。この時、
切替え回路では、MOSトランジスタQP7がオフであるか
ら、電流は流れない。
れるベリファイ電位VVERの発生回路の構成例である。書
込みベリファイ電位VVERは、書込みベリファイ信号Ｗ−
VERIFYが入ったときに電源電位Vccと接地電位の間に設
定された中間電位を出力して、第６図のベリファイ電位
供給回路23によって選択された制御ゲート線に供給され
るもので、この実施例では、Vccと接地電位間に直列接
続されたＥタイプ,nチャネルのMOSトランジスタQE6とQ
E7を主体として構成されている。これらのMOSトランジ
スタのゲートに所定のバイアスを与えるために、抵抗R1
〜R3の分圧回路が設けられている。原理的にはこれらの
分圧回路の端子Ａに電源電位Vccを与えればよいが、そ
れでは貫通電流が流れることになる。これを防止するた
めこの実施例では、ＥタイプｎチャネルMOSトランジス
タQE8,QE9と、Ｅタイプ,pチャネルMOSトランジスタQP6,
QP7、およびインバータI3による切替え回路を設けてい
る。すなわちベリファイ信号VERIFYが“H"レベルになる
と、MOSトランジスタQE8がオン,QP7がオン、QE9がオフ
となり、分圧回路の端子Ａには電源電位Vccが供給され
る。これにより、分圧回路の分圧比で設定されるMOSト
ランジスタQE6,QE7の導通状態に対応した中間電位の書
込みベリファイ電位VVERが得られる。ベリファイ信号Ｗ
−VERIFYが“L"レベルの時は、MOSトランジスタQE9がオ
ンとなり、分圧回路の端子Ａは接地電位となり、ベリフ
ァイ電位VVERの端子はフローティングとなる。この時、
切替え回路では、MOSトランジスタQP7がオフであるか
ら、電流は流れない。
第８図は、NANDセルの二つの選択ゲートSG1,SG2の制
御回路である。ロウ・デコーダの出力によって選択ゲー
トを選択するNANDゲートG11,G12およびそれらの出力端
子に設けられたインバータI11およびI12を基本とする。
書込み信号WRITEが“H"レベルのときに２入力NORゲート
G13およびインバータI13によってNANDゲートG11に“H"
レベルが入り、このときドレイン側の選択ゲートSG1が
選択され、ソース側の選択ゲートSG2は選択されない。N
ORゲートG13の他方の入力端子には、消去信号ERASE,読
出し信号READ,書込みベリファイ信号Ｗ−VERIFYおよび
消去ベリファイ信号Ｅ−VERIFYが入るNORゲートG14とイ
ンバータI14が設けられている。即ち消去信号ERASE,読
出し信号READ,書込みベリファイ信号Ｗ−VERIFY,消去ベ
リファイ信号Ｅ−VERIFYのいずれかが“H"レベルになる
と、NORゲートG13に“H"レベルが入り、二つ選択ゲート
SG1,SG2が同時に選択されるようになっている。。
御回路である。ロウ・デコーダの出力によって選択ゲー
トを選択するNANDゲートG11,G12およびそれらの出力端
子に設けられたインバータI11およびI12を基本とする。
書込み信号WRITEが“H"レベルのときに２入力NORゲート
G13およびインバータI13によってNANDゲートG11に“H"
レベルが入り、このときドレイン側の選択ゲートSG1が
選択され、ソース側の選択ゲートSG2は選択されない。N
ORゲートG13の他方の入力端子には、消去信号ERASE,読
出し信号READ,書込みベリファイ信号Ｗ−VERIFYおよび
消去ベリファイ信号Ｅ−VERIFYが入るNORゲートG14とイ
ンバータI14が設けられている。即ち消去信号ERASE,読
出し信号READ,書込みベリファイ信号Ｗ−VERIFY,消去ベ
リファイ信号Ｅ−VERIFYのいずれかが“H"レベルになる
と、NORゲートG13に“H"レベルが入り、二つ選択ゲート
SG1,SG2が同時に選択されるようになっている。。
ただし消去ベリファイ信号Ｅ−VERIFYは、タイマ回路
25を介してNORゲートG14に供給される。タイマ回路25は
この実施例では、一方の入力に消去ベリファイ信号Ｅ−
VERIFYが直接入る２入力NANDゲートG15,その出力端子に
設けられたインバータI15、消去ベリファイ信号Ｅ−VER
IFYを一定時間だけNORゲートG14に供給するための遅延
回路DLおよびインバータI16により構成されている。即
ち消去ベリファイ信号Ｅ−VERIFY信号が“H"レベルにな
るとNORゲートG14に“H"レベルが入り、選択ゲートSG1,
SG2が同時に選択される。そして、遅延回路DLで決まる
時間の後にNANDゲートG15の二つの入力が共に“H"レベ
ルとなり、NORゲートG14に供給されていた“H"レベルは
“L"レベルに復帰する。
25を介してNORゲートG14に供給される。タイマ回路25は
この実施例では、一方の入力に消去ベリファイ信号Ｅ−
VERIFYが直接入る２入力NANDゲートG15,その出力端子に
設けられたインバータI15、消去ベリファイ信号Ｅ−VER
IFYを一定時間だけNORゲートG14に供給するための遅延
回路DLおよびインバータI16により構成されている。即
ち消去ベリファイ信号Ｅ−VERIFY信号が“H"レベルにな
るとNORゲートG14に“H"レベルが入り、選択ゲートSG1,
SG2が同時に選択される。そして、遅延回路DLで決まる
時間の後にNANDゲートG15の二つの入力が共に“H"レベ
ルとなり、NORゲートG14に供給されていた“H"レベルは
“L"レベルに復帰する。
遅延回路DLは、例えば抵抗と容量により構成されるも
のでも、或いはリングオシレータの出力をカウンタで数
えてあるカウント数になったら出力を出す回路でもよ
い。
のでも、或いはリングオシレータの出力をカウンタで数
えてあるカウント数になったら出力を出す回路でもよ
い。
第９図は、ベリファイ終了検知回路９の構成例であ
り、図示のようにフリップフロップとNANDゲートおよび
インバータにより構成される。
り、図示のようにフリップフロップとNANDゲートおよび
インバータにより構成される。
次にこのように構成されたEEPROMの動作を説明する。
まずデータ書き込みに先立って全てのメモリセルのデ
ータ消去を行う。データ消去時は全ての制御線（ワード
線）CGに0Vが与えられる。すなわち第６図に示す制御回
路において、消去／読出し制御回路24に消去信号ERASE
が入り、これによりMOSトランジスタQE3がオンになって
全ての制御ゲート線CGiが0Vとされる。この時選択ゲー
ト線SG1,SG2も同様に0Vとされる。そしてビット線およ
びソース線をフローティング状態として、メモリセルア
レイが形成されたｐ型基板（またはｐ型ウェルおよびｎ
型基板）に高電圧Vppが印加される。このバイアス状態
を例えば、10m secの間保つことにより、全てのメモリ
セルで浮遊ゲートから電子が放出され、しきい値が負の
“0"状態になる。
ータ消去を行う。データ消去時は全ての制御線（ワード
線）CGに0Vが与えられる。すなわち第６図に示す制御回
路において、消去／読出し制御回路24に消去信号ERASE
が入り、これによりMOSトランジスタQE3がオンになって
全ての制御ゲート線CGiが0Vとされる。この時選択ゲー
ト線SG1,SG2も同様に0Vとされる。そしてビット線およ
びソース線をフローティング状態として、メモリセルア
レイが形成されたｐ型基板（またはｐ型ウェルおよびｎ
型基板）に高電圧Vppが印加される。このバイアス状態
を例えば、10m secの間保つことにより、全てのメモリ
セルで浮遊ゲートから電子が放出され、しきい値が負の
“0"状態になる。
消去されたメモリセルのしきい値が十分負になってい
るか否かをチェックする消去ベリファイ動作は次のよう
に行われる。第６図の制御回路において、消去／読出し
制御回路24に消去ベリファイ信号Ｅ−ERASEが入り、ス
イッチングMOSトランジスタQE3がオンになって、アドレ
スとは無関係に選択されたNANDセル内の全てのメモリセ
ルの制御ゲートが0Vに設定される。選択ゲートSG1,SG2
も同時に、第８図の制御回路に消去ベリファイ信号Ｅ−
ERASEが入ることにより選択され、例えば5Vに設定され
る。ビット線には例えば1.5Vが与えられ、ソース線は0V
とされる。このとき、選択ゲートSG1,SG2が5Vになって
いる時間は、消去したメモリセルのしきい値がある程度
負になっていたらデータ“0"が読み出せる時間に設定さ
れる。これは第８図の遅延回路DLを持つタイマ回路25に
よって設定される。例えば、制御ゲートが全て0Vでビッ
ト線が1.5Vのときメモリセルが10μＡ流せる時の読みだ
し時間が200n secであった時のしきい値より低くしよう
とすると、この読出し時間を150n secに設定する。そし
てこの設定された時間にデータ“0"が読み出されない場
合には、再度データ消去を行い、条件を満たすまで同様
のベリファイ動作を繰り返す。
るか否かをチェックする消去ベリファイ動作は次のよう
に行われる。第６図の制御回路において、消去／読出し
制御回路24に消去ベリファイ信号Ｅ−ERASEが入り、ス
イッチングMOSトランジスタQE3がオンになって、アドレ
スとは無関係に選択されたNANDセル内の全てのメモリセ
ルの制御ゲートが0Vに設定される。選択ゲートSG1,SG2
も同時に、第８図の制御回路に消去ベリファイ信号Ｅ−
ERASEが入ることにより選択され、例えば5Vに設定され
る。ビット線には例えば1.5Vが与えられ、ソース線は0V
とされる。このとき、選択ゲートSG1,SG2が5Vになって
いる時間は、消去したメモリセルのしきい値がある程度
負になっていたらデータ“0"が読み出せる時間に設定さ
れる。これは第８図の遅延回路DLを持つタイマ回路25に
よって設定される。例えば、制御ゲートが全て0Vでビッ
ト線が1.5Vのときメモリセルが10μＡ流せる時の読みだ
し時間が200n secであった時のしきい値より低くしよう
とすると、この読出し時間を150n secに設定する。そし
てこの設定された時間にデータ“0"が読み出されない場
合には、再度データ消去を行い、条件を満たすまで同様
のベリファイ動作を繰り返す。
データ書込みは、１ワード分のデータがデータラッチ
回路５にラッチされ、そのデータによってビット線電位
が制御されて“0"または“1"が書き込まれる。この時選
択された制御ゲート線に高電位Vpp、それよりビット線
側にある非選択制御ゲート線に中間電位VppMが印加され
る。第６図の制御回路では書込み信号WRITEが入力され
る。即ち書込み信号WRITEとアドレスai,▲▼の論理
によって、高電位供給回路21または中間電位供給回路22
がオンとなって選択された制御ゲート線にVpp、非選択
の制御ゲート線にVppMが印加される。ビット線BLには、
データ“1"書込みの時は0V、“0"書込みの時は中間電位
が与えられる。このデータ書込みのバイアス条件を保持
する時間は、従来の書込み法に比べて十分に短いもの、
例えば従来の1/100程度、具体的には10μsec程度とす
る。“1"が書かれたメモリセルではしきい値が正方向に
シフトし、“0"が書かれたメモリセルではしきい値は負
に止まる。
回路５にラッチされ、そのデータによってビット線電位
が制御されて“0"または“1"が書き込まれる。この時選
択された制御ゲート線に高電位Vpp、それよりビット線
側にある非選択制御ゲート線に中間電位VppMが印加され
る。第６図の制御回路では書込み信号WRITEが入力され
る。即ち書込み信号WRITEとアドレスai,▲▼の論理
によって、高電位供給回路21または中間電位供給回路22
がオンとなって選択された制御ゲート線にVpp、非選択
の制御ゲート線にVppMが印加される。ビット線BLには、
データ“1"書込みの時は0V、“0"書込みの時は中間電位
が与えられる。このデータ書込みのバイアス条件を保持
する時間は、従来の書込み法に比べて十分に短いもの、
例えば従来の1/100程度、具体的には10μsec程度とす
る。“1"が書かれたメモリセルではしきい値が正方向に
シフトし、“0"が書かれたメモリセルではしきい値は負
に止まる。
次に書込みベリファイ動作に入る。この実施例におい
ては、データ“1"が書かれたメモリセルのしきい値が所
望の値に達しているか否かがチェックされる。この所望
のしきい値はメモリセルのデータ保持特性を考慮して決
められるもので、例えば2.5V程度である。この様なベリ
ファイ動作が書込みが行われた１ワード線のメモリセル
について行われる。第10図はその書き込みベリファイ動
作のタイミング図である。まずセンス信号SENSEが“H"
レベルになり、センスアンプ回路２がイネーブルとな
る。この時列アドレス発生回路７により列アドレスaiが
入力され、データ出力線にデータが出力されて、データ
ラッチ回路５のデータがラッチ出力線に出力される。こ
の書込みベリファイ動作のサイクルでは、第６図の制御
回路にベリファイ信号Ｗ−VERIFYと読出し信号READが同
時に入る。これらとアドレスai,▲▼との論理によ
って、選択された制御ゲート線には、ベリファイ制御回
路23によって、Vccと接地電位の中間に設定された書込
みベリファイ電位VVER＝2.5Vが供給される。それ以外の
制御ゲート線には、消去／読出し制御回路24のNANDゲー
トG3の出力が“L"レベルとなって制御ゲート線にVccが
供給される。この時第８図の制御回路により同時に選択
される選択ゲート線SG1,SG2は共にVccに設定され、ビッ
ト線BLには1.5Vが与えられ、ソース線は0Vとされる。こ
れにより、選択されたメモリセルが“1"書込みがなされ
たものであって、そのしきい値が2.5Vを越えていれば、
選択されたメモリセルは非導通となり、データ“1"が読
み出される。“1"書込みがなされたがしきい値が2.5Vに
達していない場合には、選択されたメモリセルは導通す
るから、データ“0"として読み出される。そして、書込
みデータとベリファイ動作により読み出されたデータと
は、データ比較回路３によって比較されて、ラッチ信号
LATCHVが“L"レベルが“H"レベルになることにより、比
較結果がラッチされる。すなわち読み出されたデータが
“1"であれば、これは比較回路３内のインバータ31で反
転してデータラッチ回路４からの書込みデータ“1"とと
もにNANDゲート32に入り、インバータ33によって書込み
データが“1"であれば、“0"となってラッチ回路34にラ
ッチされる。書込みデータが“1"であるが書込みが不十
分で“0"と読み出された場合には、ラッチ回路34には
“1"としてラッチされる。書込みデータが“0"の場合に
は、読み出されたデータの如何に拘らず、“0"として比
較回路３内のラッチ回路34にラッチされる。以上のデー
タ比較回路３でのラッチデータの様子を表−１にまとめ
て示す。
ては、データ“1"が書かれたメモリセルのしきい値が所
望の値に達しているか否かがチェックされる。この所望
のしきい値はメモリセルのデータ保持特性を考慮して決
められるもので、例えば2.5V程度である。この様なベリ
ファイ動作が書込みが行われた１ワード線のメモリセル
について行われる。第10図はその書き込みベリファイ動
作のタイミング図である。まずセンス信号SENSEが“H"
レベルになり、センスアンプ回路２がイネーブルとな
る。この時列アドレス発生回路７により列アドレスaiが
入力され、データ出力線にデータが出力されて、データ
ラッチ回路５のデータがラッチ出力線に出力される。こ
の書込みベリファイ動作のサイクルでは、第６図の制御
回路にベリファイ信号Ｗ−VERIFYと読出し信号READが同
時に入る。これらとアドレスai,▲▼との論理によ
って、選択された制御ゲート線には、ベリファイ制御回
路23によって、Vccと接地電位の中間に設定された書込
みベリファイ電位VVER＝2.5Vが供給される。それ以外の
制御ゲート線には、消去／読出し制御回路24のNANDゲー
トG3の出力が“L"レベルとなって制御ゲート線にVccが
供給される。この時第８図の制御回路により同時に選択
される選択ゲート線SG1,SG2は共にVccに設定され、ビッ
ト線BLには1.5Vが与えられ、ソース線は0Vとされる。こ
れにより、選択されたメモリセルが“1"書込みがなされ
たものであって、そのしきい値が2.5Vを越えていれば、
選択されたメモリセルは非導通となり、データ“1"が読
み出される。“1"書込みがなされたがしきい値が2.5Vに
達していない場合には、選択されたメモリセルは導通す
るから、データ“0"として読み出される。そして、書込
みデータとベリファイ動作により読み出されたデータと
は、データ比較回路３によって比較されて、ラッチ信号
LATCHVが“L"レベルが“H"レベルになることにより、比
較結果がラッチされる。すなわち読み出されたデータが
“1"であれば、これは比較回路３内のインバータ31で反
転してデータラッチ回路４からの書込みデータ“1"とと
もにNANDゲート32に入り、インバータ33によって書込み
データが“1"であれば、“0"となってラッチ回路34にラ
ッチされる。書込みデータが“1"であるが書込みが不十
分で“0"と読み出された場合には、ラッチ回路34には
“1"としてラッチされる。書込みデータが“0"の場合に
は、読み出されたデータの如何に拘らず、“0"として比
較回路３内のラッチ回路34にラッチされる。以上のデー
タ比較回路３でのラッチデータの様子を表−１にまとめ
て示す。
データ比較回路３の出力に“1"が現れた場合には、ベ
リファイ終了検知回路９はベリファイ終了信号を出さな
いようにする。すなわち第９図において、書込みベリフ
ァイ信号▲▼によりフリップフロップ
が初期化された後、データ比較回路３の出力に“1"が現
れると、フリップフロップの出力は“0"にセットされ
る。データ比較が終了するまではデータ比較信号が
“0"、したがってベリファイ終了信号は“0"出力であ
り、ベリファイが終了していない事を示す。全ビット線
のデータ比較が終了すると、データ比較終了信号が“1"
になるが、ベリファイが終了しないと信号DOUTVが“H"
レベルになる事によって、データ比較回路３のデータが
再度データバッファ８を介し、データ入力線を介して新
しいデータとしてデータラッチ回路５にラッチされる。
上の表から明らかなように、書込みが不十分であったア
ドレスについてのみ“1"データが再度ラッチされ、これ
よって再度“1"データ書込み動作が繰り返される。そし
て再度ベリファイ動作を行い、“1"書込み不十分のメモ
リセルがなくなると、データ比較回路３に１個も“1"が
現れなくなり、フリップフロップは“0"にセットされた
ままになって、データ比較終了信号が“1"になったとき
に、ベリファイ終了検知回路９が終了信号“1"を出力し
て、データ書込み動作終了となる。
リファイ終了検知回路９はベリファイ終了信号を出さな
いようにする。すなわち第９図において、書込みベリフ
ァイ信号▲▼によりフリップフロップ
が初期化された後、データ比較回路３の出力に“1"が現
れると、フリップフロップの出力は“0"にセットされ
る。データ比較が終了するまではデータ比較信号が
“0"、したがってベリファイ終了信号は“0"出力であ
り、ベリファイが終了していない事を示す。全ビット線
のデータ比較が終了すると、データ比較終了信号が“1"
になるが、ベリファイが終了しないと信号DOUTVが“H"
レベルになる事によって、データ比較回路３のデータが
再度データバッファ８を介し、データ入力線を介して新
しいデータとしてデータラッチ回路５にラッチされる。
上の表から明らかなように、書込みが不十分であったア
ドレスについてのみ“1"データが再度ラッチされ、これ
よって再度“1"データ書込み動作が繰り返される。そし
て再度ベリファイ動作を行い、“1"書込み不十分のメモ
リセルがなくなると、データ比較回路３に１個も“1"が
現れなくなり、フリップフロップは“0"にセットされた
ままになって、データ比較終了信号が“1"になったとき
に、ベリファイ終了検知回路９が終了信号“1"を出力し
て、データ書込み動作終了となる。
以上の各動作モードでの各部の電位関係をまとめて、
表−２に示す。ここでは書込みおよび書込みベリファイ
時制御ゲート線CG2が選ばれた場合について示してい
る。
表−２に示す。ここでは書込みおよび書込みベリファイ
時制御ゲート線CG2が選ばれた場合について示してい
る。
データ読出し動作は、従来と同様である。
以上のようにこの実施例によれば、データ消去のベリ
ファイ動作を実行することにより、消去状態のメモリセ
ルのしきい値電圧をある値より小さく設定することがで
きる。これにより、“0"読出し時の速度が遅くならない
ようにすることができ、また“1"書込み後のしきい値が
大きくなり過ぎるのが防止される。
ファイ動作を実行することにより、消去状態のメモリセ
ルのしきい値電圧をある値より小さく設定することがで
きる。これにより、“0"読出し時の速度が遅くならない
ようにすることができ、また“1"書込み後のしきい値が
大きくなり過ぎるのが防止される。
またこの実施例ではデータ書込み時、１回の書込み時
間を短くして書込みが不十分なメモリセルに対しては再
度書込みを行うという操作を繰り返す。これによって、
従来のように１回の書込み動作で確実に“1"データを書
き込む場合の製造プロセス等のばらつきに起因する過剰
な書込み、すなわち1"データのしきい値が不必要に高く
なることが防止され、“1"データが書き込まれた全メモ
リセルのしきい値のばらつきを小さいものとすることが
できる。この結果、非選択のメモリセルが転送ゲートと
して働くNANDセル型のEEPROMの信頼性が高くなる。
間を短くして書込みが不十分なメモリセルに対しては再
度書込みを行うという操作を繰り返す。これによって、
従来のように１回の書込み動作で確実に“1"データを書
き込む場合の製造プロセス等のばらつきに起因する過剰
な書込み、すなわち1"データのしきい値が不必要に高く
なることが防止され、“1"データが書き込まれた全メモ
リセルのしきい値のばらつきを小さいものとすることが
できる。この結果、非選択のメモリセルが転送ゲートと
して働くNANDセル型のEEPROMの信頼性が高くなる。
なお実施例では、書込みベリファイ動作でのしきい値
評価基準を2.5Vとしたがこれは許容しきい値分布との関
係で、他の適当な値に設定することができる。１回の書
込み時間についても同様であり、例えば最終的なしきい
値分布をより小さいものとするためには、１回の書込み
時間をより短くして小刻みに書込み／ベリファイ動作を
繰り返すようにすればよい。消去ベリファイ動作時のチ
ェック時間についても同様に必要に応じて適当な値に設
定することができる。また実施例では、トンネル注入を
利用したNANDセル型EEPROMについて説明したが、ホット
エレクトロン注入等他の方式を利用するものであって
も、NANDセル型のEEPROMであれば本発明は有効である。
評価基準を2.5Vとしたがこれは許容しきい値分布との関
係で、他の適当な値に設定することができる。１回の書
込み時間についても同様であり、例えば最終的なしきい
値分布をより小さいものとするためには、１回の書込み
時間をより短くして小刻みに書込み／ベリファイ動作を
繰り返すようにすればよい。消去ベリファイ動作時のチ
ェック時間についても同様に必要に応じて適当な値に設
定することができる。また実施例では、トンネル注入を
利用したNANDセル型EEPROMについて説明したが、ホット
エレクトロン注入等他の方式を利用するものであって
も、NANDセル型のEEPROMであれば本発明は有効である。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、消去ベリファイ制
御またはこれと共に書込みベリファイ制御を行うことに
より、メモリセルのしきい値を最適状態に設定して信頼
性向上を図ったNANDセル型のEEPROMを提供することがで
きる。
御またはこれと共に書込みベリファイ制御を行うことに
より、メモリセルのしきい値を最適状態に設定して信頼
性向上を図ったNANDセル型のEEPROMを提供することがで
きる。
第１図は本発明の一実施例のEEPROMの構成を示す図、 第２図（ａ）（ｂ）はそのメモリセルアレイの一つのNA
NDセルの平面図と等価回路図、 第３図（ａ）（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′
およびＢ−Ｂ′断面図、 第４図はメモリセルアレイの等価回路図、 第５図および第６図は第１図の要部構成を具体的に示す
図、 第７図は書込みベリファイ電位発生回路を示す図、 第８図は選択ゲート制御回路を示す図、 第９図はベリファイ終了検知回路の構成例を示す図、 第10図は書込みベリファイ動作を説明するためのタイミ
ング図である。 １……センスアンプ回路、２……メモリセルアレイ、３
……データ比較回路、４……入出力バッファ、５……デ
ータラッチ回路、６……制御ゲート制御回路、７……列
アドレス発生回路、８……ベリファイ終了検知回路、21
……高電位供給回路、22……中間電位供給回路、23……
書込みベリファイ電位供給回路、24……消去／読出し制
御回路、25……タイマ。
NDセルの平面図と等価回路図、 第３図（ａ）（ｂ）はそれぞれ第２図（ａ）のＡ−Ａ′
およびＢ−Ｂ′断面図、 第４図はメモリセルアレイの等価回路図、 第５図および第６図は第１図の要部構成を具体的に示す
図、 第７図は書込みベリファイ電位発生回路を示す図、 第８図は選択ゲート制御回路を示す図、 第９図はベリファイ終了検知回路の構成例を示す図、 第10図は書込みベリファイ動作を説明するためのタイミ
ング図である。 １……センスアンプ回路、２……メモリセルアレイ、３
……データ比較回路、４……入出力バッファ、５……デ
ータラッチ回路、６……制御ゲート制御回路、７……列
アドレス発生回路、８……ベリファイ終了検知回路、21
……高電位供給回路、22……中間電位供給回路、23……
書込みベリファイ電位供給回路、24……消去／読出し制
御回路、25……タイマ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−266798（ＪＰ，Ａ) 特開 平２−64995（ＪＰ，Ａ) 特開 昭62−222498（ＪＰ，Ａ) 特開 平１−159895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (9)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列された
メモリセルアレイと、前記メモリセルの制御ゲートがそ
れぞれ複数接続されてなる複数のワード線とを有する不
揮発性半導体記憶装置において、 前記複数のワード線に接続された複数の制御ゲートに同
時に所定の消去ベリファイ電位を印加して、データ消去
を行うすべてのメモリセルのデータ消去状態をビット線
電流により確認する消去ベリファイ制御回路を有するこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記メモリセルは、複数個ずつ接続されて
一単位を形成していることを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列された
メモリセルアレイと、前記メモリセルの制御ゲートがそ
れぞれ複数接続されてなる複数のワード線とを有する不
揮発性半導体記憶装置において、 データ消去の際、複数のワード線に接続された複数の制
御ゲートに同時に所定の消去ベリファイ電位を印加し
て、データ消去を行うすべてのメモリセルのデータ消去
状態をビット線電流により確認する消去ベリファイ制御
回路と、 データ書込みの際、データ書込みを行う選択メモリセル
の制御ゲートに所定の書込みベリファイ電位を印加して
データ書込み状態を確認する書込みベリファイ制御回路
とを有することを特徴とする不揮発性半導体記憶装置。 - 【請求項４】データ書込みの際、１本のワード線に対し
て所定の書込みベリファイ電位を印加して書込みベリフ
ァイ動作が行われることを特徴とする請求項３記載の不
揮発性半導体記憶装置。 - 【請求項５】前記消去ベリファイ制御回路は、所定の動
作時間を設定して読出しを行うためのタイマを内蔵する
ことを特徴とする請求項１乃至４のいずれか１項記載の
不揮発性半導体記憶装置。 - 【請求項６】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板の間の電荷の授受によ
り電気的書替えを可能としたメモリセルが複数個ずつ直
列接続されてNANDセルを構成してマトリクス配列された
メモリセルアレイと、 前記メモリセルの制御ゲートがそれぞれ複数接続されて
なる複数のワード線と、 前記メモリセルアレイのビット線に書込みデータを与え
るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
アンプ回路及びデータ出力バッファと、 前記メモリセルアレイにデータ書込みを行った後に、書
込み状態を確認するための書込みベリファイ電位を順次
選択された制御ゲートに印加してデータ読出しを行う書
込みベリファイ制御回路と、 前記データラッチ回路とセンスアンプ回路の出力を比較
してその結果を一時ラッチする機能を持つデータ比較回
路と、 前記データ比較回路の出力により書込み状態を確認し
て、書込み不十分のメモリセルに対して再書込みを行う
手段と、 データ消去の際、複数のワード線に接続された複数の制
御ゲートに同時に所定の消去ベリファイ電位を印加し
て、データ消去を行うすべてのメモリセルのデータ消去
状態をビット線電流により確認する消去ベリファイ制御
回路と を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項７】前記メモリセルは、複数個ずつ接続されて
一単位を形成していることを特徴とする請求項６記載の
不揮発性半導体記憶装置。 - 【請求項８】データ消去は、前記一単位を形成するメモ
リセルに対して同時に行われることを特徴とする請求項
２または７記載の不揮発性半導体記憶装置。 - 【請求項９】データ消去は、ブロック内のすべてのメモ
リセルに対して同時に行われることを特徴とする請求項
１乃至７のいずれか１項記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294690A JP3190031B2 (ja) | 1990-03-31 | 1990-03-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294690A JP3190031B2 (ja) | 1990-03-31 | 1990-03-31 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286497A JPH03286497A (ja) | 1991-12-17 |
| JP3190031B2 true JP3190031B2 (ja) | 2001-07-16 |
Family
ID=13788387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294690A Expired - Lifetime JP3190031B2 (ja) | 1990-03-31 | 1990-03-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922364B2 (en) | 2003-09-03 | 2005-07-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and electric device with the same |
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| JP5684161B2 (ja) * | 2012-01-26 | 2015-03-11 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-03-31 JP JP8294690A patent/JP3190031B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| US6922364B2 (en) | 2003-09-03 | 2005-07-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and electric device with the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286497A (ja) | 1991-12-17 |
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