JP3093723B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、外部からプログラムデータを取り込んでラ
ッチするフラッシュメモリに関する。
関し、特に、外部からプログラムデータを取り込んでラ
ッチするフラッシュメモリに関する。
【０００２】
【従来の技術】一般に、この種の半導体集積回路では、
複数のメモリセルを備えており、メモリセルにプログラ
ムデータを書き込む際には、プログラムデータを書き込
んだ後、メモリセルに対してプログラムベリファイ動作
を行っている。ベリファイ動作のため、外部からプログ
ラムデータは外部からプログラムデータを取り込んで一
旦ラッチする必要がある。そして、ラッチ回路から書き
込み回路にプログラムデータを送るようにしている。つ
まり、従来の半導体集積回路では、書き込み回路にデー
タを送るためのラッチ回路（以下書き込み用ラッチ回路
という）及びメモリセルにプログラムデータが正しく書
き込まれたか否かのベリファイを行う際のデータを保持
するラッチ回路（以下ベリファイ用ラッチ回路という）
を共用している。このように、書き込み用ラッチ回路と
ベリファイ用ラッチ回路とを共用している関係上、従来
の半導体集積回路では、ラッチ回路内には常に最初入力
したプログラムデータを保持しておく必要がある。
複数のメモリセルを備えており、メモリセルにプログラ
ムデータを書き込む際には、プログラムデータを書き込
んだ後、メモリセルに対してプログラムベリファイ動作
を行っている。ベリファイ動作のため、外部からプログ
ラムデータは外部からプログラムデータを取り込んで一
旦ラッチする必要がある。そして、ラッチ回路から書き
込み回路にプログラムデータを送るようにしている。つ
まり、従来の半導体集積回路では、書き込み回路にデー
タを送るためのラッチ回路（以下書き込み用ラッチ回路
という）及びメモリセルにプログラムデータが正しく書
き込まれたか否かのベリファイを行う際のデータを保持
するラッチ回路（以下ベリファイ用ラッチ回路という）
を共用している。このように、書き込み用ラッチ回路と
ベリファイ用ラッチ回路とを共用している関係上、従来
の半導体集積回路では、ラッチ回路内には常に最初入力
したプログラムデータを保持しておく必要がある。
【０００３】ところで、自動プログラムの一連の動作と
して、所定時間のプログラムの後、セルデータを読み出
してベリファイを行う。この際、セルデータが１ビット
でもベリファイデータと一致しないフェイル（Fail）ビ
ットが存在すると、再プログラムを実行する。
して、所定時間のプログラムの後、セルデータを読み出
してベリファイを行う。この際、セルデータが１ビット
でもベリファイデータと一致しないフェイル（Fail）ビ
ットが存在すると、再プログラムを実行する。
【０００４】ここで、図５を参照して、従来の半導体集
積回路では、ベリファイ・プログラム用ラッチ回路１
１、センスアンプ（ＳＡ）１２、書き込み回路１３、及
び排他的ＯＲ回路（ＥＸ−ＯＲ回路）１４を備えてい
る。
積回路では、ベリファイ・プログラム用ラッチ回路１
１、センスアンプ（ＳＡ）１２、書き込み回路１３、及
び排他的ＯＲ回路（ＥＸ−ＯＲ回路）１４を備えてい
る。
【０００５】図６及び図７も参照して、まず、自動プロ
グラムコマンドとともにプログラムデータを入力する
（ステップＳ１）。ここでは、アドレス“０”及び
“１”に対応して同一のプログラムデータが入力される
ものとする（図７（ａ））。そして、ベリファイ・プロ
グラム用ラッチ回路１１にはクロック（図７（ｂ））に
基づいてプログラムデータがラッチされる（ステップＳ
２：図７（ｃ）及び（ｇ）にVIIIで示す）。つまり、入
力プログラムデータは、書き込み回路１３を制御するプ
ログラム用データ及びベリファイの際にデータを比較す
るためのベリファイ用データとしてベリファイ・プログ
ラム用ラッチ回路１１に保持される。
グラムコマンドとともにプログラムデータを入力する
（ステップＳ１）。ここでは、アドレス“０”及び
“１”に対応して同一のプログラムデータが入力される
ものとする（図７（ａ））。そして、ベリファイ・プロ
グラム用ラッチ回路１１にはクロック（図７（ｂ））に
基づいてプログラムデータがラッチされる（ステップＳ
２：図７（ｃ）及び（ｇ）にVIIIで示す）。つまり、入
力プログラムデータは、書き込み回路１３を制御するプ
ログラム用データ及びベリファイの際にデータを比較す
るためのベリファイ用データとしてベリファイ・プログ
ラム用ラッチ回路１１に保持される。
【０００６】次に、各アドレスについてプログラム前ベ
リファイを実行する（図７（ｄ）及び（ｈ）参照）。つ
まり、ベリファイ用データ（ベリファイ・プログラム用
ラッチ回路１１に取り込んだデータ）とアドレスで指定
されるメモリセル（図示せず）のデータを照合（ベリフ
ァイ）する（ステップＳ３）。そして、ステップＳ３に
おいて、Fail ビットが一つでもあると、全ビットにつ
いて再プログラムを実行する（ステップＳ４）。つま
り、Failビットの再プログラムを行う際、ベリファイデ
ータ及びプログラムデータがベリファイ・プログラム用
ラッチ回路１１に保持されている関係上、ラッチデータ
はベリファイデータとして保持されなければならず、こ
のため、Passしたビットについても再プログラムを実行
することになる（図７（ｆ）及び（ｊ）参照のIXに示
す）。全てのビットがパスした時点で、ベリファイプロ
グラム用ラッチ回路１１はリセット信号によってリセッ
トされる（ステップＳ５：図７（ｅ）及び（ｆ）のＸに
示す）。
リファイを実行する（図７（ｄ）及び（ｈ）参照）。つ
まり、ベリファイ用データ（ベリファイ・プログラム用
ラッチ回路１１に取り込んだデータ）とアドレスで指定
されるメモリセル（図示せず）のデータを照合（ベリフ
ァイ）する（ステップＳ３）。そして、ステップＳ３に
おいて、Fail ビットが一つでもあると、全ビットにつ
いて再プログラムを実行する（ステップＳ４）。つま
り、Failビットの再プログラムを行う際、ベリファイデ
ータ及びプログラムデータがベリファイ・プログラム用
ラッチ回路１１に保持されている関係上、ラッチデータ
はベリファイデータとして保持されなければならず、こ
のため、Passしたビットについても再プログラムを実行
することになる（図７（ｆ）及び（ｊ）参照のIXに示
す）。全てのビットがパスした時点で、ベリファイプロ
グラム用ラッチ回路１１はリセット信号によってリセッ
トされる（ステップＳ５：図７（ｅ）及び（ｆ）のＸに
示す）。
【０００７】また、この種の半導体集積回路として、例
えば、特開平３−２８６４９７号公報に記載された不揮
発性半導体記憶装置が知られている。この不揮発性半導
体記憶装置では、プログラムデータをデータラッチ回路
にラッチしておき、メモリアレイから読み出したデータ
をデータ比較回路でラッチデータと比較している。ベリ
ファイの際には、プログラムデータが“１”で読み出し
データが“０”であると、つまり、データが誤書き込み
されていた場合には、“１”を再度データラッチ回路に
ラッチして、メモリセルに対して再度書き込み動作を行
う。そして、このような動作をベリファイが完了するま
で行う。
えば、特開平３−２８６４９７号公報に記載された不揮
発性半導体記憶装置が知られている。この不揮発性半導
体記憶装置では、プログラムデータをデータラッチ回路
にラッチしておき、メモリアレイから読み出したデータ
をデータ比較回路でラッチデータと比較している。ベリ
ファイの際には、プログラムデータが“１”で読み出し
データが“０”であると、つまり、データが誤書き込み
されていた場合には、“１”を再度データラッチ回路に
ラッチして、メモリセルに対して再度書き込み動作を行
う。そして、このような動作をベリファイが完了するま
で行う。
【０００８】
【発明が解決しようとする課題】上述のように、図５に
示す半導体集積回路では、セルデータを読み出してベリ
ファイを行い、セルデータが１ビットでもベリファイデ
ータと一致しない場合には、再プログラムを実行するよ
うにしており、そして、プログラムデータが最初に入力
・ラッチした状態のままである関係上、Failビットだけ
でなく、正しく書き込まれたセルデータも再プログラム
されてしまうことになる。このため、電圧供給回路は常
に全ビット分の電圧を供給しなければなず、しかも、セ
ルに対して過剰書き込みを行ってストレスをかけること
になってしまうという問題点がある。
示す半導体集積回路では、セルデータを読み出してベリ
ファイを行い、セルデータが１ビットでもベリファイデ
ータと一致しない場合には、再プログラムを実行するよ
うにしており、そして、プログラムデータが最初に入力
・ラッチした状態のままである関係上、Failビットだけ
でなく、正しく書き込まれたセルデータも再プログラム
されてしまうことになる。このため、電圧供給回路は常
に全ビット分の電圧を供給しなければなず、しかも、セ
ルに対して過剰書き込みを行ってストレスをかけること
になってしまうという問題点がある。
【０００９】また、特開平３−２８６４９７号公報に記
載された不揮発性半導体記憶装置では、ベリファイの結
果に応じてラッチ回路をリセットするか否かを決定して
いるものの、全ビット一括でリセットを行っており、従
って、この不揮発性半導体記憶装置においても、電圧供
給回路は常に全ビット分の電圧を供給しなければなず、
しかも、セルに対して過剰書き込みを行ってストレスを
かけることになってしまうという問題点がある。
載された不揮発性半導体記憶装置では、ベリファイの結
果に応じてラッチ回路をリセットするか否かを決定して
いるものの、全ビット一括でリセットを行っており、従
って、この不揮発性半導体記憶装置においても、電圧供
給回路は常に全ビット分の電圧を供給しなければなず、
しかも、セルに対して過剰書き込みを行ってストレスを
かけることになってしまうという問題点がある。
【００１０】本発明の目的は、電圧供給回路の負担を軽
減することのできる半導体集積回路を提供することにあ
る。
減することのできる半導体集積回路を提供することにあ
る。
【００１１】本発明の他の目的は、セルに対する余分な
ストレスを防止することのできる半導体集積回路を提供
することにある。
ストレスを防止することのできる半導体集積回路を提供
することにある。
【００１２】
【課題を解決するための手段】本発明によれば、複数の
メモリセルを備え、書き込み回路によって前記メモリセ
ルにプログラムデータをセルデータとして書き込んで該
セルデータが正しく書き込まれているか否かのベリファ
イ動作を行うようにした半導体集積回路において、前記
プログラムデータをベリファイ用データとして保持する
第１のラッチ回路と、前記プログラムデータをベリファ
イ毎にあらためて書き込み用データとして保持して書き
込み回路に与える第２のラッチ回路と、前記セルデータ
と前記ベリファイ用データとをベリファイしてベリファ
イ結果がパスであると前記書き込み用データを１ビット
ずつリセットするベリファイ手段とを有することを特徴
とする半導体集積回路が得られる。
メモリセルを備え、書き込み回路によって前記メモリセ
ルにプログラムデータをセルデータとして書き込んで該
セルデータが正しく書き込まれているか否かのベリファ
イ動作を行うようにした半導体集積回路において、前記
プログラムデータをベリファイ用データとして保持する
第１のラッチ回路と、前記プログラムデータをベリファ
イ毎にあらためて書き込み用データとして保持して書き
込み回路に与える第２のラッチ回路と、前記セルデータ
と前記ベリファイ用データとをベリファイしてベリファ
イ結果がパスであると前記書き込み用データを１ビット
ずつリセットするベリファイ手段とを有することを特徴
とする半導体集積回路が得られる。
【００１３】ここでは、前記書き込み用データとして前
記ベリファイ用データが前記第１のラッチ回路から前記
第２のラッチ回路に与えられており、前記ベリファイ結
果がパスでない場合にはフェイルビットとされ、前記ベ
リファイ手段は前記書き込み用データを前記フェイルビ
ットを残してリセットして、該フェイルビットのみが前
記書き込み回路によって前記メモリセルに再プログラム
される。そして、前記ベリファイ手段は前記ベリファイ
結果が全てのビットについてパスとなると前記第１及び
前記第２のラッチ回路をリセットする。
記ベリファイ用データが前記第１のラッチ回路から前記
第２のラッチ回路に与えられており、前記ベリファイ結
果がパスでない場合にはフェイルビットとされ、前記ベ
リファイ手段は前記書き込み用データを前記フェイルビ
ットを残してリセットして、該フェイルビットのみが前
記書き込み回路によって前記メモリセルに再プログラム
される。そして、前記ベリファイ手段は前記ベリファイ
結果が全てのビットについてパスとなると前記第１及び
前記第２のラッチ回路をリセットする。
【００１４】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１５】図１を参照して、図示の半導体集積回路
は、入出力バッファ（Ｉ／Ｏバッファ）２１、コマンド
コントロール回路２２、ビットカウント回路２３、クロ
ック発生器２４、メモリ回路２５、アドレスバッファ２
６、Ｘデコーダ２７、及びＹデコーダ２８を備えてお
り、ビットカウント回路２３はベリファイ回路２３ａ、
ラッチ回路２３ｂ、及びラッチ回路２３ｃを備えてい
る。また、メモリ回路２５には、メモリセル２５ａ、セ
ンスアンプ（ＳＡ）２５ｂ、及び書き込み回路２５ｃが
備えられている。なお、図１には便宜上セルメモリは一
つだけ示されているが、実際には複数のメモリセルが存
在し、これに対応して、センスアンプ及び書き込み回路
も複数存在する。つまり、半導体集積回路には複数のメ
モリ回路が備えられている。
は、入出力バッファ（Ｉ／Ｏバッファ）２１、コマンド
コントロール回路２２、ビットカウント回路２３、クロ
ック発生器２４、メモリ回路２５、アドレスバッファ２
６、Ｘデコーダ２７、及びＹデコーダ２８を備えてお
り、ビットカウント回路２３はベリファイ回路２３ａ、
ラッチ回路２３ｂ、及びラッチ回路２３ｃを備えてい
る。また、メモリ回路２５には、メモリセル２５ａ、セ
ンスアンプ（ＳＡ）２５ｂ、及び書き込み回路２５ｃが
備えられている。なお、図１には便宜上セルメモリは一
つだけ示されているが、実際には複数のメモリセルが存
在し、これに対応して、センスアンプ及び書き込み回路
も複数存在する。つまり、半導体集積回路には複数のメ
モリ回路が備えられている。
【００１６】ここで、図２を参照して、図２において
は、ラッチ回路２３ｂがベリファイ用ラッチ回路として
示され、ラッチ回路２３ｃがプログラム用ラッチ回路と
して示されている。そして、ベリファイ回路２３ａはＥ
Ｘ−ＯＲ回路として示されている。そして、ラッチ回路
２３ｂにはプログラムデータが保持され、ラッチ回路２
３ｃにはベリファイデータが保持される。つまり、図示
の例では、ラッチ回路２３ｂ及び２３ｃがそれぞれ独立
している。
は、ラッチ回路２３ｂがベリファイ用ラッチ回路として
示され、ラッチ回路２３ｃがプログラム用ラッチ回路と
して示されている。そして、ベリファイ回路２３ａはＥ
Ｘ−ＯＲ回路として示されている。そして、ラッチ回路
２３ｂにはプログラムデータが保持され、ラッチ回路２
３ｃにはベリファイデータが保持される。つまり、図示
の例では、ラッチ回路２３ｂ及び２３ｃがそれぞれ独立
している。
【００１７】ここで、図３及び図４も参照して、まず、
自動プログラムコマンドとともにプログラムデータを入
力する（ステップＰ１）。ここでは、アドレス“０”及
び“１”に対応して同一のプログラムデータが入力され
るものとする（図４（ａ））。プログラムデータはクロ
ック１（図４（ｂ））に応じてベリファイデータとして
ベリファイ用ラッチ回路２３ｂに取り込まれラッチされ
る（ステップＰ２：図４（ｃ）及び（ｉ）にＩで示
す）。そして、このベリファイデータ（プログラムデー
タ）はクロック２（図４（ｇ）及び（ｍ））に応じてプ
ログラム用データとしてプログラム用ラッチ回路２３ｃ
に取り込まれラッチされる（ステップＰ３：図４（ｄ）
及び（ｊ）にIIで示す）。
自動プログラムコマンドとともにプログラムデータを入
力する（ステップＰ１）。ここでは、アドレス“０”及
び“１”に対応して同一のプログラムデータが入力され
るものとする（図４（ａ））。プログラムデータはクロ
ック１（図４（ｂ））に応じてベリファイデータとして
ベリファイ用ラッチ回路２３ｂに取り込まれラッチされ
る（ステップＰ２：図４（ｃ）及び（ｉ）にＩで示
す）。そして、このベリファイデータ（プログラムデー
タ）はクロック２（図４（ｇ）及び（ｍ））に応じてプ
ログラム用データとしてプログラム用ラッチ回路２３ｃ
に取り込まれラッチされる（ステップＰ３：図４（ｄ）
及び（ｊ）にIIで示す）。
【００１８】次に、ベリファイ用ラッチ回路２３ｂに取
り込んだデータ（ベリファイデータ）とセルメモリ２５
ａ（なお、図１には便宜上セルメモリは一つだけ示され
ているが、実際には複数のメモリセルが存在する）のデ
ータとをベリファイ回路（ＥＸ−ＯＲ回路）２３ａによ
って照合（ベリファイ）する（ステップＰ４：図４
（ｆ）及び（ｌ）参照）。そして、このベリファイ結果
がパス（Pass）であれば、ＥＸ−ＯＲ回路２３ａの出力
によってプログラム用ラッチ回路２３ｃのデータが１ビ
ットずつリセットされる（ステップＰ５：図４（ｌ）に
IIIで示す）。
り込んだデータ（ベリファイデータ）とセルメモリ２５
ａ（なお、図１には便宜上セルメモリは一つだけ示され
ているが、実際には複数のメモリセルが存在する）のデ
ータとをベリファイ回路（ＥＸ−ＯＲ回路）２３ａによ
って照合（ベリファイ）する（ステップＰ４：図４
（ｆ）及び（ｌ）参照）。そして、このベリファイ結果
がパス（Pass）であれば、ＥＸ−ＯＲ回路２３ａの出力
によってプログラム用ラッチ回路２３ｃのデータが１ビ
ットずつリセットされる（ステップＰ５：図４（ｌ）に
IIIで示す）。
【００１９】このようにして、プログラムデータ用ラッ
チ回路２３ｃ内のデータはFailビットを残してリセット
されることになり、Failビットのみについて再プログラ
ムが行われる（ステップＰ６：図４（ｈ）及び（ｎ）に
IVで示す）。
チ回路２３ｃ内のデータはFailビットを残してリセット
されることになり、Failビットのみについて再プログラ
ムが行われる（ステップＰ６：図４（ｈ）及び（ｎ）に
IVで示す）。
【００２０】上述のようにして、再プログラムが終了す
ると、次のベリファイの前に、プログラム用ラッチ回路
２３ｃにはベリファイ用ラッチ回路２３ｂに保持されて
いるデータが再び入力される（図４（ｄ）及び（ｊ）に
Ｖで示す）。これによって、ベリファイ後の再プログラ
ムは、常にベリファイの結果に応じ、Failビットに対す
る再プログラムを行うことができることになる。
ると、次のベリファイの前に、プログラム用ラッチ回路
２３ｃにはベリファイ用ラッチ回路２３ｂに保持されて
いるデータが再び入力される（図４（ｄ）及び（ｊ）に
Ｖで示す）。これによって、ベリファイ後の再プログラ
ムは、常にベリファイの結果に応じ、Failビットに対す
る再プログラムを行うことができることになる。
【００２１】そして、全ビットがPassとなると、プログ
ラム用ラッチ回路２３ｃがリセットされ、リセット信号
（ＥＸ−ＯＲ回路の出力）によってベリファイ用ラッチ
回路２３ｂがリセットされる（ステップＰ７：図４
（ｅ），（ｆ），（ｋ），及び（ｌ）にVIで示す）。
ラム用ラッチ回路２３ｃがリセットされ、リセット信号
（ＥＸ−ＯＲ回路の出力）によってベリファイ用ラッチ
回路２３ｂがリセットされる（ステップＰ７：図４
（ｅ），（ｆ），（ｋ），及び（ｌ）にVIで示す）。
【００２２】なお、この例では、フラッシュメモリにお
いて、データ（ビット）“０”とはメモリセルに書き込
みがされている状態、つまり、電圧が高い状態を表して
おり（以下状態という）、データ“１”とはメモリセ
ルが消去されている状態、つまり、電圧が低い状態を表
している（以下状態という）。従って、メモリセルに
書き込み（プログラム）を行う場合には、低い電圧を高
くすることを意味する。そして、ベリファイの際の判定
基準は、元データが“０”の際、プログラムデータが
“０”、読み出しデータが“０”であると、Ｐａｓｓと
なる。また、元データが“０”の際、プログラムデータ
が“１”、読み出しデータが“０”であると、Ｆａｉｌ
となる。同様に、元データが“１”の際、プログラムデ
ータが“０”、読み出しデータが“０”であると、Ｐａ
ｓｓとなり、元データが“１”の際、プログラムデータ
が“１”、読み出しデータが“１”であると、Ｐａｓｓ
となる。
いて、データ（ビット）“０”とはメモリセルに書き込
みがされている状態、つまり、電圧が高い状態を表して
おり（以下状態という）、データ“１”とはメモリセ
ルが消去されている状態、つまり、電圧が低い状態を表
している（以下状態という）。従って、メモリセルに
書き込み（プログラム）を行う場合には、低い電圧を高
くすることを意味する。そして、ベリファイの際の判定
基準は、元データが“０”の際、プログラムデータが
“０”、読み出しデータが“０”であると、Ｐａｓｓと
なる。また、元データが“０”の際、プログラムデータ
が“１”、読み出しデータが“０”であると、Ｆａｉｌ
となる。同様に、元データが“１”の際、プログラムデ
ータが“０”、読み出しデータが“０”であると、Ｐａ
ｓｓとなり、元データが“１”の際、プログラムデータ
が“１”、読み出しデータが“１”であると、Ｐａｓｓ
となる。
【００２３】いま、入力プログラムデータを“１１０
０”とする。プログラムデータ“１１００”はアドレス
（ビット）０及び１には何も書き込まないで、ビット２
及び３に書き込みを行うことを示しており、前述のよう
に、このプログラムデータはベリファイ用ラッチ回路２
３ｂ及びプログラム用ラッチ回路２３ｃにラッチされ
る。一方、読み出しデータを“１１０１”とすると、こ
の読み出しデータはビット０，１，及び３には何も書き
込まれておらず、ビット２に書き込みが行われたことを
表しており、この読み出しデータをプログラムデータと
比較すると、ビット０及び１については、プログラムデ
ータ及び読み出しデータともに“１”であるため、ベリ
ファイの結果はＰａｓｓとなり、プログラム用ラッチ回
路２３ｃはこのビットに関してリセットされることにな
り、プログラム用ラッチ回路２３ｃ内のデータは“１”
となる。
０”とする。プログラムデータ“１１００”はアドレス
（ビット）０及び１には何も書き込まないで、ビット２
及び３に書き込みを行うことを示しており、前述のよう
に、このプログラムデータはベリファイ用ラッチ回路２
３ｂ及びプログラム用ラッチ回路２３ｃにラッチされ
る。一方、読み出しデータを“１１０１”とすると、こ
の読み出しデータはビット０，１，及び３には何も書き
込まれておらず、ビット２に書き込みが行われたことを
表しており、この読み出しデータをプログラムデータと
比較すると、ビット０及び１については、プログラムデ
ータ及び読み出しデータともに“１”であるため、ベリ
ファイの結果はＰａｓｓとなり、プログラム用ラッチ回
路２３ｃはこのビットに関してリセットされることにな
り、プログラム用ラッチ回路２３ｃ内のデータは“１”
となる。
【００２４】同様に、ビット２に関しては、プログラム
データ及び読み出しデータともに“０”であるため、ベ
リファイの結果はＰａｓｓとなり、プログラム用ラッチ
回路２３ｃはこのビットに関してリセットされることに
なり、プログラム用ラッチ回路２３ｃ内のデータは
“１”となる。
データ及び読み出しデータともに“０”であるため、ベ
リファイの結果はＰａｓｓとなり、プログラム用ラッチ
回路２３ｃはこのビットに関してリセットされることに
なり、プログラム用ラッチ回路２３ｃ内のデータは
“１”となる。
【００２５】ビット３に関しては、プログラムデータが
“０”で読み出しデータともに“１”であるため、ベリ
ファイの結果はＦａｉｌとなり、前述のようにして、再
書き込みが行われることになる。そして、この再書き込
みが行われる際のプログラム用ラッチ回路２３ｃ内のデ
ータは“１１１０”となる。
“０”で読み出しデータともに“１”であるため、ベリ
ファイの結果はＦａｉｌとなり、前述のようにして、再
書き込みが行われることになる。そして、この再書き込
みが行われる際のプログラム用ラッチ回路２３ｃ内のデ
ータは“１１１０”となる。
【００２６】このように、図示の半導体集積回路では、
自動プログラムコマンドとともにプログラムデータが入
力され、入力プログラムデータがベリファイの際データ
を比較するための照合用データとしてベリファイ用ラッ
チ回路２３ｂに保持される。次に、ベリファイ用ラッチ
回路２３ｂのデータがプログラムデータ用ラッチ回路２
３ｃに入力され、ベリファイ回路（ＥＸ−ＯＲ回路）２
３ａによってプログラム前ベリファイが実行される。そ
して、ベリファイ結果に応じてＥＸ−ＯＲ回路２３ａに
よってプログラムデータ用ラッチ回路２３ｃからPassし
たビットがリセットされる。次に、Fail ビットのみに
ついて再プログラムが実行され、全ビットがPassした時
点で、ベリファイ用ラッチ回路２３ｂ及びプログラム用
ラッチ回路２３ｃがともにリセットされる。
自動プログラムコマンドとともにプログラムデータが入
力され、入力プログラムデータがベリファイの際データ
を比較するための照合用データとしてベリファイ用ラッ
チ回路２３ｂに保持される。次に、ベリファイ用ラッチ
回路２３ｂのデータがプログラムデータ用ラッチ回路２
３ｃに入力され、ベリファイ回路（ＥＸ−ＯＲ回路）２
３ａによってプログラム前ベリファイが実行される。そ
して、ベリファイ結果に応じてＥＸ−ＯＲ回路２３ａに
よってプログラムデータ用ラッチ回路２３ｃからPassし
たビットがリセットされる。次に、Fail ビットのみに
ついて再プログラムが実行され、全ビットがPassした時
点で、ベリファイ用ラッチ回路２３ｂ及びプログラム用
ラッチ回路２３ｃがともにリセットされる。
【００２７】なお、メモリセルの電圧（Vt）がベリファ
イの判定レベル近傍にある場合には、Pass/Fail 判定が
ベリファイ時の状況により異なることがある。例えば、
一度Passしたセルが次回のベリファイではワードの揺れ
などによりFailと判定されることがある。このような場
合には、一度Passと判定されたデータがラッチからリセ
ットされてしまうとFailビットであっても再プログラム
されることはなくなる。このような不具合を防止するた
め、毎回ベリファイ前にプログラムデータを初期状態に
戻して、改めてベリファイの結果に応じてPassデータの
みリセットをかける（II）（III）（VII）。なお、（VI
I）では、前回のベリファイでPassしたが、次にFailと
なり再びプログラムを行っている例が示されている。
イの判定レベル近傍にある場合には、Pass/Fail 判定が
ベリファイ時の状況により異なることがある。例えば、
一度Passしたセルが次回のベリファイではワードの揺れ
などによりFailと判定されることがある。このような場
合には、一度Passと判定されたデータがラッチからリセ
ットされてしまうとFailビットであっても再プログラム
されることはなくなる。このような不具合を防止するた
め、毎回ベリファイ前にプログラムデータを初期状態に
戻して、改めてベリファイの結果に応じてPassデータの
みリセットをかける（II）（III）（VII）。なお、（VI
I）では、前回のベリファイでPassしたが、次にFailと
なり再びプログラムを行っている例が示されている。
【００２８】
【発明の効果】以上説明したように、本発明では、再プ
ログラムをFailビットについてのみ実行するようにした
から、過剰書き込みによるセルに対する無駄なストレス
がかからなくなるという効果がある。
ログラムをFailビットについてのみ実行するようにした
から、過剰書き込みによるセルに対する無駄なストレス
がかからなくなるという効果がある。
【００２９】また、再プログラムをFailビットについて
のみ実行するようにしたから、電圧供給回路の負担が軽
減されるという効果もある。そして、半導体集積回路が
低電圧化する中で、全ビット分のプログラム電圧を供給
するのは困難となり、数ビットずつの分割書き込み制御
が行われる際、分割書き込みの制御を容易に行うことが
できるという効果もある
のみ実行するようにしたから、電圧供給回路の負担が軽
減されるという効果もある。そして、半導体集積回路が
低電圧化する中で、全ビット分のプログラム電圧を供給
するのは困難となり、数ビットずつの分割書き込み制御
が行われる際、分割書き込みの制御を容易に行うことが
できるという効果もある
【図１】本発明による半導体集積回路の一例を示すブロ
ック図である。
ック図である。
【図２】図１に示す半導体集積回路の要部を示すブロッ
ク図である。
ク図である。
【図３】図１に示す半導体集積回路のベリファイ動作を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図４】図１に示す半導体集積回路のベリファイ動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図５】従来の半導体集積回路の要部を示すブロック図
である。
である。
【図６】図５に示す半導体集積回路のベリファイ動作を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図７】図５に示す半導体集積回路のベリファイ動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
２１ 入出力バッファ（Ｉ／Ｏ）バッファ ２２ コマンドコントロール回路 ２３ ビットコントロール回路 ２３ａ ベリファイ回路（ＥＸ−ＯＲ回路） ２３ｂ ベリファイ用ラッチ回路 ２３ｃ プログラム用ラッチ回路 ２４ クロック発生器 ２５ メモリ回路 ２５ａ メモリセル（セル） ２５ｂ センスアンプ（ＳＡ） ２５ｃ 書き込み回路 ２６ アドレスバッファ ２７ Ｘデコーダ ２８ Ｙデコーダ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−294565（ＪＰ，Ａ) 特開 平６−120454（ＪＰ，Ａ) 特開 昭60−15896（ＪＰ，Ａ) 特表 平４−507320（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00
Claims (6)
- 【請求項１】 複数のメモリセルを備え、書き込み回路
によって前記メモリセルにプログラムデータをセルデー
タとして書き込んで該セルデータが正しく書き込まれて
いるか否かのベリファイ動作を行うようにした半導体集
積回路において、前記プログラムデータをベリファイ用
データとして保持する第１のラッチ回路と、前記プログ
ラムデータをベリファイ毎にあらためて書き込み用デー
タとして保持して書き込み回路に与える第２のラッチ回
路と、前記セルデータと前記ベリファイ用データとをベ
リファイしてベリファイ結果がパスであると前記書き込
み用データを１ビットずつリセットするベリファイ手段
とを有することを特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載された半導体集積回路に
おいて、前記ベリファイ結果がパスでない場合のみ前記
第２のラッチ回路から前記書き込み回路にデータが与え
られて再プログラムを行うようにしたことを特徴とする
半導体集積回路。 - 【請求項３】 請求項１に記載された半導体集積回路に
おいて、前記ベリファイ手段は前記セルデータが与えら
れるとともに前記ベリファイ用データが与えられる排他
的ＯＲ回路であることを特徴とする半導体集積回路。 - 【請求項４】 請求項１に記載された半導体集積回路に
おいて、前記書き込み用データとして前記ベリファイ用
データが前記第１のラッチ回路から前記第２のラッチ回
路に与えられるようにしたことを特徴とする半導体集積
回路。 - 【請求項５】 請求項１に記載された半導体集積回路に
おいて、前記ベリファイ結果がパスでない場合にはフェ
イルビットとされ、前記ベリファイ手段は前記書き込み
用データを前記フェイルビットを残してリセットして、
該フェイルビットのみが前記書き込み回路によって前記
メモリセルに再プログラムされるようにしたことを特徴
とする半導体集積回路。 - 【請求項６】 請求項１に記載された半導体集積回路に
おいて、前記ベリファイ手段は前記ベリファイ結果が全
てのビットについてパスとなると前記第１及び前記第２
のラッチ回路をリセットするようにしたことを特徴とす
る半導体集積回路。
Priority Applications (4)
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|---|---|---|---|
| JP11227998A JP3093723B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体集積回路 |
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ID=14582731
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| KR100535650B1 (ko) * | 2002-07-15 | 2005-12-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 블럭 선택 회로 |
| JP4005000B2 (ja) * | 2003-07-04 | 2007-11-07 | 株式会社東芝 | 半導体記憶装置及びデータ書き込み方法。 |
| WO2006044163A2 (en) * | 2004-10-12 | 2006-04-27 | Atmel Corporation | System and method for avoiding offset in and reducing the footprint of a non-volatile memory |
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| US7259983B2 (en) * | 2005-05-27 | 2007-08-21 | Spansion Llc | Page buffer architecture for programming, erasing and reading nanoscale resistive memory devices |
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| KR101039962B1 (ko) * | 2009-06-29 | 2011-06-09 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 프로그램 방법 |
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| US9384858B2 (en) * | 2014-11-21 | 2016-07-05 | Wisconsin Alumni Research Foundation | Computer system predicting memory failure |
| US9966124B2 (en) * | 2016-09-02 | 2018-05-08 | Toshiba Memory Corporation | Memory device |
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| JPH0482090A (ja) * | 1990-07-23 | 1992-03-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2821278B2 (ja) * | 1991-04-15 | 1998-11-05 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH06120454A (ja) * | 1992-09-30 | 1994-04-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
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-
1998
- 1998-04-22 JP JP11227998A patent/JP3093723B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,396 patent/US6118703A/en not_active Expired - Lifetime
- 1999-04-22 TW TW088106474A patent/TW425721B/zh not_active IP Right Cessation
- 1999-04-22 KR KR1019990014435A patent/KR100291807B1/ko not_active IP Right Cessation
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