KR100823174B1

KR100823174B1 - 멀티-페이지 프로그램 스킴을 갖는 플래시 메모리 장치 및그것의 멀티-페이지 프로그램 방법

Info

Publication number: KR100823174B1
Application number: KR1020070019764A
Authority: KR
Inventors: 강동구
Original assignee: 삼성전자주식회사
Priority date: 2007-02-27
Filing date: 2007-02-27
Publication date: 2008-04-18
Also published as: US20080205161A1; US7701775B2

Abstract

여기에 제공되는 플래시 메모리 장치는 워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고 상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함한다. 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 그리고 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성된다.

Description

멀티-페이지 프로그램 스킴을 갖는 플래시 메모리 장치 및 그것의 멀티-페이지 프로그램 방법{FLASH MEMORY DEVICE WITH MULTI-PAGE PROGRAM SCHEME AND MULTI-PAGE PROGRAM METHOD THEREOF}

도 1은 일반적인 페이지 단위 프로그램 방식에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 3은 본 발명의 바람직한 실시예들에 따른 도 2에 도시된 페이지 버퍼 블록 중 일부를 보여주는 블록도이다.

도 4는 도 3에 도시된 페이지 버퍼로 데이터 비트들을 로드하는 동작을 설명하기 위한 도면이다.

도 5는 도 3에 도시된 페이지 버퍼의 프로그램 확인 래치를 설정하는 동작을 설명하기 위한 도면이다.

도 6은 멀티-비트 데이터에 대응하는 가능한 상태들(또는 셀 상태들)와 검증 전압들 사이의 관계를 보여주는 도면이다.

도 7은 멀티-비트 데이터의 프로그램 동작 동안 프로그램 실행 구간과 프로그램 검증 구간 사이의 관계를 보여주는 도면이다.

도 8은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.

도 9는 본 발명의 다른 실시예들에 따른 페이지 버퍼를 개략적으로 보여주는 블록도이다.

도 10은 본 발명의 다른 실시예들에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.

도 11은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 메모리 셀 어레이 200 : 페이지 버퍼 블록

300 : 열 선택 회로 400 : 행 선택 회로

500 : 워드 라인 전압 발생 회로 600 : 제어 로직

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 하나의 셀에 멀티-비트 데이터를 저장하는 플래시 메모리 장치에 관한 것이다.

최근, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재상 기능)을 제공하기 위해서 점차적으로 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2-비트 데이터 또는 그 보다 많은 데이터 비트들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 예시적인 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON-VOLATILE MEMORY DEVICE HAVING MULTI-BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI-BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '00', 그리고 데이터 01'을 각각 나타내는 4개의 상태들 중 하나를 갖는다.

멀티-비트 데이터를 메모리 셀에 프로그램하는 방법은 다양하게 구현될 수 있다. 예를 들면, 메모리 셀들 각각에 저장되는 2개의 데이터 비트들은 각각 페이지 데이터(이하, LSB 데이터 및 MSB 데이터라 칭함)를 구성할 것이다. 이러한 경우, 먼저, LSB 데이터 비트가 메모리 셀에 프로그램되고 그 다음에 MSB 데이터 비트가 메모리 셀에 프로그램될 수 있다. 이하, 이러한 프로그램 방식을 페이지 단위 프로그램 방식이라 칭한다. 페이지 단위 프로그램 방식을 좀 더 구체적으로 설명하면 다음과 같다.

하나의 메모리 셀은 "11", "10", "00" 및 "01" 상태들 중 어느 하나를 갖도록 프로그램될 것이다. 편의상, "11", "10", "00" 및 "01" 상태들은 각각 ST0, ST1, ST2, ST3에 대응한다고 가정하자. "11" 상태를 갖는 메모리 셀은 소거된 메모리 셀이며, "10" 상태를 갖는 메모리 셀의 문턱 전압은 "11" 상태의 메모리 셀의 문턱 전압보다 높다. "00" 상태를 갖는 메모리 셀의 문턱 전압은 "10" 상태의 메모리 셀의 문턱 전압보다 높고, "01" 상태를 갖는 메모리 셀의 문턱 전압은 "00" 상태의 메모리 셀의 문턱 전압보다 높다. 이러한 조건 하에서, LSB 프로그램 동작이 수행되면, 도 1a에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태(ST1)를 갖는다. LSB 프로그램 동작 다음에 이어지는 MSB 프로그램 동작이 수행되면, 도 1b에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태를 갖는 반면에, "10" 상태의 메모리 셀은 "10" 상태 또는 "00" 상태를 갖는다. 즉, LSB 데이터가 '1'일 때 메모리 셀은 01 상태로 프로그램되는 반면에, LSB 데이터가 '0'일 때 메모리 셀은 00 상태로 프로그램될 것이다. 다시 말해서, LSB 프로그램 동작시 프로그램된 LSB 데이터의 값을 이용하여 MSB 프로그램 동작이 수행될 것이다. LSB 데이터는 MSB 프로그램 동작이 실행되기 이전에 메모리 셀로부터 읽혀지며, 읽혀진 LSB 데이터에 따라 MSB 프로그램 동작이 실행될 것이다. 그러한 읽기 동작은 초기 읽기 동작이라 불린다.

앞서 설명된 페이지 단위 프로그램 방식은 래치 수를 줄일 수 있는 이점을 갖는 반면에, 그러한 방식은 초기 읽기 동작을 필요로 할 뿐만 아니라 프로그램 횟수의 증가로 인한 디스터브 문제를 초래할 것이다. 여기서, 프로그램 횟수는 프로그램 루프 횟수를 나타내는 것이 아니라 LSB 프로그램 동작과 MSB 프로그램 동작을 포함할 것이다. 즉, 각 프로그램 동작은 복수의 프로그램 루프들로 구성될 것이다.

본 발명의 목적은 초기 읽기 동작 없이 멀티-비트 데이터를 프로그램할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명의 예시적인 실시예들은 워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고 상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며, 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 그리고 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치를 제공할 것이다.

예시적인 실시예에 있어서, 상기 검증 읽기 동작이 패스될 때, 상기 감지 증폭 및 기입 드라이버 회로는 상기 저장된 데이터 비트들에 관계없이 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 금지 전압으로 구동하도록 구성된다.

예시적인 실시예에 있어서, 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들이 모두 프로그램 금지 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 금지 전압으로 구동하도록 구성된다.

예시적인 실시예에 있어서, 상기 검증 읽기 동작이 패스될 때, 상기 감지 증폭 및 기입 드라이버 회로에 저장된 상기 프로그램될 데이터 비트들은 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동되도록 프로그램 금지 데이터로 설정된다.

예시적인 실시예에 있어서, 상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하지 않을 때 검증 읽기 동작을 수행하지 않도록 구성된다.

본 발명의 다른 예시적인 실시예들은 워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고 상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며, 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들을 저장하는 프로그램 데이터 래치 회로와 상기 프로그램될 데이터 비트들에 따라 프로그램 데이터 비트 또는 프로그램 금지 데이터 비트로 설정되는 프로그램 확인 래치를 포함하는 플래시 메모리 장치를 제공할 것이다.

예시적인 실시예에 있어서, 상기 프로그램 데이터 래치 회로에 저장된 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때, 상기 감지 증폭 및 기입 드라이버 회로는 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 구성된다.

예시적인 실시예에 있어서, 프로그램 검증 구간 동안, 상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하는 지의 여부에 따라 검증 읽기 동작을 수행하도록 구성된다.

예시적인 실시예에 있어서, 상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성된다.

예시적인 실시예에 있어서, 상기 검증 읽기 동작이 패스될 때, 상기 프로그램 확인 래치는 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동하도록 프로그램 금지 데이터 비트로 설정된다.

예시적인 실시예에 있어서, 상기 프로그램 확인 래치에 저장된 값에 의거하여 프로그램 동작이 패스되었는 지의 여부가 판별된다.

예시적인 실시예에 있어서, 상기 프로그램 데이터 래치 회로는 상기 프로그 램될 데이터 비트들을 각각 저장하는 래치들을 포함한다.

예시적인 실시예에 있어서, 상기 프로그램될 데이터 비트들이 입력되기 이전에, 상기 프로그램 확인 래치 회로는 프로그램 금지 데이터 비트로 설정된다.

예시적인 실시예에 있어서, 상기 프로그램 데이터 래치 회로에 저장된 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때, 상기 감지 증폭 및 기입 드라이버 회로의 프로그램 확인 래치 회로는 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 전압으로 구동되도록 프로그램 데이터 비트로 설정된다.

본 발명의 또 다른 예시적인 실시예들은 워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고 상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며, 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들을 저장하는 래치들을 포함하며; 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 그리고 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치를 제공할 것이다.

예시적인 실시예에 있어서, 상기 검증 읽기 동작이 패스될 때, 상기 래치들에 각각 저장된 상기 프로그램될 데이 비트들은 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동되도록 프로그램 금지 데이터로 각각 설정 된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 행들과 열들로 배열된 메모리 셀들(미도시됨)을 갖는 메모리 셀 어레이(100)를 포함하며, 메모리 셀들 각각은, 바람직하게는, M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 저 장할 것이다. 페이지 버퍼 블록(200)은 메모리 셀 어레이(100)로부터/에 멀티-비트 데이터를 읽도록/프로그램하도록 구성될 것이다. 페이지 버퍼 블록(200)은 읽기 동작과 기입 동작을 수행하기에 적합하도록 감지 증폭 및 기입 드라이버 회로로서 구성될 것이다. 열 선택 회로(300)는 페이지 버퍼 블록(200)과 입출력 인터페이스(미도시됨) 사이의 데이터 전송 경로를 제공할 것이다. 행 선택 회로(400)는 메모리 셀 어레이(100)의 행들을 선택하고 선택된 행을 워드 라인 전압으로 구동할 것이다. 워드 라인 전압 발생 회로(500)는 각 동작 모드에 필요한 워드 라인 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압, 검증 읽기 전압, 등)을 발생하도록 구성될 것이다. 잘 알려진 바와 같이, 워드 라인 전압으로서 프로그램 전압은 프로그램 루프들의 반복시 정해진 증가분만큼 증가될 것이다. 제어 로직(600)은 플래시 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다.

도 3은 본 발명의 바람직한 실시예들에 따른 도 2에 도시된 페이지 버퍼 블록 중 일부를 개략적으로 보여주는 블록도이고, 도 4는 도 3에 도시된 페이지 버퍼로 데이터 비트들을 로드하는 동작을 설명하기 위한 도면이며, 도 5는 도 3에 도시된 페이지 버퍼의 프로그램 확인 래치를 설정하는 동작을 설명하기 위한 도면이다.

하나의 열에 대응하는 페이지 버퍼(PB)가 도 3에 도시되어 있다. 본 발명의 예시적인 실시예들에 따른 페이지 버퍼(PB)는 감지 증폭 및 기입 드라이버 회로로서 복수 개의 래치들(LCH0∼LCHx)을 포함할 것이다. 예를 들면, 하나의 메모리 셀에 4-비트 데이터가 저장되는 경우, 페이지 버퍼(PB)는 5개의 래치들로 구성될 것이다. 래치들(LCH1∼LCHx)은 프로그램될 멀티-비트 데이터를 저장하는 데 사용되 고, 래치(LCH0)는 래치들(LCH1∼LCHx)에 저장된 값들의 조합을 저장하는 데 사용될 것이다. 이하, 래치(LCH0)를 프로그램 확인 래치(program confirm latch)라 칭하고, 래치들(LCH1∼LCHx)을 프로그램 데이터 래치 회로(program data latch circuit)라 칭한다. 프로그램 데이터 래치 회로(LCH1∼LCHx)에는 덤프 스킴(또는 쉬프트 스킴)에 따라 프로그램될 데이터 비트들이 로드될 것이다.

예를 들면, 도 4에 도시된 바와 같이, 프로그램 데이터 래치 회로가 4개의 래치들(LCH1∼LCH4)로 구성되는 경우, 먼저, 래치(LCH4)에 제 1 데이터 비트(또는 제 1 페이지 데이터 비트)가 로드될 것이다. 래치(LCH4)에 로드된 제 1 데이터 비트가 래치(LCH3)로 덤프된 후, 래치(LCH4)에 제 2 데이터 비트(또는 제 2 페이지 데이터 비트)가 로드될 것이다. 래치(LCH3)로 덤프된 제 1 데이터 비트가 래치(LCH2)로 덤프되고 래치(LCH4)에 로드된 제 2 데이터 비트가 래치(LCH3)로 덤프된 후, 래치(LCH4)에 제 3 데이터 비트(또는 제 3 페이지 데이터 비트)가 로드될 것이다. 마지막으로, 래치(LCH2)로 덤프된 제 1 데이터 비트가 래치(LCH1)로 덤프되고 래치(LCH3)으로 덤프된 제 2 데이터 비트가 래치(LCH2)로 덤프되며 래치(LCH4)에 로드된 제 3 데이터 비트가 래치(LCH3)로 덤프된 후, 래치(LCH4)에 제 4 데이터 비트(또는 제 4 페이지 데이터 비트)가 로드될 것이다. 이러한 덤프 스킴을 통해 프로그램될 데이터 비트들(또는 페이지 데이터 비트들)이 페이지 버퍼(PB)에 로드될 것이다.

이 실시예에 있어서, 프로그램될 데이터가 입력되기 이전에, 프로그램 확인 래치 회로는 프로그램 금지 데이터 비트로 설정될 것이다. 하지만, 프로그램될 데 이터가 입력되기 이전에 프로그램 확인 래치 회로가 프로그램 데이터 비트로 설정될 수도 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

프로그램 데이터 래치 회로로 프로그램될 페이지 데이터 비트들을 로드하는 방식이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

다시 도 3을 참조하면, 프로그램 확인 래치(LCH0)는 프로그램 데이터 래치 회로에 저장된 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트(예를 들면, '0')일 때 '0'의 데이터 비트로 설정될 것이다. 이에 반해서, 프로그램 확인 래치(LCH0)는 프로그램 데이터 래치 회로에 저장된 데이터 비트들 모두가 프로그램 금지 데이터 비트(예를 들면, '1')일 때 '1'의 데이터 비트로 설정될 것이다. 전자의 경우, 도 5에 도시된 바와 같이, 프로그램 실행 구간 동안 비트 라인(BL)은 프로그램 전압(예를 들면, 접지 전압)으로 구동될 것이다. 후자의 경우, 도 5에 도시된 바와 같이, 프로그램 실행 구간 동안 비트 라인(BL)은 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다.

본 발명에 따른 페이지 버퍼(PB)는 제어 로직(600)으로부터의 프로그램 검증 코드(VFY_CODE)가 프로그램 데이터 래치 회로에 저장된 데이터 값들에 대응하는 상태의 프로그램 검증 구간을 나타내는 지의 여부에 따라 검증 읽기 동작을 선택적으로 수행하도록 구성될 것이다. 여기서, 프로그램 검증 코드(VFY_CODE)는 매 프로그램 루프의 각 프로그램 검증 구간을 나타낼 것이다. 예를 들면, 프로그램 검증 코드(VFY_CODE)가 프로그램 데이터 래치 회로에 저장된 데이터 값들에 대응하는 상태 의 프로그램 검증 구간을 나타낼 때, 페이지 버퍼(PB)를 통해 프로그램된 메모리 셀로부터 셀 데이터 비트가 읽혀질 것이다. 프로그램 검증 코드(VFY_CODE)가 프로그램 데이터 래치 회로에 저장된 데이터 값들에 대응하는 상태의 프로그램 검증 구간을 나타내지 않을 때, 페이지 버퍼(PB)를 통해 프로그램된 메모리 셀로부터 셀 데이터 비트가 읽혀지지 않을 것이다.

이상의 설명으로부터 이해되는 바와 같이, 페이지 버퍼(PB)는 프로그램 데이터 래치 회로에 저장된 데이터 및 프로그램 검증 코드(VFY_CODE)에 의거하여 매 프로그램 루프의 프로그램 검증 동작이 수행될 지의 여부를 판별함으로써 초기 읽기 동작 없이 멀티-비트 데이터를 프로그램할 수 있다.

도 6은 멀티-비트 데이터에 대응하는 가능한 상태들(또는 셀 상태들)과 검증 전압들 사이의 관계를 보여주는 도면이고, 도 7은 멀티-비트 데이터의 프로그램 동작 동안 프로그램 실행 구간과 프로그램 검증 구간 사이의 관계를 보여주는 도면이다.

하나의 메모리 셀에 복수의 데이터 비트들을 저장하기 위해서, 본 발명의 경우, 프로그램될 데이터 비트들(또는 프로그램될 페이지 데이터 비트들)이 페이지 버퍼(PB)에 모두 로드될 것이다. 로드된 데이터 비트들은 도 6에 도시된 상태들 중 어느 하나에 대응할 것이다. 프로그램 루프의 반복시, 도 7에 도시된 바와 같이, 검증 읽기 동작이 하나 또는 그 보다 많은 상태들에 대해서 각각 수행될 것이다. 즉, 하나의 프로그램 루프 내에서 상태들(예를 들면, ST1- ST2 또는 ST1-ST3)에 대한 검증 읽기 동작들이 순차적으로 수행될 것이다. 이는 이후 상세히 설명될 것이 다. 도 7에 도시된 바와 같이, 문턱 전압 산포를 정확하게 제어하기 위해서 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식이 사용될 것이다. 그러한 프로그래밍 방식에 따르면, 프로그램 전압(Vpgm)은 프로그램 루프들이 반복됨에 따라 단계적으로 증가될 것이다. ISPP 방식에 따라 프로그램 전압을 생성하는 회로들이 U.S. Patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허번호 제2002-39744호에 "FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

도 8은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명의 편의상, 하나의 메모리 셀에 4-비트 데이터를 저장하는 동작이 설명될 것이다.

먼저, 프로그램될 4개의 데이터 비트들(또는 페이지 데이터 비트들)은 열 선택 회로(300)를 통해 페이지 버퍼(PB)의 프로그램 데이터 래치 회로(LCH1∼LCH4)로 순차적으로 로드될 것이다. 일단 프로그램 데이터 래치 회로(LCH1∼LCH4)에 데이터가 로드되면, 도 5에서 설명된 바와 같이, 로드된 데이터에 따라 프로그램 확인 래치(LCH0)가 '1' 또는 '0'로 설정될 것이다. 예를 들면, 프로그램 확인 래치(LCH0)는 프로그램 데이터 래치 회로(LCH1∼LCH4)에 저장된 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트(예를 들면, '0')일 때 '0'의 데이터 비트로 설정될 것 이다. 이에 반해서, 프로그램 확인 래치(LCH0)는 프로그램 데이터 래치 회로(LCH1∼LCH4)에 저장된 데이터 비트들 모두가 프로그램 금지 데이터 비트(예를 들면, '1')일 때 '1'의 데이터 비트로 설정될 것이다.

그 다음에, 프로그램 전압이 행 선택 회로(400)를 통해 워드 라인으로 공급될 것이다. 또한, 비트 라인(BL)은, 도 8에 도시된 바와 같이, 프로그램 확인 래치(LCH0)에 저장된 값에 따라 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건은 정해진 시간 동안 유지될 것이다. 이후, 메모리 셀이 요구되는 상태로 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 동작이 수행될 것이다. 첫 번째 프로그램 루프에서는 ST1 상태로 메모리 셀이 프로그램되었는 지의 여부가 판별될 것이다. 이를 위해서, 제어 로직(600)은 제 1 프로그램 검증 구간을 나타내는 프로그램 검증 코드(VFY_CODE)를 발생하고, 워드 라인 전압 발생 회로(500)는 프로그램 검증 코드(VFY_CODE)에 응답하여 제 1 프로그램 검증 구간에 대응하는 프로그램 검증 전압(VVFY1)을 발생할 것이다. 그렇게 생성된 프로그램 검증 전압(VVFY1)이 워드 라인으로 인가된 상태에서 검증 읽기 동작이 수행될 것이다.

앞서 언급된 바와 같이, 페이지 버퍼에 있어서, 검증 읽기 동작은 프로그램 데이터 래치 회로(LCH1∼LCH4)의 데이터 비트들에 대응하는 상태가 프로그램 검증 코드(VFY_CODE)의 프로그램 검증 구간을 나타낼 때 수행될 것이다. 설명의 편의상, 프로그램 데이터 래치 회로(LCH1∼LCH4)에 로드된 데이터 비트들이 데이터 상태(ST4)에 대응한다고 가정하자. 이러한 가정에 따르면, 프로그램 데이터 래치 회 로(LCH1∼LCH4)에 로드된 데이터 비트들이 ST4 상태에 대응하고 프로그램 검증 코드(VFY_CODE)가 제 1 프로그램 검증 구간을 나타내기 때문에, 검증 읽기 동작은 수행되지 않는다. 예를 들면, 프로그램 검증 코드(VFY_CODE)의 값들이 프로그램 데이터 래치 회로(LCH1∼LCH4)에 로드된 데이터 비트들와 일치하지 않을 때, 도 8에 도시된 바와 같이, 검증 읽기 동작은 디세이블될 것이다.

상술한 바와 같은 방식으로 프로그램 루프들이 반복적으로 수행될 것이다. 도 7에 도시된 바와 같이, 프로그램 루프 횟수가 증가함에 따라, 프로그램 검증 구간 동안 수행되는 검증 읽기 동작이 복수의 상태들에 대해서 각각 수행될 것이다. 프로그램 데이터 래치 회로(LCH1∼LCH4)에 로드된 데이터 비트들의 상태(ST4)에 대응하는 검증 읽기 동작이 수행되지 않았기 때문에, 프로그램 확인 래치(LCH0)의 값은 그대로 유지될 것이다.

프로그램 루프의 반복에 따라 프로그램 검증 코드(VFY_CODE)가 제 4 프로그램 검증 구간(ST4에 대응함)을 나타낼 것이다. 프로그램 데이터 래치 회로(LCH1∼LCH4)에 로드된 데이터 비트들이 ST4 상태에 대응하고 프로그램 검증 코드(VFY_CODE)가 제 4 프로그램 검증 구간을 나타내기 때문에, 검증 읽기 동작은 수행될 것이다. 다시 말해서, 프로그램 검증 코드(VFY_CODE)의 값들이 프로그램 데이터 래치 회로(LCH1∼LCH4)에 로드된 데이터 비트들와 일치할 때, 도 8에 도시된 바와 같이, 검증 읽기 동작은 인에이블될 것이다. 검증 읽기 동작의 결과로서 메모리 셀이 온 셀로 판별되는 경우, 프로그램 확인 래치(LCH0)의 값은 그대로 유지될 것이다. 이는 메모리 셀이 요구되는 상태(ST4)로 프로그램되지 않음을 의미한다. 이 러한 경우, 메모리 셀은 다음의 프로그램 루프에서 앞서 언급된 것과 실질적으로 동일하게 프로그램될 것이다. 검증 읽기 동작의 결과로서 메모리 셀이 오프 셀로 판별되는 경우, 프로그램 확인 래치(LCH0)의 값은 '0'에서 '1'로 변경될 것이다. 이는 메모리 셀이 요구되는 상태(ST4)로 프로그램되었음을 의미한다. 이러한 경우, 메모리 셀은 다음의 프로그램 루프에서 프로그램 금지될 것이다. 또는, 상태(ST4)가 가장 높은 문턱 전압 분포에 대응하는 경우, 프로그램 동작은 종료될 것이다.

이 실시예에 있어서, 매 프로그램 루프의 검증 읽기 동작들의 횟수는 적절하게 조정될 것이다. 예를 들면, ISPP 스킴에 따라 프로그램 동작이 수행됨에 따라, 개략적인 문턱 전압 변화를 예측하는 것이 가능할 것이다. 그러한 예측 결과에 따라 매 프로그램 루프의 검증 읽기 동작들이 결정될 수 있다.

이상의 설명으로부터 알 수 있듯이, 초기 읽기 동작 없이 멀티-비트 데이터를 동시에 메모리 셀에 프로그램하는 것이 가능하다. 이러한 프로그램 방식을 멀티 페이지 프로그램 스킴이라 칭한다. 또한, 멀티-비트 데이터를 동시에 프로그램함으로써 프로그램 횟수를 줄이는 것이 가능하다. 여기서, 프로그램 횟수는 프로그램 루프 횟수가 아님에 주의해야 할 것이다. 프로그램 횟수는 앞서 설명된 LSB 프로그램 동작과 MSB 프로그램 동작을 포함하는 프로그램 동작들의 횟수를 나타낼 것이다. 따라서, 페이지 단위 프로그램 스킴과 비교하여 볼 때, 본 발명에 따른 멀티 페이지 프로그램 시킴은 프로그램 횟수의 감소에 따라 디스터브가 감소되게 할 것이다.

도 9를 참조하면, 본 발명의 다른 실시예들에 따른 페이지 버퍼(PB)는 복수 개의 래치들을 포함할 것이다. 예를 들면, 하나의 메모리 셀에 4-비트 데이터가 저장되는 경우, 페이지 버퍼(PB)는 4개의 래치들(LCH0∼LCH3)을 포함할 것이다. 래치들(LCH0∼LCH3)은 프로그램 데이터 래치 회로를 구성할 것이다. 프로그램 데이터 래치 회로(LCH0∼LCH3)에는 앞서 언급된 것과 동일한 방식 즉, 덤프 스킴에 따라 프로그램될 데이터 비트들(또는 페이지 데이터 비트들)이 로드될 것이다. 로드된 데이터 비트들 중 적어도 하나가 '0'일 때, 비트 라인에는 프로그램 실행 구간 동안 프로그램 전압(예를 들면, 접지 전압)이 공급될 것이다. 로드된 데이터 비트들 모두가 '1'일 때, 비트 라인에는 프로그램 실행 구간 동안 프로그램 금지 전압(예를 들면, 전원 전압)이 공급될 것이다. 검증 읽기 구간에 있어서, 프로그램 검증 코드(VFY_CODE)의 프로그램 검증 구간이 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들의 상태를 나타낼 때만, 검증 읽기 동작이 페이지 버퍼(PB)를 통해 수행될 것이다. 검증 읽기 동작의 결과로서 메모리 셀이 오프 셀로 판별될 때, 다음의프로그램 루프에서 프로그램 동작 및 검증 읽기 동작이 수행되지 않도록 래치들(LCH0∼LCH3)이 '1'로 설정될 것이다.

도 10은 본 발명의 다른 실시예들에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명의 편의상, 하나의 메모리 셀에 4-비트 데이터를 저장하는 동작이 설명될 것이다.

먼저, 프로그램될 4개의 데이터 비트들(또는 페이지 데이터 비트들)은 열 선택 회로(300)를 통해 페이지 버퍼(PB)의 프로그램 데이터 래치 회로(LCH0∼LCH3)로 순차적으로 로드될 것이다. 그 다음에, 프로그램 전압이 행 선택 회로(400)를 통해 워드 라인으로 공급될 것이다. 또한, 비트 라인(BL)은, 도 10에 도시된 바와 같이, 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들에 따라 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건은 정해진 시간 동안 유지될 것이다. 이후, 메모리 셀이 요구되는 상태로 프로그램되었는 지의 여부를 판별하기 위한 검증 읽기 동작이 수행될 것이다. 첫 번째 프로그램 루프에서는 ST1 상태로 메모리 셀이 프로그램되었는 지의 여부가 판별될 것이다. 이를 위해서, 제어 로직(600)은 제 1 프로그램 검증 구간을 나타내는 프로그램 검증 코드(VFY_CODE)를 발생하고, 워드 라인 전압 발생 회로(500)는 프로그램 검증 코드(VFY_CODE)에 응답하여 제 1 프로그램 검증 구간에 대응하는 프로그램 검증 전압(VVFY1)을 발생할 것이다. 그렇게 생성된 프로그램 검증 전압(VVFY1)이 워드 라인으로 인가된 상태에서 검증 읽기 동작이 수행될 것이다.

앞서 언급된 바와 같이, 페이지 버퍼에 있어서, 검증 읽기 동작은 프로그램 데이터 래치 회로(LCH0∼LCH3)의 데이터 비트들에 대응하는 상태가 프로그램 검증 코드(VFY_CODE)의 프로그램 검증 구간을 나타낼 때 수행될 것이다. 설명의 편의상, 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들이 데이터 상태(ST4)에 대응한다고 가정하자. 이러한 가정에 따르면, 프로그램 데이터 래치 회 로(LCH0∼LCH3)에 로드된 데이터 비트들이 ST4 상태에 대응하고 프로그램 검증 코드(VFY_CODE)가 제 1 프로그램 검증 구간을 나타내기 때문에, 검증 읽기 동작은 수행되지 않는다. 다시 말해서, 프로그램 검증 코드(VFY_CODE)의 값들이 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들와 일치하지 않을 때, 도 10에 도시된 바와 같이, 검증 읽기 동작은 디세이블될 것이다.

상술한 바와 같은 방식으로 프로그램 루프들이 반복적으로 수행될 것이다. 도 7에 도시된 바와 같이, 프로그램 루프 횟수가 증가함에 따라, 프로그램 검증 구간 동안 수행되는 검증 읽기 동작이 복수의 상태들에 대해서 각각 수행될 것이다.

프로그램 루프의 반복에 따라 프로그램 검증 코드(VFY_CODE)가 제 4 프로그램 검증 구간(ST4에 대응함)을 나타낼 것이다. 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들이 ST4 상태에 대응하고 프로그램 검증 코드(VFY_CODE)가 제 4 프로그램 검증 구간을 나타내기 때문에, 검증 읽기 동작은 수행될 것이다. 다시 말해서, 프로그램 검증 코드(VFY_CODE)의 값들이 프로그램 데이터 래치 회로(LCH0∼LCH3)에 로드된 데이터 비트들와 일치할 때, 도 10에 도시된 바와 같이, 검증 읽기 동작은 인에이블될 것이다. 검증 읽기 동작의 결과로서 메모리 셀이 온 셀로 판별되는 경우, 래치들(LCH0∼LCH3)의 값들은 그대로 유지될 것이다. 이는 메모리 셀이 요구되는 상태(ST4)로 프로그램되지 않음을 의미한다. 이러한 경우, 메모리 셀은 다음의 프로그램 루프에서 앞서 언급된 것과 실질적으로 동일하게 프로그램될 것이다. 검증 읽기 동작의 결과로서 메모리 셀이 오프 셀로 판별되는 경우, 래치들(LCH0∼LCH3)의 값들은 '0'에서 '1'로 변경될 것이다. 이는 메 모리 셀이 요구되는 상태(ST4)로 프로그램되었음을 의미한다. 이러한 경우, 메모리 셀은 다음의 프로그램 루프에서 프로그램 금지될 것이다. 또는, 상태(ST4)가 가장 높은 문턱 전압 분포에 대응하는 경우, 프로그램 동작은 종료될 것이다.

본 발명에 따른 프로그램 방법이 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM, MRAM, 등에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치 및 메모리 컨트롤러를 포함한 컴퓨팅 시스템이 도 11에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서(710), 사용자 인터페이스(720), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(730), 메모리 컨트롤러(740), 그리고 플래시 메모리 장치(740)를 포함한다. 플래시 메모리 장치(750)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(750)에는 마이크로프로세서(710)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(740)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(750)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 초기 읽기 동작 없이 멀티-비트 데이터를 메모리 셀에 프로그램하는 것이 가능하다. 또한, 멀티-비트 데이터를 동시에 프로그램함으로써 프로그램 횟수를 줄이는 것이 가능하다.

Claims

워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고

상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며,

상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 그리고 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 검증 읽기 동작이 패스될 때, 상기 감지 증폭 및 기입 드라이버 회로는 상기 저장된 데이터 비트들에 관계없이 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 금지 전압으로 구동하도록 구성되는 플래시 메모리 장치.
제 2 항에 있어서,

상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들이 모두 프로그램 금지 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 금지 전압으로 구동하도록 구성되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 검증 읽기 동작이 패스될 때, 상기 감지 증폭 및 기입 드라이버 회로에 저장된 상기 프로그램될 데이터 비트들은 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동되도록 프로그램 금지 데이터로 설정되는 플래시 메모리 장치.
제 3 항 또는 제 4 항에 있어서,

상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하지 않을 때 검증 읽기 동작을 수행하지 않도록 구성되는 플래시 메모리 장치.
워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고

상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며,

상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들을 저장하는 프로그램 데이터 래치 회로와 상기 프로그램될 데이터 비트들에 따라 프로그램 데이터 비트 또는 프로그램 금지 데이터 비트로 설정되는 프로그램 확인 래치를 포함하는 플래시 메모리 장치.
제 6 항에 있어서,

상기 프로그램 데이터 래치 회로에 저장된 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때, 상기 감지 증폭 및 기입 드라이버 회로는 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 구성되는 플래시 메모리 장치.
제 6 항에 있어서,

프로그램 검증 구간 동안, 상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하는 지의 여부에 따라 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하지 않을 때 검증 읽기 동작을 수행하지 않도록 구성되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 검증 읽기 동작이 패스될 때, 상기 프로그램 확인 래치는 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동하도록 프로그램 금지 데이터 비트로 설정되는 플래시 메모리 장치.
제 11 항에 있어서,

상기 프로그램 확인 래치에 저장된 값에 의거하여 프로그램 동작이 패스되었는 지의 여부가 판별되는 플래시 메모리 장치.
제 6 항에 있어서,

상기 프로그램 데이터 래치 회로는 상기 프로그램될 데이터 비트들을 각각 저장하는 래치들을 포함하는 플래시 메모리 장치.
제 6 항에 있어서,

상기 프로그램될 데이터 비트들이 입력되기 이전에, 상기 프로그램 확인 래치 회로는 프로그램 금지 데이터 비트로 설정되는 플래시 메모리 장치.
제 6 항에 있어서,

상기 프로그램 데이터 래치 회로에 저장된 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때, 상기 감지 증폭 및 기입 드라이버 회로의 프로그램 확인 래치 회로는 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 전압으로 구동되도록 프로그램 데이터 비트로 설정되는 플래시 메모리 장치.
워드 라인과 비트 라인에 연결된 메모리 셀과; 그리고

상기 메모리 셀에 프로그램될 데이터 비트들을 저장하도록 구성되는 감지 증폭 및 기입 드라이버 회로를 포함하며,

상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들을 저장하는 래치들을 포함하며; 상기 감지 증폭 및 기입 드라이버 회로는 상기 프로그램될 데이터 비트들 중 적어도 하나가 프로그램 데이터 비트일 때 프로그램 실행 구간 동안 상기 비트 라인을 프로그램 전압으로 구동하도록 그리고 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응할 때 검증 읽기 동작을 수행하도록 구성되는 플래시 메모리 장치.
제 16 항에 있어서,

상기 검증 읽기 동작이 패스될 때, 상기 래치들에 각각 저장된 상기 프로그램될 데이 비트들은 프로그램 실행 구간 동안 상기 비트 라인이 프로그램 금지 전압으로 구동되도록 프로그램 금지 데이터로 각각 설정되는 플래시 메모리 장치.
제 16 항에 있어서,

상기 감지 증폭 및 기입 드라이버 회로는 검증 읽기 구간을 나타내는 프로그램 검증 코드가 상기 프로그램될 데이터 비트들의 상태에 대응하지 않을 때 검증 읽기 동작을 수행하지 않도록 구성되는 플래시 메모리 장치.