JP5376872B2

JP5376872B2 - マルチ−ビットデータを格納するメモリシステム及びその読み出し方法

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Publication number: JP5376872B2
Application number: JP2008226200A
Authority: JP
Inventors: 承宰李; 東求姜; 承桓宋; 駿鎭孔; 東 ▲ヒュク▼ 蔡; 誠正朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-09-06
Filing date: 2008-09-03
Publication date: 2013-12-25
Anticipated expiration: 2028-09-03
Also published as: US20090067237A1; KR101425958B1; KR20090025631A; JP2009064440A; CN101458954B; US7898853B2; CN101458954A

Description

本発明は、半導体メモリ装置に係り、さらに詳細には、マルチ−ビットデータを格納することができるメモリシステムに関する。

最近、揮発性メモリや不揮発性メモリのような格納装置の応用がＭＰ３プレーヤ、ＰＭＰ、携帯電話、ノート型パソコン、ＰＤＡなどのようなモバイル機器に急速に広がっている。そういうモバイル機器は、多様な機能（例えば、動画再生機能）を提供するために、次第に大容量の格納装置が求められている。そういう要求を満たすための多様な努力が行われつつある。そういう努力の一つとして、一つのメモリセルに２−ビットデータ又はそれより多いデータビットを格納するマルチ−ビットメモリ装置が提案されてきている。

一つのメモリセルにマルチ−ビットデータを格納する例示的なマルチ−ビットメモリ装置は、特許文献１（米国特許６,１２２,１８８）に「ＮＯＮ−ＶＯＬＡＴＩＬＥＭＥＭＯＲＹＤＥＶＩＣＥＨＡＶＩＮＧＭＵＬＴＩ−ＢＩＴＣＥＬＬＳＴＲＵＣＴＵＲＥＡＮＤＡＭＥＴＨＯＤＯＦＰＲＯＧＲＡＭＭＩＮＧＳＡＭＥ」という題目で、特許文献２（米国特許６,０７５,７３４）に「ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＭＥＭＯＲＹＤＥＶＩＣＥＦＯＲＳＴＯＲＩＮＧＡＭＵＬＴＩ−ＢＩＴＤＡＴＡＡＮＤＡＭＥＴＨＯＤＦＯＲＲＥＡＤＩＮＧＳＴＯＲＥＤＤＡＴＡＩＮＴＨＥＳＡＭＥ」という題目で、そして特許文献３（米国特許５,９２３,５８７）に「ＭＵＬＴＩ−ＢＩＴＭＥＭＯＲＹＣＥＬＬＡＲＲＡＹＯＦＡＮＯＮ−ＶＯＬＡＴＩＬＥＳＥＭＩＣＯＮＤＵＣＴＯＲＭＥＭＯＲＹＤＥＶＩＣＥＡＮＤＭＥＴＨＯＤＦＯＲＤＲＩＶＩＮＧＴＨＥＳＡＭＥ」という題目でそれぞれ掲載されており、この出願のレファレンスとして含まれる。

一つのメモリセルに１−ビットデータを格納する場合、メモリセルは、２個のしきい電圧分布のうちの何れか一つに属するしきい電圧を有する。すなわち、メモリセルは、データ「１」とデータ「０」をそれぞれ表す２個の状態のうちの何れか一つを有する。これに対し、一つのメモリセルに２−ビットデータを格納する場合、メモリセルは、４個のしきい電圧分布のうちの何れか一つに属するしきい電圧を有する。すなわち、一つのメモリセルは、データ「１１」、データ「１０」、データ「００」、及びデータ「０１」をそれぞれ表す４個の状態のうちの何れか一つを有する。図１には、４個の状態に対応するしきい電圧分布が示されている。

４個の状態に対応するしきい電圧分布がそれぞれ決まったしきい電圧ウィンドウ内に存在するためには、しきい電圧分布を密に制御しなければならない。このために、ＩＳＰＰ（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍｍｉｎｇ）スキームを利用したプログラム方法が提案されてきている。ＩＳＰＰスキームによれば、しきい電圧がプログラムループの繰り返しにより、プログラム電圧の増加分だけ移動する。プログラム電圧の増加分を小さく設定することによって、しきい電圧分布をより密に制御することが可能である。これは、状態間のマージンを十分に確保することが可能であることを意味する。これに対して、プログラム電圧の増加分を小さく設定する場合、メモリセルを所望の状態にプログラムするのに必要な時間が増加するはずである。したがって、プログラム時間を考慮して、プログラム電圧の増加分が決まる。

そういうＩＳＰＰスキームにもかかわらず、各状態のしきい電圧分布は、多様な原因によって所望のウィンドウよりより広く形成される。例えば、図１の点線１０、１１、１２、１３で示されるように、しきい電圧分布は、プログラミング時に隣接したメモリセル間のカップリングにより広くなる。そういうカップリングは、「電界カップリング（ｅｌｅｃｔｒｉｃｆｉｅｌｄｃｏｕｐｌｉｎｇ）」又は「Ｆ−ｐｏｌｙカップリング」と称される。例えば、図２に示すように、メモリセルＭＣＡは、４個の状態のうちの何れか一つの状態を有するようにプログラムされたセルであり、メモリセルＭＣＢは、４個の状態のうちの何れか一つの状態を有するようにプログラムされるセルと仮定する。

このような仮定によれば、メモリセルＭＣＢがプログラムされることによって、フローティングゲートＦＧには、電荷が蓄積される。このとき、隣接したメモリセルＭＣＡのフローティングゲートＦＧの電位は、メモリセルＭＣＢをプログラムする時にメモリセルＭＣＢのフローティングゲートＦＧとのカップリングにより高まる。そのように増加されたしきい電圧は、プログラミング以後にもフローティングゲート間のカップリングにより維持され続ける。

ここで、メモリセルＭＣＢは、メモリセルＭＣＡに対しワードライン方向及び／又はビットライン方向に位置したメモリセルを含む。このようなカップリングにより、プログラムされたメモリセルＭＣＡのしきい電圧が高まり、その結果、しきい電圧分布が図１の点線１０、１１、１２、１３で示されるように広くなる。各状態のしきい電圧分布が広くなるにつれて、図１から分かるように、状態間のマージンは減少する。これは、読み出しマージンの減少を意味する。

そういうカップリング現象によるしきい電圧分布の拡散を解決するための技術が特許文献４（米国特許５,８６７,４２９）に「ＨＩＧＨＤＥＮＳＩＴＹＮＯＮ−ＶＯＬＡＴＩＬＥＦＬＡＳＨＭＥＭＯＲＹＷＩＴＨＯＵＴＡＤＶＥＲＳＥＥＦＦＥＣＴＳＯＦＥＬＥＣＴＲＩＣＦＩＥＬＤＣＯＵＰＬＩＮＧＢＥＴＷＥＥＮＡＤＪＡＣＥＮＴＦＬＯＡＴＩＮＧＧＡＴＥＳ」という題目で掲載されている。図１及び図２は、特許文献５（韓国特許公告第０６８３８５８号（２００７．０２．０９））に掲載されている。

したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングによるしきい電圧の増加によって、状態間の読み出しマージンを確保することが困難となる。これは、メモリセルがどの状態にプログラムされたかを判別することが難しいということを意味する。このような問題は、製造工程が微細化するにつれてさらに深刻になっている。
米国特許６,１２２,１８８米国特許６,０７５,７３４米国特許５,９２３,５８７米国特許５,８６７,４２９韓国特許公告第０６８３８５８号

本発明の目的は、信頼性を向上させることができるメモリシステム及びその読み出し方法を提供することにある。

本発明の例示的な実施の形態は、マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法を提供し、この読み出し方法は、選択されたメモリセルの隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別し、判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含む。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記選択されたメモリセルから読み出されたデータは、前記異なる状態より低い状態を有するように補正される。
例示的な実施の形態において、この読み出し方法は、前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含む。

例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記補正されたデータは、外部に出力される。
例示的な実施の形態において、この読み出し方法は、前記補正されたデータに対するエラーが訂正可能でないものと判別されると、読み出しフェイルが発生したことを外部に通報することをさらに含む。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されないものと判別されると、前記選択されたメモリセルから読み出されたデータは、補正なしに外部に出力される。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように前記選択されたメモリセルのデータを決定することにより判別される。

例示的な実施の形態において、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値は、

と決定され、ここで、ｉは、前記隣接したメモリセルの数を表し、αは、前記隣接したメモリセル各々と前記選択されたメモリセルとの間のカップリング比率を表し、△Ｖは、前記隣接したメモリセル各々が決まった状態にプログラムされる時に引き起こされる電圧変化量を表す。

本発明の他の例示的な実施の形態は、マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法を提供し、この読み出し方法は、選択されたメモリセルから読み出されたデータに対するエラーが訂正可能なものであるか否かを判別し、前記読み出されたデータに対するエラーが訂正可能でないものと判別されると、前記選択されたメモリセルの隣接したメモリセルから各々データを読み出し、前記隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別し、判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含む。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記選択されたメモリセルから読み出されたデータは、前記異なる状態より低い状態を有するように補正される。

例示的な実施の形態において、前記選択されたメモリセルのしきい電圧は、前記隣接したメモリセルがプログラムされる時にＦ−ｐｏｌｙカップリング／電界カップリングにより増加する。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように、前記選択されたメモリセルのデータを決定することにより判別される。

例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含む。
例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記補正されたデータは、外部に出力される。
例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能でないものと判別されると、読み出しフェイルが発生したことを外部に通報することをさらに含む。

本発明のさらに他の例示的な実施の形態は、マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法を提供し、この読み出し方法は、選択されたメモリセル及び前記選択されたメモリセルの隣接したメモリセルから各々データを読み出し、前記隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に変化されたか否かを判別し、判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含む。

例示的な実施の形態において、この読み出し方法は、前記選択されたメモリセルから読み出されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含む。
例示的な実施の形態において、前記読み出されたデータに対するエラーが訂正可能でないものと判別される時に読み出しフェイルが発生したことが外部に通報されるのに対し、前記読み出されたデータに対するエラーが訂正可能なものと判別されると、前記読み出されたデータが外部に出力される。

本発明のさらに他の例示的な実施の形態は、マルチ−ビットデータを各々格納するメモリセルを有する不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されたメモリコントローラを含み、読み出し動作時、前記メモリコントローラは、選択されたメモリセルの隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別するように構成されるメモリシステムを提供する。

例示的な実施の形態において、前記メモリコントローラは、前記判別結果に応じて前記選択されたメモリセルから読み出されたデータを補正するように構成される。
例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記メモリコントローラは、前記異なる状態より低い状態を有するように前記選択されたメモリセルから読み出されたデータを補正する。

例示的な実施の形態において、前記メモリコントローラは、前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別するように構成される。
例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記メモリコントローラは、前記補正されたデータを外部に出力するように構成される。

例示的な実施の形態において、前記補正されたデータに対するエラーが訂正可能でないものと判別されると、前記メモリコントローラは、読み出しフェイルが発生したことを外部に通報するように構成される。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化しないものと判別されると、前記メモリコントローラは、前記選択されたメモリセルから読み出されたデータを補正なしに外部に出力するように構成される。

例示的な実施の形態において、前記メモリコントローラは、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように前記選択されたメモリセルのデータを決定することによって、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別する。

例示的な実施の形態において、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、前記選択されたメモリセルから読み出されたデータのエラーが訂正可能でないときに行われる。

本発明によれば、電界カップリング／Ｆ−ｐｏｌｙカップリングによるしきい電圧の増加によって、隣接した状態間の読み出しマージンを確保することが難しくても、マルチ−ビットデータを格納するメモリセルがどの状態にプログラムされているかを判別することができる。

本発明によるメモリシステムは、マルチ−ビット（又はマルチ−レベル）データを格納する。例示的な実施の形態において、説明の便宜上、本発明のメモリシステムは、メモリセル当たり２−ビットデータを格納する。しかしながら、本発明の思想がここに開示されたものに限定されないということは、この分野における通常の知識を有したものにとって自明である。

メモリセル当たり２−ビットデータが格納される場合、図３Ａに示すように、各メモリセルは、４個の可能な状態ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか一つを有する。このようなしきい電圧分布／散布は、各メモリセルが電界カップリング／Ｆ−ｐｏｌｙカップリングを受けない理想的な場合に得られる。実質的に、メモリセルがプログラムされることによって、図３Ｂに示すように、各メモリセルのしきい電圧（各状態のしきい電圧分布）は、電界カップリング／Ｆ−ｐｏｌｙカップリングにより増加する（点線参照）。

メモリセルのしきい電圧が隣接したメモリセルとの電界カップリング／Ｆ−ｐｏｌｙカップリングにより増加する場合、上述のように、読み出しエラーが発生する確率が増加する。これを解決するために、選択されたメモリセルからデータを読み出そうとする場合、図３Ｃに示すように、本発明によるメモリシステムは、選択されたメモリセルに電界カップリング／Ｆ−ｐｏｌｙカップリングの影響を及ぼす隣接したメモリセルから各々データを読み出し、隣接したメモリセルから各々読み出されたデータに基づいて選択されたメモリセルから読み出されたデータを補正するように構成される。これは、以後詳細に説明する。したがって、電界カップリング／Ｆ−ｐｏｌｙカップリングによるしきい電圧の増加によって、隣接した状態間の読み出しマージンを確保することが難しくても、メモリセルがどの状態にプログラムされているかを判別することが可能である。

図４は、本発明によるメモリシステムを概略的に示すブロック図である。
図４に示すように、本発明によるメモリシステム１０００は、不揮発性メモリ１１００とメモリコントローラ１２００とを含む。不揮発性メモリ１１００は、Ｎ−ビットデータ（Ｎは、２又はそれより大きな整数）をそれぞれ格納するメモリセルを含む。不揮発性メモリ１１００は、磁気メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗型メモリ（ＲｅＲＡＭ）、有機メモリ（ＰｏＲＡＭ）、フラッシュメモリ、電荷トラップフラッシュ（ＣＴＦ）メモリ等のうちの何れか一つである。しかしながら、不揮発性メモリ１１００がここに開示されたものに限定されないことは、この分野における通常の知識を有したものにとって自明である。メモリコントローラ１２００は、外部（例えば、ホスト）からの要請に応答して、不揮発性メモリ１１００を制御する。

メモリコントローラ１２００は、プロセシングユニット１２１０、エラー検出訂正（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｏｎ、ＥＣＣ）ブロック１２２０、バッファブロック１２３０、及び第１及び第２インタフェースブロック１２４０、１２５０を含む。プロセシングユニット１２１０は、第１インタフェースブロック１２４０を介して提供されるホストのアクセス要請に応答して動作する。プロセシングユニット１２１０は、アクセス要請によって、第２インタフェースブロック１２５０を介して不揮発性メモリ１１００を制御する。バッファブロック１２３０は、不揮発性メモリ１１００から／に読み出された／書き込まれるデータを一時格納するのに使用される。バッファブロック１２３０は、また、プロセシングユニット１２１０のワークメモリとして使用される。

ＥＣＣブロック１２４０は、書き込み（又はプログラム）動作時に不揮発性メモリ１１００に格納されるデータに対するＥＣＣデータを生成する。ＥＣＣブロック１２４０は、読み出し動作時に不揮発性メモリ１１００から読み出されたデータに対するエラー検出及び訂正動作を行う。プロセシングユニット１２１０、エラー検出訂正（ＥＣＣ）ブロック１２２０、バッファブロック１２３０、及び第１及び第２インタフェースブロック１２４０、１２５０は、この分野における通常の知識を有した者によく知られている。

この実施の形態において、第１インタフェースブロック１２４０は、ＳＡＴＡ、ＰＡＴＡ、ＵＳＢ、ＳＣＳＩ、ＥＳＤＩ、又はＩＤＥインタフェースとして実現されうる。しかしながら、第１インタフェースブロック１２４０がここに開示されたものに限定されないということは、この分野における通常の知識を有した者にとって自明である。

本発明によるメモリコントローラ１２００は、電界カップリング／Ｆ−ｐｏｌｙカップリング影響を考慮して、アクセス−要請された（又は選択された）メモリセルから読み出されたデータを補正する。アクセス−要請されたメモリセルは、隣接したメモリセルがプログラムされる時に電界カップリング／Ｆ−ｐｏｌｙカップリングの影響を受ける。そういう理由で、本発明によるメモリコントローラ１２００は、アクセス−要請されたメモリセルだけでなく、アクセス−要請されたメモリセルに電界カップリング／Ｆ−ｐｏｌｙカップリング影響を与える隣接したメモリセルからデータを読み出す（以後「Ｆ−ｐｏｌｙカップリング読み出し動作」と称する）。これは、以後詳細に説明される。

したがって、アクセス−要請されたメモリセルから読み出されたデータは、隣接したメモリセルから読み出されたデータに応じて、補正なしに又は補正後に外部（例えば、ホスト）に出力される。このような読み出し方式によれば、電界カップリング／Ｆ−ｐｏｌｙカップリングによるしきい電圧の増加によって、隣接した状態間の読み出しマージンを確保することが難しくても、メモリセルがどの状態にプログラムされているかを判別することが可能である。

図５は、本発明によるメモリシステムの読み出し動作を説明するためのフローチャートである。以下、本発明によるメモリシステムの読み出し動作を、参照図面に基づいて詳細に説明する。

読み出し動作のための要請が入力されると（１００）、メモリコントローラ１２００は、要請に対応するデータを読み出すように、不揮発性メモリ１１００を制御する。不揮発性メモリ１１００は、メモリコントローラ１２００の制御に応答して読み出し動作を行う。読み出し動作の結果として、読み出されたデータは、不揮発性メモリ１１００からメモリコントローラ１２００へ送信される（１１０）。そのように送信されたデータは、メモリコントローラ１２００のバッファブロック１２３０に一時格納される。説明の便宜上、図６に示すように、一つのメモリセル２に対する読み出し手順が説明される。

メモリセル２には、Ｎ−ビットデータ（Ｎは、２又はそれより大きな整数）が格納される。例示的な実施の形態において、メモリセル２には、２−ビットデータが格納される。２−ビットデータがこの分野において周知の読み出し方式により読み出されうることは自明であり、従って、それに対する説明は省略することとする。次に、ＥＣＣブロック１２２０は、バッファブロック１２３０に格納されたデータ、すなわち、読み出されたデータに対するエラー検出及び訂正動作を行う（１２０）。エラー検出及び訂正動作の結果として読み出されたデータが訂正できるか否かが判別される（１３０）。仮に、エラー検出及び訂正動作の結果として読み出されたデータが訂正可能なものと判別されると、読み出されたデータは、ホストに送信される（１４０）。ここで、読み出されたデータ、すなわち、２個のデータビットのすべて又は何れか一つのみがホストに送信されうることは、この分野における通常の知識を有した者にとって自明である。

仮りにエラー検出及び訂正動作の結果として読み出されたデータが訂正できないものと判別されると、手順は、１５０ブロックに進む。１５０ブロックにてメモリコントローラ１２００は、Ｆ−ｐｏｌｙカップリング読み出し動作を行うように、不揮発性メモリ１１００を制御する。Ｆ−ｐｏｌｙカップリング読み出し動作は、選択されたメモリセルに電界カップリング／Ｆ−ｐｏｌｙカップリング影響を与える周辺メモリセル（例えば、３、４、５、６、７）（図６参照）からデータを読み出すためのものである。Ｆ−ｐｏｌｙカップリング読み出し動作は、メモリコントローラ１２００から不揮発性メモリ１１００へＦ−ｐｏｌｙカップリング読み出し動作のための特定読み出し命令をアドレス情報と共に提供することによって行われうる。又は、Ｆ−ｐｏｌｙカップリング読み出し動作は、メモリコントローラ１２００から不揮発性メモリ１１００へ周辺メモリセル各々の読み出し動作のための読み出し命令をアドレス情報と共に提供することによって行われうる。

Ｆ−ｐｏｌｙカップリング読み出し動作を介して読み出された周辺メモリセルのデータは、メモリコントローラ１２００に送信される。そのように送信されたデータは、メモリコントローラ１２００のバッファブロック１２３０に格納される。その次に、メモリコントローラ１２００は、Ｆ−ｐｏｌｙカップリング読み出し動作を介して読み出された一連のデータ（周辺メモリセル（例えば、３、４、５、６、７）に対応する）に基づいて選択されたメモリセルの読み出されたデータを変更／補正する（１６０）。これは、以下詳細に説明される。

図７に示すように、選択されたメモリセル２から読み出されたデータがＳＴ２状態を有すると仮定する。選択されたメモリセル２が実質的にＳＴ２状態にプログラムされているか、又は電界カップリング／Ｆ−ｐｏｌｙカップリングにより変化されたしきい電圧分布のためにＳＴ２状態に読み出されたかは、先に言及されたＦ−ｐｏｌｙカップリング読み出し動作を介して読み出された一連のデータに基づいて決定される。このために、まず、図８に示すように、プロセシングユニット１２１０は、選択されたメモリセル２に対したＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）を計算する（１６１）。Ｆ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）は、各周辺メモリセル３、４、５、６、７に対する状態及びカップリング比率によって決定される。すなわち、選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値は、

と決定される。ここで、ｉは、周辺／隣接したメモリセルの数を表し、αは、隣接したメモリセル各々と選択されたメモリセルとの間のカップリング比率を表し、△Ｖは、隣接したメモリセル各々が決まった状態にプログラムされる時に引き起こされる電圧変化量を表す。

さらに具体的には、メモリセル３によって生じるメモリセル２のＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）は、メモリセル２、３間のカップリング比率α１とメモリセル３が任意の状態にプログラムされる時に引き起こされる電圧変化量（△Ｖ）との積で決定される。同様に、残りのメモリセル４、５、６、７各々により生じるメモリセル２のＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）も、同じ方式で決定される。したがって、選択されたメモリセル２に対するＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）は、周辺メモリセル３、４、５、６、７により生じる選択されたメモリセル２のドリフト値の和である。

この実施の形態において、カップリング比率α１〜α５及び状態ＳＴ０〜ＳＴ３にそれぞれ対応する電圧変化量（△Ｖ）は、テーブル形式でバッファブロック１２３０に格納される。そういうテーブルは、パワー−アップ時に不揮発性メモリ１１００からバッファブロック１２３０へロードされる。

図８の１６１ブロックで、また、メモリコントローラ１２００は、選択されたメモリセル２から読み出されたデータの状態（例えば、ＳＴ２）を定義するのに必要な電圧（例えば、読み出し電圧）ＶＲａ、ＶＲｂ（図７参照）の平均値（ＶＲａ＋ＶＲｂ）／２）を計算する。各状態の平均値も、先に言及されたテーブルに格納されうることは、この分野における通常の知識を有した者にとって自明である。その次に、プロセシングユニット１２１０は、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値より大きいか否かを判別する（１６２、図８参照）。

仮に、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値より大きなものと判別されると、選択されたメモリセル２から読み出されたデータは、ＳＴ２状態より低いしきい電圧分布を有するＳＴ１状態に変更／補正される（１６３、図８参照）。言い換えれば、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値より大きいと選択されたメモリセル２が本来ＳＴ１状態にプログラムされている可能性が高いということを意味する。そういう理由で、選択されたメモリセル２から読み出されたデータは、ＳＴ２状態より低いしきい電圧分布を有するＳＴ１状態に変更／補正される。

仮に、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値より小さなものと判別されると、選択されたメモリセル２から読み出されたデータは、変更／補正なしにＳＴ２状態と決定される。言い換えれば、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値より小さいということは、選択されたメモリセル２が本来のＳＴ２状態にプログラムされている可能性が高いということを意味する。そういう理由で、選択されたメモリセル２から読み出されたデータは、変更／補正なしＳＴ２状態と決定される。

まず、Ｆ−ｐｏｌｙカップリング読み出し動作を介して読み出された一連のデータに基づいて選択されたメモリセルの読み出されたデータが変更／補正されると、メモリコントローラ１２００のＥＣＣブロック１２２０は、補正されたデータに対するエラー検出及び訂正動作を行う。エラー検出及び訂正動作の結果として読み出されたデータが訂正可能なものであるか否かが判別される（１８０）。仮に、エラー検出及び訂正動作の結果として読み出されたデータが訂正可能なものと判別されると、手順は、読み出されたデータは、ホストに送信される１４０ブロックに進む。仮に、エラー検出及び訂正動作の結果として読み出されたデータが訂正可能でないものと判別されると、メモリコントローラ１２００は、外部（例えば、ホスト）に読み出しフェイルが発生したことを通報し、読み出し動作は終了する。

この実施の形態において、決定されたＦ−ｐｏｌｙカップリングドリフト値（Ｖｄｒｉｆｔ）が平均値の２倍、すなわち、読み出し電圧間の電圧差以上の場合が発生しうる。このような場合、読み出されたデータの状態は、直下の状態ではなく２個の状態分だけ変更／補正される。

図９は、本発明の他の実施の形態によるメモリシステムの読み出し動作を説明するためのフローチャートである。以下、本発明の他の実施の形態によるメモリシステムの読み出し動作を、参照図面に基づいて詳細に説明する。

連続的な読み出し動作のための要請が入力されると（２００）、メモリコントローラ１２００は、連続的にデータを読み出すように不揮発性メモリ１１００を制御する。不揮発性メモリ１１００は、メモリコントローラ１２００の制御に応答して読み出し動作を行う。読み出し動作の結果として、連続的に読み出されたデータは、不揮発性メモリ１１００からメモリコントローラ１２００に送信される（２１０）。そのように送信されたデータは、メモリコントローラ１２００のバッファブロック１２３０に一時格納される。Ｆ−ｐｏｌｙカップリングを考慮して読み出されたデータの状態が変更／補正される（２２０）。これは、図７で説明されたものと実質的に同一であるので、それに対する説明は省略する。

その次に、ＥＣＣブロック１２２０は、バッファブロック１２３０に格納されたデータ、すなわち、読み出されたデータに対するエラー検出及び訂正動作を行う（２３０）。エラー検出及び訂正動作の結果として読み出されたデータが訂正可能なものであるか否かが判別される（２４０）。仮に、エラー検出及び訂正動作の結果として読み出されたデータが訂正可能なものと判別されると、読み出されたデータは、ホストに送信される（２５０）。メモリコントローラ１２００は、要請されたデータがすべて送信されたか否かを判別する（２６０）。仮に、すべて送信されると、手順は終了する。これに対し、仮にすべて送信されない場合、要請されたデータがすべて送信されるまで前の動作は繰り返し的に行われる。仮にエラー検出及び訂正動作の結果として読み出されたデータが訂正可能でないものと判別されると、手順は、２７０ブロックに進む。２７０ブロックにおいて、メモリコントローラ１２００は、外部（例えば、ホスト）に読み出しフェイルが発生したことを通報し、読み出し動作は終了する。

フラッシュメモリ装置は、電力が遮断されても格納されたデータを保持することができる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加につれて、フラッシュメモリ装置は、データストレージだけでなくコードストレージとしてより広く使用される。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、及びＧＰＳのようなホームアプリケーションに使用されうる。

本発明によるメモリシステムを含んだコンピュータシステムが図１０に概略的に示されている。本発明によるコンピュータシステムは、バス２００１に電気的に接続したマイクロプロセッサ２１００、ユーザインタフェース２２００、ベースバンドチップセットのようなモデム２６００、メモリコントローラ２４００、及びフラッシュメモリ装置２５００を含む。メモリコントローラ２４００とフラッシュメモリ装置２５００とは、メモリシステムを構成し、図４に示すものと実質的に同様に構成される。フラッシュメモリ装置２５００には、マイクロプロセッサ２１００によって処理された／処理されるＮ−ビットデータ（Ｎは、１又はそれより大きな整数）がメモリコントローラ２４００を介して格納される。

本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ２３００が追加的に提供される。たとえ、図面には示されていないが、本発明によるコンピュータシステムには、アプリケーションチップセット、カメライメージプロセッサ（ＣａｍｅｒａＩｍａｇｅＰｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、などがさらに提供されうることは、この分野における通常の知識を有した者にとって自明である。フラッシュメモリ装置とメモリコントローラとがメモリシステムとしてメモリカードの形態で構成されうることは、この分野における通常の知識を有した者にとって自明である。

本発明の例示的な実施の形態が２−ビットデータに基づいて説明されたが、本発明の技術的思想が３−ビットデータ、４−ビットデータなどにも適用されうることは、この分野における通常の知識を有した者にとって自明である。
前の一般的な説明及び詳細な説明のすべては例示的であると理解すべきであり、請求された発明の付加的な説明が提供されるものと理解すべきである。

参照符号は、本発明の好ましい実施の形態に詳細に表示されており、その例は、参照図面に示されている。如何なる場合にも、同一の参照番号は、同一又は類似の部分を参照するために説明及び図面に使用される。

メモリシステムは、本発明の特徴及び機能を説明するための一例として使用される。しかしながら、この技術分野に精通している人は、ここに記載された内容によって本発明の他の利点及び性能を容易に理解することができる。本発明は、他の実施例を介して具現又は適用されうる。その上、詳細な説明は、本発明の範囲、技術的思想、及び他の目的からかなり逸脱せずに観点及び応用によって修正又は変更されうる。

電界カップリング／Ｆ−ｐｏｌｙカップリングによるしきい電圧分布の拡散を説明するための図である。メモリセル間に生じる電界カップリング／Ｆ−ｐｏｌｙカップリングを説明するための図である。本発明によるメモリシステムの概略的な読み出しスキームを説明するための図である。本発明によるメモリシステムを概略的に示すブロック図である。本発明によるメモリシステムの読み出し動作を説明するためのフローチャートである。本発明によるメモリシステムの読み出し動作を説明するための図である。本発明によるメモリシステムの読み出し動作を説明するための図である。図５に示すＦ−ｐｏｌｙカップリング読み出し手順を説明するためのフローチャートである。本発明の他の実施の形態によるメモリシステムの読み出し動作を説明するためのフローチャートである。本発明によるメモリシステムを含むコンピュータシステムを概略的に示すブロック図である。

Claims

マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法であって、
選択されたメモリセルの隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、当該計算結果に基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別し、
判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含むことを特徴とする読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記選択されたメモリセルから読み出されたデータは、前記異なる状態より低い状態を有するように補正されることを特徴とする請求項１に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含むことを特徴とする請求項２に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記補正されたデータは、外部に出力されることを特徴とする請求項３に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能でないものと判別されると、読み出しフェイルが発生したことを外部に通報することをさらに含むことを特徴とする請求項３に記載の読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されないものと判別されると、前記選択されたメモリセルから読み出されたデータは、補正なしに外部に出力されることを特徴とする請求項１に記載の読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、
前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、
前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように前記選択されたメモリセルのデータを決定することにより判別されることを特徴とする請求項１に記載の読み出し方法。
前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値は、

と決定され、ここで、ｉは、前記隣接したメモリセルの数を表し、αは、前記隣接したメモリセル各々と前記選択されたメモリセルとの間のカップリング比率を表し、△Ｖは、前記隣接したメモリセル各々が決まった状態にプログラムされる時に引き起こされる電圧変化量を表すことを特徴とする請求項７に記載の読み出し方法。
マルチ−ビットデータを各々格納するメモリセルを有するメモリシステムの読み出し方法であって、
選択されたメモリセルから読み出されたデータに対するエラーが訂正可能なものであるか否かを判別し、
前記読み出されたデータに対するエラーが訂正可能でないものと判別されると、前記選択されたメモリセルの隣接したメモリセルから各々データを読み出し、
前記隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、当該計算結果に基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別し、
判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含むことを特徴とする読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記選択されたメモリセルから読み出されたデータは、前記異なる状態より低い状態を有するように補正されることを特徴とする請求項９に記載の読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されないものと判別されると、前記選択されたメモリセルから読み出されたデータは、補正なしに外部に出力されることを特徴とする請求項９に記載の読み出し方法。
前記選択されたメモリセルのしきい電圧は、前記隣接したメモリセルがプログラムされる時にＦ−ｐｏｌｙカップリング／電界カップリングにより増加することを特徴とする請求項９に記載の読み出し方法。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、
前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、
前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように、前記選択されたメモリセルのデータを決定することにより判別されることを特徴とする請求項９に記載の読み出し方法。
前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値は、

と決定され、ここで、ｉは、前記隣接したメモリセルの数を表し、αは、前記隣接したメモリセル各々と前記選択されたメモリセルとの間のカップリング比率を表し、△Ｖは、前記隣接したメモリセル各々が決まった状態にプログラムされる時に引き起こされる電圧変化量を表すことを特徴とする請求項１３に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含むことを特徴とする請求項９に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記補正されたデータは、外部に出力されることを特徴とする請求項１５に記載の読み出し方法。
前記補正されたデータに対するエラーが訂正可能でないものと判別されると、読み出しフェイルが発生したことを外部に通報することをさらに含むことを特徴とする請求項１５に記載の読み出し方法。
選択されたメモリセル及び前記選択されたメモリセルの隣接したメモリセルから各々データを読み出し、
前記隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、当該計算結果に基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に変化されたか否かを判別し、
判別結果に応じて、前記選択されたメモリセルから読み出されたデータを補正することを含むことを特徴とする読み出し方法。
前記選択されたメモリセルから読み出されたデータに対するエラーが訂正可能なものであるか否かを判別することをさらに含むことを特徴とする請求項１８に記載の読み出し方法。
前記読み出されたデータに対するエラーが訂正可能でないものと判別される時に読み出しフェイルが発生したことが外部に通報され、前記読み出されたデータに対するエラーが訂正可能なものと判別されると、前記読み出されたデータが外部に出力されることを特徴とする請求項１８に記載の読み出し方法。
マルチ−ビットデータを各々格納するメモリセルを有する不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するように構成されたメモリコントローラを含み、
読み出し動作時、前記メモリコントローラは、選択されたメモリセルの隣接したメモリセルから各々読み出されたデータに基づいて、前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値と前記選択されたメモリセルの状態を定義するのに使用される電圧との平均値を計算し、当該計算結果に基づいて、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別するように構成されることを特徴とするメモリシステム。
前記メモリコントローラは、前記判別結果に応じて前記選択されたメモリセルから読み出されたデータを補正するように構成されることを特徴とする請求項２１に記載のメモリシステム。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたものと判別されると、前記メモリコントローラは、前記異なる状態より低い状態を有するように前記選択されたメモリセルから読み出されたデータを補正することを特徴とする請求項２１に記載のメモリシステム。
前記メモリコントローラは、前記補正されたデータに対するエラーが訂正可能なものであるか否かを判別するように構成されることを特徴とする請求項２２または請求項２３のいずれかに記載のメモリシステム。
前記補正されたデータに対するエラーが訂正可能なものと判別されると、前記メモリコントローラは、前記補正されたデータを外部に出力するように構成されることを特徴とする請求項２４に記載のメモリシステム。
前記補正されたデータに対するエラーが訂正可能でないものと判別されると、前記メモリコントローラは、読み出しフェイルが発生したことを外部に通報するように構成されることを特徴とする請求項２４に記載のメモリシステム。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化しないものと判別されると、前記メモリコントローラは、前記選択されたメモリセルから読み出されたデータを補正なしに外部に出力するように構成されることを特徴とする請求項２１に記載のメモリシステム。
前記メモリコントローラは、
前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいか否かを判別し、前記Ｆ−ｐｏｌｙカップリングドリフト値が前記平均値より大きいものと判別されると、前記選択されたメモリセルの状態より低いしきい電圧の状態を有するように前記選択されたメモリセルのデータを決定することによって、前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かを判別することを特徴とする請求項２１に記載のメモリシステム。
前記選択されたメモリセルに対するＦ−ｐｏｌｙカップリングドリフト値は、

と決定され、ここで、ｉは、前記隣接したメモリセルの数を表し、αは、前記隣接したメモリセル各々と前記選択されたメモリセルとの間のカップリング比率を表し、△Ｖは、前記隣接したメモリセル各々が決まった状態にプログラムされる時に引き起こされる電圧変化量を表すことを特徴とする請求項２８に記載のメモリシステム。
前記選択されたメモリセルから読み出されたデータの状態が前記隣接したメモリセルがプログラムされる時に異なる状態に変化されたか否かは、前記選択されたメモリセルから読み出されたデータのエラーが訂正可能でないときに行われることを特徴とする請求項２１に記載のメモリシステム。