KR101530997B1 - 셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, 제 1 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 제 2 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 그리고 상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계를 포함한다.

Description

셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NON-VOLATILE MEMORY DEVICE FOR CONCENTRATING THE INTERFERENCE BETWEEN MEMORY CELLS}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸 드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(Channel Hot Electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다.
플래시 메모리 장치의 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 상태들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 상태들 중 어느 하나에 포함되는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터 또는 그 이상의 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.
본 발명의 목적은 메모리 셀들 간의 간섭을 특정 셀에 집중시키고, 간섭을 보상하는 처리 절차의 부담을 줄일 수 있는 불휘발성 메모리 장치의 프로그램 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법은, 제 1 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 제 2 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 그리고 상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계를 포함한다.
실시예에 있어서, 상기 제 3 워드 라인은 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 인접하여 위치한다.
실시예에 있어서, 상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계는 상기 제 3 워드 라인에 연결되는 메모리 셀들이 프로그램되는 시간 동안 수행된다.
실시예에 있어서, 상기 제 1 워드 라인 및 상기 제 3 워드 라인들 각각에 연결되는 메모리 셀들에는 최상위 비트(MSB)에 대응하는 데이터가 저장된다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 멀티 레벨 셀 불휘발성 메모리 장치의 프로그램 방법은, 제 1 워드 라인에 연결되는 메모리 셀들에 제 1 페이지를 기입하는 단계; 제 2 워드 라인에 연결되는 메모리 셀들에 제 2 페이지를 기입하는 단계; 및 상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들에 제 3 페이지를 기입하는 단계를 포함하되, 상기 제 1 내지 제 3 페이지들은 상기 멀티 레벨 셀 불휘발성 메모리 장치에 프로그램되는 최상위 비트(MSB)에 대응한다.
실시예에 있어서, 상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계를 더 포함한다.
실시예에 있어서, 상기 제 1 내지 제 3 워드 라인들에 프로그램되는 상기 최상위 비트(MSB)보다 낮은 페이지 데이터들은 상기 최상위 비트(MSB)의 기입 순서와 다르다.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 멀티 레벨 셀 불휘발성 메모리 장치의 프로그램 방법은, 제 1 워드 라인에 연결되는 메모리 셀들에 제 1 페이지를 기입하는 단계; 제 2 워드 라인에 연결되는 메모리 셀들에 제 2 페이지를 기입하는 단계; 상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들에 제 3 페이지를 기입하는 단계; 그리고 상기 제 3 워드 라인에 연결되는 메모리 셀들에 제 4 페이지를 프로그램하는 단계를 포함한다.
실시예에 있어서, 상기 제 1 워드 라인에 연결되는 메모리 셀들에 제 5 페이지를 기입하는 단계를 더 포함한다.
실시예에 있어서, 상기 제 4 페이지 및 상기 제 5 페이지는 최상위 비트(MSB)에 대응한다.
이상과 같이 본 발명에 따르면 고신뢰성의 데이터를 제공할 수 있는 불휘발성 메모리 장치를 제공할 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치로서 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 불휘발성 메모리의 셀 어레이를 간략히 보여주는 도면이다. 도 1을 참조하면, 프로그램 동작 시에 메모리 셀은 주변에 위치하는 메모리 셀들로부터 간섭(Interference)을 받는다. 예를 들면, 주변 셀들에 의한 프로그램 디스터브나 커플링과 같은 간섭 효과에 의해서 메모리 셀의 문턱 전압은 의도하지 않게 시프트된다. 이러한 간섭을 제공하는 셀들(MC1, MC3, MC4, MC5, MC6) 때문에, 메모리 셀(MC2)에 저장되는 데이터는 손상될 수 있다. 이하에서는, 간섭을 제공하는 메모리 셀들(예를 들면, MC1, MC3, MC4, MC5, MC6)을 공격 셀(Aggressor cell), 간섭에 의해서 의도하지 않게 문턱 전압이 이동하는 셀(예를 들면, MC2)을 희생 셀(Victim cell)이라 칭하기로 한다.
희생 셀(Victim cell)의 문턱 전압을 변화시키는 대표적인 현상으로 커플링이나 프로그램 디스터브 현상을 예시하였다. 하지만, 커플링이나 프로그램 디스터브 효과뿐만 아니라 메모리 셀들의 문턱 전압은 다양한 원인들로 인하여 의도하지 않은 방향으로 이동한다. 예를 들면, 시간의 경과, 고온 스트레스(Hot Temperature Stress: HTS), 프로그램/소거 사이클(P/E cycle)의 증대에 따른 산화막의 열화 등에 의하여 메모리 셀들의 문턱 전압은 변화(예를 들면, 낮아짐)한다. 또는, 차지 트랩형 플래시 메모리(CTF)의 플로팅 게이트와 같이 소자 특성상 주변 셀들로 전하가 이동하는 현상(Lateral charge spreading)으로 인해 산포가 열화될 수도 있다. 이러한 의도하지 않은 메모리 셀의 문턱 전압 이동 현상은 비단 인접하는 메모리 셀로부터의 영향에만 국한되지는 않는다. 예를 들면, 동일 워드 라인이나 동일 비트 라인에 연결되는 메모리 셀들로부터 영향을 받기도 하고, 데이터의 기록 방법 및 데이터의 패턴(Pattern)에 의해서도 의도하지 않은 문턱 전압의 이동이 발생할 수 있다. 즉, 희생 셀(MC2)의 문턱 전압의 이동은 특정 효과에만 국한되지 않는다. 본 발명의 기술적 특징은 공격 셀이 희생 셀에 미치는 간섭의 경향이나 정도에 따라 다양하게 변경될 수 있다.
이상에서 설명된 바와 같이 공격 셀들로부터 받는 간섭에 따라, 메모리 셀들 의 문턱 전압은 의도하지 않은 방향으로 이동한다. 또한, 공격 셀과 희생 셀은 상대적인 개념일 뿐이다. 현재 프로그램 동작에서 공격 셀로 간주되는 메모리 셀은 다음 프로그램 동작에서는 간섭을 받는 희생 셀이 되기도 한다. 결국, 프로그램 순서에 따라 메모리 셀들은 희생 셀로도 또는, 공격 셀로도 작용한다. 문제는, 간섭에 의하여 희생 셀들에 저장되는 데이터가 손상된다는 것이다. 따라서, 간섭에 의해서 손상된 데이터를 복구하기 위한 기술이 본 발명에서 설명될 것이다.
도 2는 주변의 공격 셀들(Aggressor cells)에 의한 희생 셀들(Victim cells)이 받는 간섭의 결과를 보여주는 도면이다. 도 2에는 공격 셀들(예를 들면, 나중에 프로그램되는 메모리 셀들)이 프로그램됨에 따라 문턱 전압이 이동하는 희생 셀의 산포가 도시되어 있다.
데이터 '11'에 대응하는 소거 상태(E0)는 가장 낮은 문턱 전압 레벨을 갖는다. 그리고 데이터 '10'에 대응하는 프로그램 상태(P1), 데이터 '00'에 대응하는 프로그램 상태(P2) 및 데이터 '01'에 대응하는 프로그램 상태(P3)들로 각각의 2-비트 데이터와 프로그램 상태들이 배열될 수 있다. 여기서, 상태들(E0, P1, P2, P3) 각각에 대응하는 2-비트 데이터의 대응 관계는 예시에 지나지 않는다. 메모리 장치의 설계 방식에 따라 상태들(E0, P1, P2, P3)과 그에 대응하는 2-비트 데이터는 다양하게 변경될 수 있다. 또한, 설명의 편의를 위해서 2-비트 MLC를 예시적으로 도시하였으나, 3-비트 MLC나 4-비트 MLC에서도 본 발명과 동일한 기술적 특징이 적용될 수 있음은 자명하다.
프로그램 동작이 완료된 직후, 메모리 셀들의 문턱 전압은 실선으로 도시된 산포들(10, 20, 30, 40)을 형성하게 될 것이다. 그러나 주변에 위치하는 공격 셀들이 프로그램되면, 메모리 셀들(특히, 희생 셀들)의 문턱 전압은 점선으로 분포된 산포들로 이동할 수 있다. 공격 셀들에 의한 간섭에 따라 산포 (10)으로 프로그램된 메모리 셀들 중 희생 셀들의 문턱 전압은 산포 (15)로 확장된다. 마찬가지로, 공격 셀들이 제공하는 간섭에 따라 산포들 (20, 30, 40)으로 프로그램된 메모리 셀들 중 희생 셀들의 문턱 전압은 산포들 (25, 35, 45)로 각각 확장된다. 문턱 전압이 산포들(25, 35, 45)로 확장된 희생 셀들의 데이터는 공격 셀들의 프로그램 상태를 참조하여 재독출되거나, 추가적인 데이터 처리에 의해서 복구될 수 있다. 공격 셀들의 프로그램 상태가 높은 문턱 전압에 위치하거나 간섭을 크게 제공하는 상태를 갖는 경우, 희생 셀들에 대한 읽기 전압을 조정하여 재독출할 수 있다. 또는, 희생 셀들에 대한 재독출 동작없이 간섭의 경향이나 정도를 참조하여 손상된 희생 셀들의 데이터가 복구될 수도 있을 것이다. 상술한 공격 셀들에 의한 간섭을 보상하기 위한 알고리즘들이 소개되어 있다. 이러한 간섭을 보상하기 위한 알고리즘의 효율은 공격 셀들과 희생 셀들에 대한 구분과 공격 셀들의 프로그램 상태에 정확한 파악 여부에 따라서 결정된다.
도 3은 본 발명의 프로그램 방법의 제 1 실시예를 보여주는 도면이다. 도 3을 참조하면, 본 발명의 프로그램 절차에 따라 간섭(예를 들면, 커플링)을 제공하는 셀과 간섭을 받는 셀들이 명확히 구분될 수 있다. (a)는 싱글 레벨 셀(Single-leveled cell: 이하, SLC)에 대한 프로그램 순서를 보여준다. (b), (c) 및 (d)는 각각 2-비트 MLC, 3-비트 MLC 및 4-비트 MLC들에 대한 프로그램 순서를 보여준다.
SLC에 대한 본 발명의 프로그램 방법을 보여주는 (a)를 참조하면, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 즉, 페이지1(①)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지2(②)는 워드 라인(WL2)의 메모리 셀들에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지3(③)가 프로그램될 것이다. 워드 라인(WL1)의 메모리 셀들에 대한 프로그램에 뒤따라 워드 라인(WL4)의 메모리 셀들에 페이지4(④)가 프로그램된다. 그리고 워드 라인(WL2)와 워드 라인(WL4)의 사이에 위치하는 워드 라인(WL3)의 메모리 셀들에 페이지5(⑤)가 프로그램된다.
상호 인접한 메모리 셀들은 프로그램 순서에 따라 공격 셀(Aggressor cell)이 되기도 하고 희생 셀(Victim cell)이 되기도 한다. 즉, 인접 셀들 중에서 나중에 프로그램되는 메모리 셀이 공격 셀이 될 것이다. 프로그램 시퀀스를 살펴보면, 워드 라인(WL1)의 메모리 셀들이 워드 라인(WL2)의 메모리 셀들보다 나중에 프로그램된다. 따라서, 워드 라인(WL3)의 메모리 셀들은 워드 라인(WL1) 또는 워드 라인(WL2)의 메모리 셀들에 대해서 공격 셀로 작용한다. 마찬가지로 워드 라인(WL3)의 메모리 셀들은 워드 라인(WL2) 및 워드 라인(WL4)의 메모리 셀들보다 나중에 프로그램된다. 여기서, 워드 라인들(WL1, WL3)은 본 발명의 프로그램 시퀀스에 따르면 인접한 메모리 셀들로부터 커플링이나 프로그램 디스터브와 같은 간섭으로부터 차단될 수 있다. 반면에, 워드 라인들(WL0, WL2, WL4)에 연결되는 메모리 셀들에는 인접한 공격 셀들에 의해서 간섭이 집중된다. 따라서, 간섭을 보상하기 위한 처리 절차는 간섭이 집중된 희생 셀들에 대해서만 적용될 수 있을 것이다.
2-비트 MLC에 대한 본 발명의 프로그램 방법을 보여주는 (b)를 참조하면, 최초에 프로그램되는 3개의 페이지들(①~③)은 프로그램 시퀀스(WL0→WL2→WL1)에 따라 프로그램된다. 이어서 페이지4(④)는 워드 라인(WL0)의 메모리 셀들에 MSB로서 프로그램된다. 페이지5(⑤)는 워드 라인(WL4)의 메모리 셀들에 LSB로, 그리고 페이지6(⑥)은 워드 라인(WL3)의 메모리 셀들에 LSB로서 프로그램된다. 페이지7(⑦)은 워드 라인(WL2)의 메모리 셀들에 MSB로, 그리고 페이지8(⑧)은 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 이러한 방식으로, 페이지9(⑨)는 워드 라인(WL6)의 메모리 셀들에 LSB로, 그리고 페이지10(⑩)은 워드 라인(WL5)의 메모리 셀들에 LSB로서 프로그램된다. 그리고 페이지11(⑪)은 워드 라인(WL4)의 메모리 셀들에 MSB로, 그리고 페이지12(⑫)는 워드 라인(WL3)의 메모리 셀들에 MSB로서 프로그램된다.
이러한 방식으로 워드 라인(WL0)을 제외하고, 상측의 2개 워드 라인의 메모리 셀들에 LSB를 먼저 프로그램하고, 이어서 하측의 나머지 두 개의 워드 라인들의 메모리 셀들에 MSB를 프로그램하는 프로그램 시퀀스가 이루어진다. 그러면, 워드 라인들(WL0~WL2) 중, 페이지8(⑧)이 프로그램되는 워드 라인(WL1)에 연결되는 메모리 셀들이 공격 셀이 된다. 그리고 워드 라인(WL0)에 연결되는 메모리 셀들에 간섭이 집중될 것이다. 마찬가지로, 워드 라인들(WL3, WL5)의 메모리 셀들에는 상대적으로 간섭이 차단되고, 워드 라인들(WL0, WL2, WL4, WL6,…)에는 간섭이 집중될 것이다. 따라서, 간섭이 집중되는 워드 라인들에 대해서만 간섭을 보상하기 위한 처 리 절차가 실시될 수 있다.
3-비트 MLC에 대한 본 발명의 프로그램 방법을 보여주는 (c)를 참조하면, 최초 8개 페이지의 프로그램 시퀀스는 상술한 2-비트 MLC에서와 동일하다. 그러나, 페이지9(⑨)가 워드 라인(WL0)의 메모리 셀들에 MSB(3-비트 중에서)로서 프로그램된다. 이어서 페이지10(⑩)은 워드 라인(WL6)의 메모리 셀들에 LSB로서, 그리고 페이지11(⑪)은 워드 라인(WL5)의 메모리 셀들에 LSB로서 프로그램된다. 페이지12(⑫)는 워드 라인(WL4)의 메모리 셀들에 제 2 페이지(Second LSB page)로, 그리고 페이지13(⑬)은 워드 라인(WL3)의 메모리 셀들에 제 2 페이지(Second LSB page)로서 프로그램된다. 페이지14(⑭)는 워드 라인(WL2)의 메모리 셀들에 MSB로서, 페이지15(⑮)는 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다.
이러한 프로그램 시퀀스에 따르면, 6개의 페이지가 순차적으로 프로그램되는 경우를 살펴보자. 먼저, 처음 2개 페이지는 6개의 워드 라인들 중 최상위 2개의 워드 라인들의 메모리 셀들에 LSB로서 역순으로 프로그램된다. 이어지는 2개의 페이지는 6개의 워드 라인들 중 가운데 2개의 워드 라인들의 메모리 셀들에 제 2 페이지(Second LSB page)로서 역순으로 프로그램된다. 그리고 마지막 2개의 페이지는 6개의 워드 라인들 중 최하위 2개의 워드 라인들의 메모리 셀들에 MSB로서 역순으로 프로그램된다.
이러한 방식의 3-비트 MLC의 프로그램 시퀀스에 따르면, 워드 라인들(WL0~WL2) 중에서 가장 나중의 페이지15(⑮)가 MSB로서 프로그램되는 워드 라인(WL1)이 공격 워드 라인에 대응한다. 그리고 워드 라인(WL0)의 메모리 셀들에 간 섭이 집중될 것이다. 마찬가지로, 워드 라인들(WL3, WL5)의 메모리 셀들에는 상대적으로 간섭이 차단되고, 워드 라인들(WL0, WL2, WL4, WL6,…)의 메모리 셀들에는 간섭이 집중될 것이다. 따라서, 간섭이 집중되는 워드 라인들의 메모리 셀들에 대해서만 간섭을 보상하기 위한 처리 절차가 실시되면 된다.
4-비트 MLC에 대한 본 발명의 프로그램 방법을 보여주는 (d)를 참조하면, 최초 15개 페이지들(①~⑮)의 프로그램 시퀀스는 상술한 3-비트 MLC에서와 동일하다. 그러나, 페이지16은 워드 라인(WL0)의 메모리 셀들에 MSB(4-비트 중에서)로서 프로그램된다. 이어서 페이지17은 워드 라인(WL8, 미도시됨)의 메모리 셀들에 LSB로서, 그리고 페이지18은 워드 라인(WL7, 미도시됨)의 메모리 셀들에 LSB로서 프로그램된다. 페이지19는 워드 라인(WL6)의 메모리 셀들에 제 2 페이지(Second LSB page)로, 그리고 페이지20은 워드 라인(WL5)의 메모리 셀들에 제 2 페이지(Second LSB page)로서 프로그램된다. 페이지21은 워드 라인(WL4)의 메모리 셀들에 제 3 페이지(Third LSB page)로서, 페이지22는 워드 라인(WL3)의 메모리 셀들에 제 3 페이지(Third LSB page)로서 프로그램된다. 이어서, 페이지23은 워드 라인(WL2)의 메모리 셀들에 MSB로서, 페이지24는 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 이러한 방식으로 프로그램되면, 4개 페이지 중 MSB 페이지가 프로그램되는 워드 라인들(WL1, WL3, WL5)의 메모리 셀들은 워드 라인들(WL0, WL2, WL4, WL6)의 메모리 셀들보다 나중에 프로그램된다. 따라서, 간섭은 워드 라인들(WL0, WL2, WL4, WL6)에 집중된다.
이러한 프로그램 시퀀스에 따르면, 8개의 페이지가 순차적으로 프로그램되는 경우를 살펴보자. 먼저, 처음 2개 페이지는 8개의 워드 라인들 중 최상위 2개의 워드 라인들의 메모리 셀들에 LSB 페이지로서 역순으로 프로그램된다. 이어지는 2개의 페이지는 8개의 워드 라인들 중 상위에서 3번째 및 4번째의 워드 라인들의 메모리 셀들에 제 2 페이지(Second LSB page)로서 역순으로 프로그램된다. 그리고 이어지는 2개의 페이지는 8개의 워드 라인들 중 상위에서 5번째 및 여섯 번째 워드 라인들의 메모리 셀들에 각각 역순으로 제 3 페이지(Third LSB page)로서 프로그램된다. 마지막 2개의 페이지는 8개의 워드 라인들 중 상위로부터 7번째 및 8번째 워드 라인들의 메모리 셀들에 MSB 페이지로서 역순으로 프로그램된다.
이상에서 설명된 바와 같이, 워드 라인들(WL1, WL3, WL5)의 메모리 셀들에 프로그램되는 MSB 페이지는 워드 라인들(WL0, WL2, WL4, WL6)의 메모리 셀들에 프로그램되는 MSB 페이지보다 나중에 프로그램된다. 따라서, 간섭은 워드 라인들(WL0, WL2, WL4, WL6)에 집중된다. 반면, 워드 라인들(WL1, WL3, WL5)에는 상대적으로 간섭이 차단되고, 이들 워드 라인들에 연결되는 메모리 셀들의 문턱 전압 레벨은 상대적으로 안정될 것이다. 워드 라인들(WL0, WL2, WL4, WL6,…)의 메모리 셀들에는 간섭이 집중될 것이다. 따라서, 간섭이 집중되는 워드 라인들의 메모리 셀들에 대해서만 간섭을 보상하기 위한 처리 절차를 실시하면 된다.
도 4는 본 발명의 제 2 실시예를 보여주는 도면이다. 도 4를 참조하면, MLC에 프로그램되는 페이지들 각각에 대해서 프로그램 순서를 동일하게 적용하는 실시예가 개시된다. 즉, 제 2 실시예는 LSB 페이지들에 적용하는 프로그램 시퀀스가 MSB 페이지를 위시한 그 밖의 페이지들의 프로그램 동작에서도 동일하게 적용되는 예를 보여준다. 좀더 자세히 설명하면 다음과 같다.
SLC에 대한 본 발명의 프로그램 방법을 보여주는 (a)를 참조하면, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 즉, 페이지1(①)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지2(②)는 워드 라인(WL2)의 메모리 셀들에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지3(③)이 프로그램된다. 워드 라인(WL1)의 메모리 셀들에 대한 프로그램에 이어 워드 라인(WL4)의 메모리 셀들에 페이지4(④)가 프로그램된다. 그리고 워드 라인(WL2)와 워드 라인(WL4)의 사이에 위치하는 워드 라인(WL3)의 메모리 셀들에 페이지5(⑤)가 프로그램된다.
여기서, 워드 라인들(WL1, WL3)은 인접한 메모리 셀들로부터 커플링이나 프로그램 디스터브와 같은 간섭으로부터 상대적으로 자유로울 수 있다. 반면에, 워드 라인들(WL0, WL2, WL4)에 연결되는 메모리 셀들에는 인접한 공격 셀들에 의해서 간섭이 집중된다. 따라서, 간섭을 보상하기 위한 처리 절차는 간섭이 집중된 희생 셀들에 대해서만 적용될 수 있을 것이다. 따라서, 데이터 처리의 부담은 절반으로 줄어든다.
2-비트 MLC에 대한 본 발명의 프로그램 방법을 보여주는 (b)를 참조하면, 최초 5개의 페이지들(①~⑤)에 대한 프로그램 시퀀스는 (a)에서 도시된 SLC에서의 프로그램 시퀀스와 동일하다. 그리고 LSB 페이지의 프로그램이 종료된 후, 이어지는 MSB 페이지의 프로그램 시퀀스도 LSB 페이지의 프로그램 시퀀스와 동일하다. 즉, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 즉, 페이지6(⑥)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지7(⑦)은 워드 라인(WL2)의 메모리 셀들에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지8(⑧)이 프로그램된다. 워드 라인(WL1)의 메모리 셀들에 대한 프로그램에 이어 워드 라인(WL4)의 메모리 셀들에 페이지9(⑨)가, 그리고 워드 라인(WL3)의 메모리 셀들에는 페이지10(⑩)이 프로그램된다. 이러한 프로그램 시퀀스는 3-비트 MLC와 4-비트 MLC에서도 동일하게 적용된다.
이상에서 설명된 제 2 실시예에 따르면, 멀티 비트 데이터들의 페이지들(LSB 페이지, MSB 페이지, 또는 제 2 LSB 페이지 등) 각각에 대해서 독립적인 간섭의 집중 효과를 제공할 수 있다.
도 5는 본 발명의 제 3 실시예를 보여주는 도면이다. 도 5를 참조하면, 멀티 레벨 셀들의 프로그램 절차에 있어서 MSB 페이지에 대해서만 간섭을 집중시키는 프로그램 시퀀스를 적용하는 실시예가 개시된다.
2-비트 MLC에 대한 프로그램 시퀀스를 보여주는 (a)를 참조하면, 메모리 셀들의 LSB 페이지에 프로그램되는 5개의 페이지들(①~⑤)은 프로그램 시퀀스(WL0→WL1→WL2→WL3→WL4)에 의거하여 프로그램된다. 2-비트 MLC에서 MSB 페이지에 대응하는 5개의 페이지들(⑥~⑩)은 간섭을 특정 워드 라인에 집중시키는 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3)에 의거하여 프로그램된다. 즉, 페이지6(⑥)은 워드 라인(WL0)의 메모리 셀들에 MSB로서 프로그램된다. 페이지7(⑦)은 워드 라인(WL2) 의 메모리 셀들에 MSB로, 그리고 페이지8(⑧)은 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 페이지9(⑨)는 워드 라인(WL4)의 메모리 셀들에 MSB로, 그리고 페이지10(⑩)은 워드 라인(WL3)의 메모리 셀들에 MSB로서 프로그램된다.
3-비트 MLC에 대한 프로그램 시퀀스를 도시한 (b)에서 알 수 있듯이, MSB 페이지를 제외한 페이지들에 대해서는 통상의 프로그램 시퀀스에 따라서 프로그램이 수행될 수 있다. 그러나, MSB 프로그램 동작에서는 본 발명의 간섭을 특정 워드 라인에 집중하기 위한 프로그램 시퀀스에 따라 프로그램된다. 즉, MSB 페이지에 대응하는 5개의 페이지들(⑪~⑮)은 간섭을 특정 워드 라인에 집중시키는 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3)에 의거하여 프로그램된다.
4-비트 MLC에 대한 프로그램 시퀀스를 정의하는 (c)를 참조하면, MSB 페이지에 대응하는 페이지16 내지 페이지20은 간섭을 특정 워드 라인에 집중시키는 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3)에 의거하여 프로그램된다.
MSB 페이지에 대해서만 본 발명의 프로그램 시퀀스를 적용하는 경우, 본 발명의 프로그램 시퀀스를 적용하기 위한 복잡한 처리 절차들의 추가를 최소화시키고도 본 발명의 목적을 용이하게 달성할 수 있다. 이상에서 설명된 바와 같이, 워드 라인들(WL1, WL3)의 메모리 셀들에 프로그램되는 MSB 페이지는 워드 라인들(WL0, WL2, WL4)의 메모리 셀들에 프로그램되는 MSB 페이지보다 나중에 프로그램된다. 따라서, 간섭은 워드 라인들(WL0, WL2, WL4)에 집중된다. 반면, 워드 라인들(WL1, WL3)에는 상대적으로 간섭이 차단되고, 이들 워드 라인들에 연결되는 메모리 셀들의 문턱 전압 레벨은 상대적으로 안정될 것이다. 워드 라인들(WL0, WL2, WL4,…)의 메모리 셀들에는 간섭이 집중될 것이다. 따라서, 간섭이 집중되는 워드 라인들에 대해서만 간섭을 보상하기 위한 처리 절차를 실시하면 된다.
도 6은 본 발명의 제 4 실시예를 보여주는 도면이다. 이전까지는 간섭이 집중되는 워드 라인이나 공격 셀에 대응하는 워드 라인이 고정적이었다. 그러나, 도 6에 도시된 실시예에 따르면, 프로그램되는 페이지의 수에 따라서 공격 셀에 대응하는 워드 라인 또는 간섭이 집중되는 희생 워드 라인이 될 수 있다.
SLC에 대한 프로그램 방법을 보여주는 (a)를 참조하면, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 즉, 페이지1(①)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지2(②)는 워드 라인(WL2)에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지3(③)이 프로그램된다. 워드 라인(WL1)의 메모리 셀들에 대한 프로그램에 이어 워드 라인(WL4)의 메모리 셀들에 페이지4(④)가 프로그램된다. 그리고 워드 라인(WL2)와 워드 라인(WL4)의 사이에 위치하는 워드 라인(WL3)의 메모리 셀들에는 페이지5(⑤)가 프로그램된다.
2-비트 MLC에 대한 프로그램 방법을 보여주는 (b)를 참조하면, 페이지들(①~③)은 프로그램 시퀀스(WL0→WL2→WL1)에 따라 프로그램된다. 이어서 페이지4(④)는 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 페이지5(⑤)는 워드 라인(WL0)의 메모리 셀들에 MSB로, 그리고 페이지6(⑥)은 워드 라인(WL4)의 메모리 셀들에 LSB로서 프로그램된다. 페이지7(⑦)은 워드 라인(WL3)의 메모리 셀들에 LSB로, 그리고 페이지8(⑧)은 워드 라인(WL3)의 메모리 셀들에 MSB로서 프로그램된다. 페이지9(⑨)는 워드 라인(WL2)의 메모리 셀들에 MSB로 프로그램된다. 페이지10(⑩)은 워드 라인(WL6)의 메모리 셀들에 LSB로서, 페이지11(⑪)은 워드 라인(WL5)의 메모리 셀들에 LSB로, 그리고 페이지12(⑫)는 워드 라인(WL5)의 메모리 셀들에 MSB로서 순차적으로 프로그램된다. 물론, 페이지13(⑬)은 워드 라인(WL4)의 메모리 셀들에 MSB로 프로그램된다.
(c)에 도시된 3-비트 MLC에 대한 프로그램 방법에 따르면, 최초 5개 페이지(①~⑤)의 프로그램 시퀀스는 상술한 2-비트 MLC에서와 동일하다. 그러나, 페이지6(⑥)은 워드 라인(WL0)의 메모리 셀들에 MSB(3-비트 중에서)로서 프로그램된다. 이어서 페이지7(⑦)은 워드 라인(WL4)의 메모리 셀들에 LSB로서, 그리고 페이지8(⑧)은 워드 라인(WL3)의 메모리 셀들에 LSB로서 프로그램된다. 이어서, 페이지9(⑨)는 워드 라인(WL3)의 메모리 셀들에 제 2 페이지(Second LSB page)로, 그리고 페이지10(⑩)은 워드 라인(WL2)의 메모리 셀들에 제 2 페이지(Second LSB page)로서 프로그램된다. 페이지11(⑪)는 워드 라인(WL2)의 메모리 셀들에 MSB로서, 페이지12(⑫)는 워드 라인(WL1)의 메모리 셀들에 MSB 페이지로서 프로그램된다. (d)에는 4-비트 MLC에 대한 프로그램 시퀀스가 도시되어 있다.
이러한 방식 및 절차에 따라 MLC가 프로그램되면, 각각의 워드 라인들은 프로그램된 페이지 수에 의해서 공격 워드 라인이 되기도 하고, 희생 워드 라인이 되기도 한다. 즉, 간섭의 집중이 프로그램되는 페이지의 수에 의해서 가변됨을 의미한다. 또한, 멀티 레벨 셀들의 프로그램 동작시에, 이전까지 프로그램된 셀의 데이터를 읽어내는 이니셜 리드(Initial read)의 수가 줄어들 수 있다. 즉, (c)에서 페 이지3(③) 및 페이지4(④)의 프로그램이 연속된다. 이것은 제 2 페이지(Second LSB page)에 해당하는 페이지4(④)를 프로그램하기 위하여 이니셜 리드를 통해서 페이지3(③)를 독출하게 됨을 의미한다. 이 경우, 페이지3(③) 및 페이지4(④)의 프로그램 동작 사이에서는 주변 셀들로부터 받는 간섭이 없음을 의미한다. 따라서, 이니셜 리드시의 간섭없이 멀티 비트 데이터의 프로그램이 가능함을 의미한다. 또한, 페이지 별로 공격 워드 라인 또는 간섭이 집중되는 워드 라인을 각종 파라미터(예를 들면, 프로그램-소거 사이클 수)을 참조하여 결정할 수 있을 것이다.
도 7은 본 발명의 제 5 실시예를 보여주는 도면이다. 도 7을 참조하면, 프로그램되는 비트 수에 따라서 공격 워드 라인이 되기도 하고 간섭이 집중되는 희생 워드 라인이 될 수 있는 다른 실시예가 도시된다.
SLC에 대한 프로그램 방법을 보여주는 (a)를 참조하면, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 즉, 페이지1(①)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지2(②)는 워드 라인(WL2)의 메모리 셀들에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지3(③)의 프로그램이 이어진다. 워드 라인(WL1)의 메모리 셀들에 대한 프로그램에 이어 워드 라인(WL4)의 메모리 셀들에 페이지4(④)가 프로그램된다. 그리고 워드 라인(WL2)와 워드 라인(WL4)의 사이에 위치하는 워드 라인(WL3)의 메모리 셀들에 페이지5(⑤)가 프로그램된다.
2-비트 MLC에 대한 프로그램 방법을 보여주는 (b)를 참조하면, LSB 페이지들 은 SLC와 동일한 프로그램 시퀀스에 의해서 프로그램된다. LSB 페이지의 프로그램 이후에, 페이지6(⑥)은 워드 라인(WL0)의 메모리 셀들에 MSB로서, 페이지7(⑦)은 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 페이지8(⑧)은 워드 라인(WL3)의 메모리 셀들에 MSB로, 그리고 페이지9(⑨)는 워드 라인(WL2)의 메모리 셀들에 MSB로서 프로그램된다. 페이지10(⑩)은 워드 라인(WL4)의 메모리 셀들에 MSB로서 프로그램된다. 이 경우, LSB 페이지가 프로그램된 후에는 워드 라인들(WL0, WL2, WL4)의 메모리 셀들에 간섭이 집중되었으나, MSB 페이지의 프로그램 후에는 워드 라인들(WL1, WL3)의 메모리 셀들에 간섭이 집중된다.
(c)에 도시된 3-비트 MLC에 대한 프로그램 방법에 따르면, 최초 10개 페이지(①~⑩)의 프로그램 시퀀스는 상술한 2-비트 MLC에서와 동일하다. 그러나, 페이지11(⑪)은 워드 라인(WL0)의 메모리 셀들에 MSB(3-비트 중에서)로서, 그리고 페이지12(⑫)는 워드 라인(WL2)의 메모리 셀들에 MSB로서, 그리고 페이지13(⑬)은 워드 라인(WL1)의 메모리 셀들에 MSB로서 프로그램된다. 이어서, 페이지14(⑭)는 워드 라인(WL4)의 메모리 셀들에 MSB로서, 그리고 페이지15(⑮)는 워드 라인(WL3)의 메모리 셀들에 MSB로서 프로그램된다.
MSB 페이지의 프로그램 시에는 의해서 제 2 페이지(2nd LSB page)의 프로그램시와는 달리 간섭이 집중되는 메모리 셀들은 워드 라인들(WL0, WL2, WL4)에 대응한다. 즉, 3-비트 MLC의 경우, LSB 페이지의 프로그램과 MSB 페이지의 프로그램시에 간섭이 집중되는 워드 라인이 동일하다. 제 2 페이지(2nd LSB page)의 프로그램시에는 워드 라인들(WL1, WL3)에 간섭이 집중된다.
4-비트 MLC에 대한 프로그램 시퀀스를 정의하는 (d)에서, 페이지 수에 따라 동일한 워드 라인은 간섭이 집중되는 희생 워드 라인이 되기도 하고, 또는 공격 워드 라인이 되기도 한다.
이상의 프로그램 시퀀스에 따르면, 하나의 워드 라인은 프로그램되는 페이지 수 또는 비트 수에 따라 간섭이 집중되는 희생 워드 라인이 되기도 하고, 공격 워드 라인이 되기도 한다. 따라서, 프로그램이 반복됨에 따라서 워드 라인들은 상호 간섭의 영향을 균일하게 받게 된다. 따라서, 상술한 프로그램 절차를 적용하면 메모리 셀들에 발생하는 열화를 균일하게 관리할 수 있다.
도 8은 본 발명의 제 6 실시예를 보여주는 도면이다. 도 8을 참조하면, 간섭을 집중시키는 프로그램 방법 및 공격 워드 라인의 프로그램 이후에 희생 워드 라인에 대한 간섭 보상 절차가 진행된다.
SLC에 대한 본 발명의 프로그램 방법을 보여주는 (a)를 참조하면, 메모리 셀들은 프로그램 시퀀스(WL0→WL2→WL1→WL4→WL3→…)에 의거하여 프로그램된다. 이 경우, 워드 라인들(WL0, WL2, WL4)의 메모리 셀들에 간섭이 집중된다. 이들 간섭이 집중되는 워드 라인에 대해서 추가적으로 간섭을 보상하기 위한 보상 프로그램 절차가 더해진다. 즉, 페이지1(①)이 워드 라인(WL0)의 메모리 셀들에 프로그램된 후, 페이지2(②)는 워드 라인(WL2)의 메모리 셀들에 프로그램된다. 그리고 워드 라인(WL0)과 워드 라인(WL2) 사이에 위치하는 워드 라인(WL1)의 메모리 셀들에는 페이지3(③)이 프로그램된다. 워드 라인(WL1)의 메모리 셀들로의 페이지3(③)의 프로그램 중 또는 프로그램 동작이 완료된 이후에 간섭이 집중되는 워드 라인(WL0)의 메모리 셀들에 대한 보상 프로그램이 진행된다. 보상 프로그램에 의해서, 간섭이 집중되는 워드 라인(WL0)에 속하는 메모리 셀들의 문턱 전압이 페이지1(①)에 대응하는 정상적인 레벨로 복구된다.
이러한 보상 프로그램은 공격 워드 라인들(WL3, WL5)의 프로그램 동작시에도 적용된다. 페이지5(⑤)의 프로그램 중 또는 프로그램 후에는 페이지2(②)가 프로그램된 메모리 셀들에 대한 보상 프로그램(Tuning program)이 실시된다. 페이지7(⑦)의 프로그램 중 또는 프로그램 후에는 페이지4(④)가 프로그램된 메모리 셀들에 대한 보상 프로그램(Tuning program)이 실시된다.
2-비트 MLC에 대한 프로그램 시퀀스를 보여주는 (b)를 참조하면, LSB 페이지의 프로그램에 의해서도 간섭이 집중되나, MSB 페이지의 프로그램시 간섭은 워드 라인들(WL0, WL2, WL4)의 메모리 셀들에 집중된다. 이들 간섭이 집중되는 워드 라인에 대해서 추가적으로 간섭을 보상하기 위한 보상 프로그램 절차가 더해진다. 즉, 페이지8(⑧)의 프로그램 중 또는 프로그램 후에 워드 라인(WL0)에 대응하는 메모리 셀들에 대한 보상 프로그램을 실시한다. 그러면, MSB 페이지(④)에 대응하는 문턱 전압의 조정되어, 워드 라인(WL0)에 연결되는 메모리 셀들에 대한 보상이 이루어진다. 이러한 보상 프로그램은 간섭이 집중되는 워드 라인들(WL2, WL4)에 대해서도 각각 실시된다.
3-비트 MLC에 대한 프로그램 시퀀스를 보여주는 (c)를 참조하기로 한다. 워드 라인(WL1)의 메모리 셀들에 MSB 페이지에 해당하는 페이지15(⑮)의 프로그램 중, 또는 프로그램 후에 워드 라인(WL0)의 메모리 셀들에 대한 보상 프로그램이 실 시된다. 이때, 간섭에 의해서 에러가 포함될 수 있는 페이지9(⑨) 데이터는 정상적인 문턱 전압 레벨들로 복귀될 것이다. 이러한 보상 프로그램은 각각의 간섭이 집중되는 워드 라인들(WL2, WL4,…)의 메모리 셀들에 대해서도 실시된다. 도시되지는 않았지만, 4-비트 MLC의 경우에서도 동일한 절차에 따라 보상 프로그램이 실시될 수 있다.
이상에서, 간섭이 집중되는 워드 라인의 MSB 페이지의 프로그램 시에는 보상 프로그램을 고려하여 타깃 레벨의 검증 전압보다 낮은 레벨이 제공될 수 있을 것이다.
도 9는 상술한 간섭이 집중되는 희생 워드 라인들에 연결되는 메모리 셀들의 보상 프로그램 절차를 보여주는 도면이다. 도 9를 참조하면, 보상 프로그램에 의해서 간접을 받은 메모리 셀들의 문턱 전압은 바람직한 산포로 복구될 수 있다.
(a)에는 간섭이 집중되는 워드 라인에 연결되는 메모리 셀들의 프로그램 상태를 보여준다. 즉, 간섭이 집중되는 워드 라인에 연결되는 메모리 셀들의 간섭을 받기 전 문턱 전압을 간략히 보여준다. (b)는 공격 셀들에 의해서 간섭이 집중되는 워드 라인에 연결되는 메모리 셀들의 문턱 전압 변화 양상을 예시적으로 보여준다. 간섭에 의해서 최초 프로그램시에는 점선에 대응하는 산포가 실선에 대응하는 산포로 확장된다.
(c)에는 확장된 산포(점선으로 표시)를 모으는 보상 프로그램의 과정이 도시되어 있다. 보상 프로그램에 의해서, 간섭의 효과를 보상 내지는 복구할 수 있다. (d)에는 보상 프로그램(Tuning program) 이후에 간섭이 집중된 워드 라인의 메모리 셀들의 산포가 도시되어 있다. 모든 프로그램 상태들(P1~P7)에 대해서 동일하게 적용되겠지만, 프로그램 상태(P7)에 있어서 보상 프로그램 이전에 메모리 셀들의 검증 전압(Vfy7)은 이러한 보상 프로그램을 위해 검증 전압(Vfy7′)보다 낮게 설정해야 할 것이다.
또한, 보상 프로그램은 공격 워드 라인에 대응하는 메모리 셀들의 프로그램 중에 수행될 수도 있고, 프로그램 후에 수행될 수도 있을 것이다. 예를 들면, 공격 워드 라인들에 연결된 메모리 셀들의 프로그램시에 발생하는 프로그램 디스터브나 커플링과 같은 부효과(Side-effect)를 보상 프로그램의 용도로 사용할 수 있을 것이다.
도 10은 보상 프로그램의 다른 실시예를 보여주는 도면이다. 도 10을 참조하면, 도 6의 실시예에서 공격 셀의 프로그램 이후에 간섭이 집중된 워드 라인에 대한 보상 프로그램 방법이 개시된다.
연속되는 페이지 데이터를 하나의 워드 라인에 프로그램하는 도 6의 실시예와 보상 프로그램을 제외하면 프로그램 시퀀스는 동일하다. 그러나, MSB 페이지의 프로그램에 의해서 간섭이 집중되는 워드 라인들(WL1, WL3)에 대한 보상 프로그램은 워드 라인들(WL2, WL4)의 메모리 셀들에 MSB 페이지가 프로그램된 이후에 실시된다. 즉, 페이지22의 프로그램 직후에는 페이지13이 MSB로 프로그램된 워드 라인(WL1)에 연결된 메모리 셀들에 대한 보상 프로그램이 실시된다. 또한, 페이지30의 프로그램 직후에는 페이지21이 MSB로 프로그램된 워드 라인(WL3)에 연결된 메모리 셀들에 대한 보상 프로그램이 실시된다.
이상에서 도시되지는 않았지만, 본 발명의 제 1 실시예 내지 제 5 실시예들에서도 간섭이 집중되는 워드 라인의 메모리 셀들에 대한 보상 프로그램을 통해서 본 발명의 목적을 달성할 수 있을 것이다.
도 11 및 도 12는 본 발명 다른 실시예들을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 멀티 레벨 셀(MLC)들의 프로그램 절차에 있어서 앞서 설명한 실시예들의 다양한 변경들이 도시되어 있다.
2-비트 MLC에 대한 프로그램 시퀀스를 보여주는 (a)를 참조하면, 페이지들(①~③)은 프로그램 시퀀스(WL0→WL1→WL2)에 의거하여 프로그램된다. 그러나 이어지는 페이지4(④)는 워드 라인(WL2)의 메모리 셀들에 MSB로서, 페이지5(⑤)는 워드 라인(WL0)의 메모리 셀들에 MSB로서 프로그램된다. 그리고 페이지6(⑥)는 워드 라인(WL4)의 메모리 셀들에 LSB로서 프로그램되고, 페이지7(⑦)은 워드 라인(WL3)의 메모리 셀들에 LSB로서 프로그램된다. 특히, 이어서 프로그램되는 페이지8(⑧)은 워드 라인(WL3)의 메모리 셀들에 MSB로서 프로그램된다. 페이지9(⑨)는 워드 라인(WL2)의 메모리 셀들에 MSB로, 그리고 도시되지는 않았지만, 페이지10(⑩)은 워드 라인(WL6)의 메모리 셀들에 LSB로서 프로그램된다.
3-비트 MLC에 대한 프로그램 시퀀스를 도시한 (b)에서는, LSB 페이지들의 프로그램 시퀀스는 도 3의 제 1 실시예에서 도시된 (a) 프로그램 시퀀스와 동일하다. 그리고 각각의 페이지에 대해서도 간섭을 특정 워드 라인으로 집중시키기 위한 프로그램 시퀀스가 적용된다.
4-비트 MLC에 대해서도 도면과 같은 프로그램 시퀀스에 의해서 멀티 비트 데 이터가 프로그램될 수 있다. 이외에도 다양한 천이 절차에 따라서 간섭을 특정 워드 라인으로 집중시킬 수 있는 프로그램 방법이 구현될 수 있을 것이다.
도 12를 참조하면, 워드 라인(WL0)의 메모리 셀들에 페이지1(①) 및 페이지2(②)가 각각 LSB 및 MSB로 프로그램된다. 이어서, 워드 라인(WL3)의 메모리 셀들에 페이지3(③) 및 페이지4(④)가 각각 LSB 및 MSB로 프로그램된다. 즉, 2개의 워드 라인들(WL1, WL2)을 스킵하여 프로그램이 수행된다. 이어서, 워드 라인(WL2)의 메모리 셀들에 페이지들(⑤, ⑥)이 프로그램되고, 워드 라인(WL1)의 메모리 셀들에 페이지들(⑦, ⑧)이 LSB 및 MSB로 프로그램된다. 따라서, 간섭의 집중도는 앞서 설명된 실시예들에 비하여 낮아질 수 있지만, 다양한 목적을 위해 프로그램 시퀀스의 변경은 가능하다.
도 13은 본 발명에 따른 메모리 시스템(100)을 간략히 보여주는 블록도이다. 도 13을 참조하면, 본 발명에 따른 메모리 시스템(100)은 불휘발성 메모리 장치(120)와 메모리 컨트롤러(110)를 포함한다.
불휘발성 메모리 장치(120)는 앞서 플래시 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(120)와 메모리 컨트롤러(110)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(111)은 프로세싱 유닛(112)의 동작 메모리로써 사용된다. 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(114)은 불휘발성 메모리 장치(120)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(114)는 본 발명의 불휘발성 메모리 장치(120)와 인터페이싱 한다. 프로세싱 유닛(112)은 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(120)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 14는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템(200)을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(200)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(220)과, 외부에서 주어 지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(240) 및 불휘발성 메모리 셀과 페이지 버퍼로 구성된 낸드 플래시 셀 어레이(250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 공격 셀들의 간섭을 특정 워드 라인에 집중시키는 프로그램 시퀀스에 따라 데이터를 프로그램하게 된다.
도 15에는 본 발명에 따른 플래시 메모리 장치(312)를 포함한 컴퓨팅 시스템(300)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(300)은 시스템 버스(360)에 전기적으로 연결된 마이크로프로세서(320), 램(330), 사용자 인터페이스(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(350) 및 메모리 시스템(310)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(310)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(310)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다. 본 발명의 컴퓨터 시스템(300)은 공격 셀들의 데이터를 참조하여 희생 셀들의 손상된 데이터를 복구할 수 있다.
상술한 프로그램될 데이터의 재배열은 메모리 시스템(310)에서 이루어지거나, 컴퓨팅 시스템(300)의 마이크로프로세서(320)의 제어에 따라 실행될 수도 있다. 또는, 효과적인 자원의 활용을 위해서, 메모리 시스템(310)과 마이크로프로세서(320)가 분담하여 데이터 재배열 처리를 실시할 수 있을 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 불휘발성 메모리 셀 어레이를 간략히 보여주는 도면;
도 2는 간섭에 의하여 메모리 셀의 문턱 전압이 이동되는 양상을 보여주는 도면;
도 3은 본 발명의 제 1 실시예에 따른 프로그램 방법을 보여주는 도면;
도 4는 본 발명의 제 2 실시예에 따른 프로그램 방법을 보여주는 도면;
도 5은 본 발명의 제 3 실시예에 따른 프로그램 방법을 보여주는 도면;
도 6은 본 발명의 제 4 실시예에 따른 프로그램 방법을 보여주는 도면;
도 7은 본 발명의 제 5 실시예에 따른 프로그램 방법을 보여주는 도면;
도 8는 본 발명의 제 6 실시예에 따른 프로그램 방버을 보여주는 도면;
도 9는 상술한 도 8의 보상 프로그램의 예를 보여주는 도면;
도 10은 본 발명의 다른 실시예를 보여주는 도면;
도 11은 본 발명의 또 다른 실시예를 보여주는 도면;
도 12는 본 발명의 또 다른 실시예를 보여주는 도면;
도 13은 본 발명의 메모리 시스템을 보여주는 블록도;
도 14는 본 발명의 기술적 특징에 따른 퓨전 메모리 장치를 보여주는 블록도; 그리고
도 15는 본 발명의 컴퓨팅 시스템의 구성을 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
110 : 메모리 컨트롤러 111 : 에스램
112 : 프로세싱 유닛 113 : 호스트 인터페이스
114 : 에러 정정 블록 115 : 메모리 인터페이스
120 : 불휘발성 메모리 장치 210 : 호스트 인터페이스
220 : 버퍼 램 230 : 컨트롤러
240 : 레지스터 250 : 낸드 셀 어레이
310 : 메모리 시스템 311 : 메모리 컨트롤러
312 : 플래시 메모리 장치 320 : 마이크로프로세서
330 : 램 340 : 사용자 인터페이스
350 : 모뎀 360 : 시스템 버스

Claims (10)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    제 1 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계;
    제 2 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계;
    상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들을 프로그램하는 단계; 그리고
    상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 3 워드 라인은 상기 제 1 워드 라인 및 상기 제 2 워드 라인과 인접하여 위치하는 것을 특징으로 하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계는 상기 제 3 워드 라인에 연결되는 메모리 셀들이 프로그램되는 시간 동안 수행되는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제 1 워드 라인 및 상기 제 3 워드 라인들 각각에 연결되는 메모리 셀들에는 최상위 비트(MSB)에 대응하는 데이터가 저장된 것을 특징으로 하는 프로그램 방법.
  5. 멀티 레벨 셀 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    제 1 워드 라인에 연결되는 메모리 셀들에 제 1 페이지를 기입하는 단계;
    제 2 워드 라인에 연결되는 메모리 셀들에 제 2 페이지를 기입하는 단계; 및
    상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들에 제 3 페이지를 기입하는 단계를 포함하되,
    상기 제 1 내지 제 3 페이지들은 상기 멀티 레벨 셀 불휘발성 메모리 장치에 프로그램되는 최상위 비트(MSB)에 대응하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 제 1 워드 라인에 연결되는 메모리 셀들의 문턱 전압을 조정하는 단계를 더 포함하는 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 제 1 내지 제 3 워드 라인들에 프로그램되는 상기 최상위 비트(MSB)보다 낮은 페이지 데이터들은 상기 최상위 비트(MSB)의 기입 순서와 다른 것을 특징으로 하는 프로그램 방법.
  8. 멀티 레벨 셀 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    제 1 워드 라인에 연결되는 메모리 셀들에 제 1 페이지를 기입하는 단계;
    제 2 워드 라인에 연결되는 메모리 셀들에 제 2 페이지를 기입하는 단계;
    상기 제 1 워드 라인과 상기 제 2 워드 라인의 사이에 위치하는 제 3 워드 라인에 연결되는 메모리 셀들에 제 3 페이지를 기입하는 단계; 그리고
    상기 제 3 워드 라인에 연결되는 메모리 셀들에 제 4 페이지를 프로그램하는 단계를 포함하는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 제 1 워드 라인에 연결되는 메모리 셀들에 제 5 페이지를 기입하는 단계를 더 포함하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 4 페이지 및 상기 제 5 페이지는 최상위 비트(MSB)에 대응하는 프로그램 방법.
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