JP2001035170A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001035170A JP2001035170A JP21015599A JP21015599A JP2001035170A JP 2001035170 A JP2001035170 A JP 2001035170A JP 21015599 A JP21015599 A JP 21015599A JP 21015599 A JP21015599 A JP 21015599A JP 2001035170 A JP2001035170 A JP 2001035170A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- change
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】ドレインディスターブ耐性の弱いセルがあって
もドレインディスターブによるデータ消失の発生を防止
できる半導体記憶装置を提供する。 【解決手段】変更データメモリとアドレス変更回路を備
え、変更データメモリからの変更データにしたがってア
ドレス変更回路でアドレスとワード線の対応関係を変更
することにより、Ｘデコーダにおける書込み時のワード
線選択順序を変えて、実使用データの書込み時にドレイ
ンディスターブ耐性の低いメモリトランジスタを含むＥ
2 ＰＲＯＭセルの書込みを最後に行う。
もドレインディスターブによるデータ消失の発生を防止
できる半導体記憶装置を提供する。 【解決手段】変更データメモリとアドレス変更回路を備
え、変更データメモリからの変更データにしたがってア
ドレス変更回路でアドレスとワード線の対応関係を変更
することにより、Ｘデコーダにおける書込み時のワード
線選択順序を変えて、実使用データの書込み時にドレイ
ンディスターブ耐性の低いメモリトランジスタを含むＥ
2 ＰＲＯＭセルの書込みを最後に行う。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発メモリを有す
る半導体記憶装置に関し、特に電気的に書込み可能、電
気的に一括消去可能な不揮発性メモリ（フラッシュＥ2
ＰＲＯＭ）を有する半導体記憶装置に関する。
る半導体記憶装置に関し、特に電気的に書込み可能、電
気的に一括消去可能な不揮発性メモリ（フラッシュＥ2
ＰＲＯＭ）を有する半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュＥ2 ＰＲＯＭの大容量により
１個のビット線に接続されるセル数が増大するに伴っ
て、書込み動作中に非選択のセルのデータが破壊されて
しまうドレインディスターブが深刻な問題となってき
た。フラッシュＥ2 ＰＲＯＭの書込み動作について図７
の従来のフラッシュＥ2 ＰＲＯＭのブロック図および図
８のフラッシュメモリ部の部分回路図とを用いて説明す
る。
１個のビット線に接続されるセル数が増大するに伴っ
て、書込み動作中に非選択のセルのデータが破壊されて
しまうドレインディスターブが深刻な問題となってき
た。フラッシュＥ2 ＰＲＯＭの書込み動作について図７
の従来のフラッシュＥ2 ＰＲＯＭのブロック図および図
８のフラッシュメモリ部の部分回路図とを用いて説明す
る。
【０００３】図７において、フラッシュＥ2 ＰＲＯＭ
は、Ｅ2 ＰＲＯＭセルがマトリクス状に配置されたフラ
ッシュメモリ部１と、Ｘアドレス信号Ｘ1 〜Ｘn と、そ
れぞれの反転信号ＸＢ1 〜ＸＢn とを入力して２n 個の
ワード線ＷＬ1 〜ＷＬ2 nのうちの１個だけを選択するＸ
デコーダ２と、Ｙアドレス信号Ｙ1 〜Ｙm と、それぞれ
の反転信号ＹＢ1 〜ＹＢm とを入力して２m 個のビット
線ＢＬ1 〜ＢＬ2 mのうちの１個だけを選択するＹデコー
ダ３と、書込みモード／読出しモードのモード切替信号
ＷＲ／ＲＤにより制御され、書込みモードではデータ入
力端子ＤＩＮから書込みデータを入力し、読出しモード
ではデータ出力端子ＤＯＵＴから読出しデータを出力す
る書込み／読出し回路４により構成されている。簡略化
のためにＤＩＮからの書込みデータ、ＤＯＵＴへの読出
しデータはいずれも１ビットのデータであるものとす
る。
は、Ｅ2 ＰＲＯＭセルがマトリクス状に配置されたフラ
ッシュメモリ部１と、Ｘアドレス信号Ｘ1 〜Ｘn と、そ
れぞれの反転信号ＸＢ1 〜ＸＢn とを入力して２n 個の
ワード線ＷＬ1 〜ＷＬ2 nのうちの１個だけを選択するＸ
デコーダ２と、Ｙアドレス信号Ｙ1 〜Ｙm と、それぞれ
の反転信号ＹＢ1 〜ＹＢm とを入力して２m 個のビット
線ＢＬ1 〜ＢＬ2 mのうちの１個だけを選択するＹデコー
ダ３と、書込みモード／読出しモードのモード切替信号
ＷＲ／ＲＤにより制御され、書込みモードではデータ入
力端子ＤＩＮから書込みデータを入力し、読出しモード
ではデータ出力端子ＤＯＵＴから読出しデータを出力す
る書込み／読出し回路４により構成されている。簡略化
のためにＤＩＮからの書込みデータ、ＤＯＵＴへの読出
しデータはいずれも１ビットのデータであるものとす
る。
【０００４】図８の部分回路図は、フラッシュメモリ部
１の一部分を示している。書込み動作時には、Ｘデコー
ダ２により選択されたワード線ＷＬi がプラス１２Ｖ、
非選択のワード線ＷＬi-1 およびＷＬi+1 が０Ｖ、共通
ソース線ＣＳＬが接地レベル（０Ｖ）、選択されたビッ
ト線ＢＬj が７Ｖ、非選択のビット線ＢＬj-1 およびＢ
Ｌj+1 が０Ｖにそれぞれ設定される。各々のＥ2 ＰＲＯ
Ｍセルはメモリトランジスタにより構成されている。図
９はメモリトランジスタの断面図である。Ｐ型シリコン
基板９１にＮ型ソース領域９３ｓおよびＮ型ドレイン領
域９３ｄが形成され、Ｎ型ソース領域９３ｓとＮ型ドレ
イン領域９３ｄとの間のＰ型基板領域９１の上面に絶縁
膜９２を挟んでフローティングゲート９４が形成され、
さらにフローティングゲート９４上に絶縁膜９２を挟ん
でコントロールゲート９５が設けられている。
１の一部分を示している。書込み動作時には、Ｘデコー
ダ２により選択されたワード線ＷＬi がプラス１２Ｖ、
非選択のワード線ＷＬi-1 およびＷＬi+1 が０Ｖ、共通
ソース線ＣＳＬが接地レベル（０Ｖ）、選択されたビッ
ト線ＢＬj が７Ｖ、非選択のビット線ＢＬj-1 およびＢ
Ｌj+1 が０Ｖにそれぞれ設定される。各々のＥ2 ＰＲＯ
Ｍセルはメモリトランジスタにより構成されている。図
９はメモリトランジスタの断面図である。Ｐ型シリコン
基板９１にＮ型ソース領域９３ｓおよびＮ型ドレイン領
域９３ｄが形成され、Ｎ型ソース領域９３ｓとＮ型ドレ
イン領域９３ｄとの間のＰ型基板領域９１の上面に絶縁
膜９２を挟んでフローティングゲート９４が形成され、
さらにフローティングゲート９４上に絶縁膜９２を挟ん
でコントロールゲート９５が設けられている。
【０００５】選択されたＥ2 ＰＲＯＭセルのメモリトラ
ンジスタすなわちメモリトランジスタＭＴ８５はオン状
態となりチャネル中を移動する電子がドレイン近傍の高
電界によりインパクトイオン化を生じ、これにより発生
した電子がフローティングゲート中に注入され、ＣＨＥ
（チャネルホットエレクトロン）書込みが行われる。こ
れにより、選択されたＥ2 ＰＲＯＭセルＭＴ８５のしき
い値電圧ＶＴＨが５Ｖ以上となる。しかしながら一方で
は、選択されたビット線ＢＬj に接続されている非選択
のメモリトランジスタＭＴ８４、ＭＴ８６のデータが、
ドレインディスターブ現象により破壊されてしまうこと
がある。
ンジスタすなわちメモリトランジスタＭＴ８５はオン状
態となりチャネル中を移動する電子がドレイン近傍の高
電界によりインパクトイオン化を生じ、これにより発生
した電子がフローティングゲート中に注入され、ＣＨＥ
（チャネルホットエレクトロン）書込みが行われる。こ
れにより、選択されたＥ2 ＰＲＯＭセルＭＴ８５のしき
い値電圧ＶＴＨが５Ｖ以上となる。しかしながら一方で
は、選択されたビット線ＢＬj に接続されている非選択
のメモリトランジスタＭＴ８４、ＭＴ８６のデータが、
ドレインディスターブ現象により破壊されてしまうこと
がある。
【０００６】このドレインディスターブ現象について詳
しく説明する。データ「１」、「０」にしきい値電圧Ｖ
ＴＨの「高（５Ｖ以上）」、「低（１〜２Ｖ）」がそれ
ぞれ対応しているとし、図８のメモリトランジスタＭＴ
８４，ＭＴ８６のデータは「１」、すなわちフローティ
ングゲートに電子が注入されて高しきい値電圧の状態で
あるとする。この状態で、同一のビット線ＢＬj に接続
されているメモリセルＭＴ８５に書込みを行う場合に
は、非選択メモリトランジスタＭＴ８４，ＭＴ８６はフ
ローティングゲート上に絶縁膜を挟んで設けられたコン
トロールゲートが接地電位であるのでオフ状態である
が、ビット線ＢＬj にかけられた７Ｖの電圧によりそれ
ぞれのフローティングゲートとドレインとの間の絶縁膜
には高電界がかかるので、ファウラー・ノルドハイム・
トンネリング(Fowler-Nordheim tunneling )によりフロ
ーティングゲートに蓄積された電子がドレイン方向へ引
き抜かれる。このためにメモリセルＭＴ８４，ＭＴ８６
のフローティングゲートに蓄積された電子が失われ、し
きい値電圧ＶＴＨが低下する。例えば絶縁膜の形成ばら
つきなどによりドレインディスターブによるしきい値電
圧ＶＴＨの低下が特に大きいメモリトランジスタがフラ
ッシュメモリ部１に存在する場合には、書込みにより一
度はしきい値電圧ＶＴＨを５Ｖ以上に遷移させたにも拘
わらず、その後にビット線を共有する他のメモリトラン
ジスタの書込みが繰り返される結果として、しきい値電
圧ＶＴＨが５Ｖに満たない値に低下し、記憶データが失
われる。
しく説明する。データ「１」、「０」にしきい値電圧Ｖ
ＴＨの「高（５Ｖ以上）」、「低（１〜２Ｖ）」がそれ
ぞれ対応しているとし、図８のメモリトランジスタＭＴ
８４，ＭＴ８６のデータは「１」、すなわちフローティ
ングゲートに電子が注入されて高しきい値電圧の状態で
あるとする。この状態で、同一のビット線ＢＬj に接続
されているメモリセルＭＴ８５に書込みを行う場合に
は、非選択メモリトランジスタＭＴ８４，ＭＴ８６はフ
ローティングゲート上に絶縁膜を挟んで設けられたコン
トロールゲートが接地電位であるのでオフ状態である
が、ビット線ＢＬj にかけられた７Ｖの電圧によりそれ
ぞれのフローティングゲートとドレインとの間の絶縁膜
には高電界がかかるので、ファウラー・ノルドハイム・
トンネリング(Fowler-Nordheim tunneling )によりフロ
ーティングゲートに蓄積された電子がドレイン方向へ引
き抜かれる。このためにメモリセルＭＴ８４，ＭＴ８６
のフローティングゲートに蓄積された電子が失われ、し
きい値電圧ＶＴＨが低下する。例えば絶縁膜の形成ばら
つきなどによりドレインディスターブによるしきい値電
圧ＶＴＨの低下が特に大きいメモリトランジスタがフラ
ッシュメモリ部１に存在する場合には、書込みにより一
度はしきい値電圧ＶＴＨを５Ｖ以上に遷移させたにも拘
わらず、その後にビット線を共有する他のメモリトラン
ジスタの書込みが繰り返される結果として、しきい値電
圧ＶＴＨが５Ｖに満たない値に低下し、記憶データが失
われる。
【０００７】このドレインディスターブ現象は、ワード
線の個数が２n 個すなわち同一ビット線にドレインが接
続されたメモリトランジスタが２n 個あって、その全て
にデータ「１」が書込まれる場合には、最初に書込まれ
たメモリトランジスタには７Ｖのドレイン電圧が最大
（２n −１）回印加されることになるので、従来はメモ
リトランジスタのドレインディスターブ耐性として（２
n −１）回の書込み時ドレイン電圧の印加に対してしき
い値電圧ＶＴＨが５Ｖ以上を維持することが要求されて
いた。
線の個数が２n 個すなわち同一ビット線にドレインが接
続されたメモリトランジスタが２n 個あって、その全て
にデータ「１」が書込まれる場合には、最初に書込まれ
たメモリトランジスタには７Ｖのドレイン電圧が最大
（２n −１）回印加されることになるので、従来はメモ
リトランジスタのドレインディスターブ耐性として（２
n −１）回の書込み時ドレイン電圧の印加に対してしき
い値電圧ＶＴＨが５Ｖ以上を維持することが要求されて
いた。
【０００８】これに対して、ドレインディスターブによ
るしきい値電圧の低下を防止する技術として、特開平７
−１７６１９７号公報には書込み時の非選択ワード線を
中間電圧にしてフローティングゲートとドレインとの間
の電界を低減することによりドレインディスターブの影
響を軽減する技術が記載されているが、大きな効果が得
られる中間電圧の電圧範囲が狭いために制御が難しいと
いう問題点がある。また特開平７−３３４９９１号公報
には、データの位相という概念を導入し、各ビット線毎
に位相を決めてデータを書込む技術が記載されている。
図１０は、特開平７−３３４９９１号公報に記載された
第２の従来技術のブロック図である。
るしきい値電圧の低下を防止する技術として、特開平７
−１７６１９７号公報には書込み時の非選択ワード線を
中間電圧にしてフローティングゲートとドレインとの間
の電界を低減することによりドレインディスターブの影
響を軽減する技術が記載されているが、大きな効果が得
られる中間電圧の電圧範囲が狭いために制御が難しいと
いう問題点がある。また特開平７−３３４９９１号公報
には、データの位相という概念を導入し、各ビット線毎
に位相を決めてデータを書込む技術が記載されている。
図１０は、特開平７−３３４９９１号公報に記載された
第２の従来技術のブロック図である。
【０００９】図１０では、図７のフラッシュＥ2 ＰＲＯ
Ｍに加えて、フラッシュメモリ部１と同一のワードビッ
ト構成のＳＲＡＭまたはＤＲＡＭで構成されたメモリ回
路１０１と、カウンタ回路１０２と、１個の補助ワード
線ＣＷＬに接続された補助ワードメモリ部１０３とが設
けられている。外部から入力された書込みデータはまず
メモリ回路１０１に格納され、メモリ回路１０１からビ
ット線毎にデータを読出してデータ「１」の個数をカウ
ンタ１０２でカウントし、書込み／読出し回路４内のレ
ジスタにビット毎のデータ「１」の個数を格納してお
く。
Ｍに加えて、フラッシュメモリ部１と同一のワードビッ
ト構成のＳＲＡＭまたはＤＲＡＭで構成されたメモリ回
路１０１と、カウンタ回路１０２と、１個の補助ワード
線ＣＷＬに接続された補助ワードメモリ部１０３とが設
けられている。外部から入力された書込みデータはまず
メモリ回路１０１に格納され、メモリ回路１０１からビ
ット線毎にデータを読出してデータ「１」の個数をカウ
ンタ１０２でカウントし、書込み／読出し回路４内のレ
ジスタにビット毎のデータ「１」の個数を格納してお
く。
【００１０】書込み時に、「１」データを書込むべきメ
モリトランジスタに対応するワード線個数が全ワード線
個数２n の１／２未満の場合には、書込みデータの位相
を正転状態のままでデータの書込みを行い、補助ワード
メモリ部１０３に正転状態で書込んだ旨を記録し、
「１」データを書込むべきワード線個数が全ワード線個
数２n の１／２以上の場合には、書込みデータの位相を
反転させてデータの書込みを行い、補助ワードメモリ部
１０３に位相反転状態で書込んだ旨を記録する。
モリトランジスタに対応するワード線個数が全ワード線
個数２n の１／２未満の場合には、書込みデータの位相
を正転状態のままでデータの書込みを行い、補助ワード
メモリ部１０３に正転状態で書込んだ旨を記録し、
「１」データを書込むべきワード線個数が全ワード線個
数２n の１／２以上の場合には、書込みデータの位相を
反転させてデータの書込みを行い、補助ワードメモリ部
１０３に位相反転状態で書込んだ旨を記録する。
【００１１】データ読出し時には、補助ワードメモリ部
１０３に記録されている書込み時の位相情報を読出した
後に、フラッシュメモリ部１のメモリセルに対する読出
しを行い、読出した位相情報に基づいて読出しデータが
「１」データであるか、「０」データであるかを判定す
る。すなわち、位相が正転の場合には、図７のフラッシ
ュＥ2 ＰＲＯＭと同相であり、メモリセルのしきい値電
圧ＶＴＨが５Ｖ以上でワード線に読出し電圧を印加して
もオフ状態の場合にデータ「１」と判定し、しきい値電
圧ＶＴＨが１〜２Ｖでワード線に読出し電圧を印加する
とオン状態となる場合にデータ「０」と判定する。これ
に対して、位相が反転の場合には、図７のフラッシュＥ
2 ＰＲＯＭと逆相であり、しきい値電圧ＶＴＨが１〜２
Ｖの場合にデータ「１」と判定し、メモリセルのしきい
値電圧ＶＴＨが５Ｖ以上の場合にデータ「０」と判定す
る。データを書込む時に、しきい値電圧ＶＴＨが５Ｖ以
上でオフ状態になるメモリセルが全体の半分以下になる
ように各ビット線毎の位相を決めることにより、データ
書込み時の電圧ストレスによるドレインディスターブ発
生の時間を半分以下に低減することが可能となる。
１０３に記録されている書込み時の位相情報を読出した
後に、フラッシュメモリ部１のメモリセルに対する読出
しを行い、読出した位相情報に基づいて読出しデータが
「１」データであるか、「０」データであるかを判定す
る。すなわち、位相が正転の場合には、図７のフラッシ
ュＥ2 ＰＲＯＭと同相であり、メモリセルのしきい値電
圧ＶＴＨが５Ｖ以上でワード線に読出し電圧を印加して
もオフ状態の場合にデータ「１」と判定し、しきい値電
圧ＶＴＨが１〜２Ｖでワード線に読出し電圧を印加する
とオン状態となる場合にデータ「０」と判定する。これ
に対して、位相が反転の場合には、図７のフラッシュＥ
2 ＰＲＯＭと逆相であり、しきい値電圧ＶＴＨが１〜２
Ｖの場合にデータ「１」と判定し、メモリセルのしきい
値電圧ＶＴＨが５Ｖ以上の場合にデータ「０」と判定す
る。データを書込む時に、しきい値電圧ＶＴＨが５Ｖ以
上でオフ状態になるメモリセルが全体の半分以下になる
ように各ビット線毎の位相を決めることにより、データ
書込み時の電圧ストレスによるドレインディスターブ発
生の時間を半分以下に低減することが可能となる。
【００１２】
【発明が解決しようとする課題】ところが、図１０の第
２の従来技術では、ドレインディスターブ耐性が他のセ
ルに比べて特に弱いセルが存在した場合には、そのセル
のドレインに７Ｖの電圧が印加される回数は、最悪ケー
スでは（２(n-1) −１）回もあり、ドレインディスター
ブによる不良発生を防止することはできない。本発明の
目的は、ドレインディスターブ耐性が特に弱いセルがあ
ってもドレインディスターブによるデータ消失の発生を
防止できる半導体記憶装置を提供することである。
２の従来技術では、ドレインディスターブ耐性が他のセ
ルに比べて特に弱いセルが存在した場合には、そのセル
のドレインに７Ｖの電圧が印加される回数は、最悪ケー
スでは（２(n-1) −１）回もあり、ドレインディスター
ブによる不良発生を防止することはできない。本発明の
目的は、ドレインディスターブ耐性が特に弱いセルがあ
ってもドレインディスターブによるデータ消失の発生を
防止できる半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された複数のＥ2 ＰＲＯＭセル
を含みワード線とビット線により書込みまたは読出しを
行うセルが選択されるフラッシュメモリ部と、第１のア
ドレス信号群を入力し複数のワード線から一つを選択す
るＸデコーダと、第２のアドレス信号群を入力し複数の
ビット線から一つを選択するＹデコーダと、選択された
Ｅ2 ＰＲＯＭセルに外部からのデータの書込みまたは外
部へのデータの読出しを行う書込み／読出し回路と、第
３のアドレス信号群と変更データ信号群とを入力し前記
第３のアドレス信号を構成する個々の信号と前記第１の
アドレス信号を構成する個々の信号との対応関係を前記
変更データ信号群にしたがって変更するアドレス変更回
路と、登録された変更データに基づき前記変更データ信
号群を前記アドレス変更回路に供給する不揮発性の変更
データメモリとを有している。第２の発明の半導体記憶
装置は、マトリクス状に配置された複数のＥ2 ＰＲＯＭ
セルを含みワード線とビット線により書込みまたは読出
しを行うセルが選択されるフラッシュメモリ部と、ｎ個
のＸアドレス信号に関係して２n 個のワード線から一つ
を選択するＸデコーダと、ｍ個のＹアドレス信号により
２m 個のビット線から一つを選択するＹデコーダと、選
択されたＥ2 ＰＲＯＭセルに外部からのデータの書込み
または外部へのデータの読出しを行う書込み／読出し回
路と、ｎ対の前記Ｘアドレス信号と該信号の反転信号と
を入力しｒ個の変更データ信号により指定された信号を
選択的に反転して前記Ｘデコーダに出力するアドレス変
更回路と、登録された変更データに基づき前記変更デー
タ信号を前記アドレス変更回路に供給する不揮発性の変
更データメモリとを有している。前記アドレス変更回路
が、前記変更データメモリより供給されるｒ＝ｎ×２n
個の変更データ信号にしたがって前記Ｘデコーダの２n
個のワード線選択ゲートへの各ｎ個の入力となる信号の
うちの指定された信号ついて論理反転を実行するように
してもよく、また、前記アドレス変更回路が、前記変更
データメモリより供給されるｒ＝ｎ個の変更データ信号
にしたがって前記Ｘデコーダに入力するｎ対のＸアドレ
ス信号と反転信号の対のうち指定された信号対について
論理反転を実行するようにしてもよい。
は、マトリクス状に配置された複数のＥ2 ＰＲＯＭセル
を含みワード線とビット線により書込みまたは読出しを
行うセルが選択されるフラッシュメモリ部と、第１のア
ドレス信号群を入力し複数のワード線から一つを選択す
るＸデコーダと、第２のアドレス信号群を入力し複数の
ビット線から一つを選択するＹデコーダと、選択された
Ｅ2 ＰＲＯＭセルに外部からのデータの書込みまたは外
部へのデータの読出しを行う書込み／読出し回路と、第
３のアドレス信号群と変更データ信号群とを入力し前記
第３のアドレス信号を構成する個々の信号と前記第１の
アドレス信号を構成する個々の信号との対応関係を前記
変更データ信号群にしたがって変更するアドレス変更回
路と、登録された変更データに基づき前記変更データ信
号群を前記アドレス変更回路に供給する不揮発性の変更
データメモリとを有している。第２の発明の半導体記憶
装置は、マトリクス状に配置された複数のＥ2 ＰＲＯＭ
セルを含みワード線とビット線により書込みまたは読出
しを行うセルが選択されるフラッシュメモリ部と、ｎ個
のＸアドレス信号に関係して２n 個のワード線から一つ
を選択するＸデコーダと、ｍ個のＹアドレス信号により
２m 個のビット線から一つを選択するＹデコーダと、選
択されたＥ2 ＰＲＯＭセルに外部からのデータの書込み
または外部へのデータの読出しを行う書込み／読出し回
路と、ｎ対の前記Ｘアドレス信号と該信号の反転信号と
を入力しｒ個の変更データ信号により指定された信号を
選択的に反転して前記Ｘデコーダに出力するアドレス変
更回路と、登録された変更データに基づき前記変更デー
タ信号を前記アドレス変更回路に供給する不揮発性の変
更データメモリとを有している。前記アドレス変更回路
が、前記変更データメモリより供給されるｒ＝ｎ×２n
個の変更データ信号にしたがって前記Ｘデコーダの２n
個のワード線選択ゲートへの各ｎ個の入力となる信号の
うちの指定された信号ついて論理反転を実行するように
してもよく、また、前記アドレス変更回路が、前記変更
データメモリより供給されるｒ＝ｎ個の変更データ信号
にしたがって前記Ｘデコーダに入力するｎ対のＸアドレ
ス信号と反転信号の対のうち指定された信号対について
論理反転を実行するようにしてもよい。
【００１４】第３の発明の半導体記憶回路は、マトリク
ス状に配置された複数のＥ2 ＰＲＯＭセルを含みワード
線とビット線により書込みまたは読出しを行うセルが選
択されるフラッシュメモリ部と、ｎ個のＸアドレス信号
のうち下位のｋ個のＸアドレス信号により２k 個のワー
ド線から一つを選択するデコーダブロックを（ｎ−ｋ）
個含むＸデコーダと、Ｘアドレス信号の上位の（ｎ−
ｋ）個に関係して前記Ｘデコーダの（ｎ−ｋ）個の前記
デコーダブロックから前記Ｘデコーダの出力として１個
を選択するブロックデコーダと、ｍ個のＹアドレス信号
により２m 個のビット線から一つを選択するＹデコーダ
と、選択されたＥ2 ＰＲＯＭセルに外部からのデータの
書込みまたは外部へのデータの読出しを行う書込み／読
出し回路と、（ｎ−ｋ）対の前記上位Ｘアドレス信号と
該信号の反転信号とを入力しｒ個の変更データ信号によ
り指定された信号を選択的に反転して前記ブロックデコ
ーダに出力するアドレス変更回路と、登録された変更デ
ータに基づき前記変更データ信号を前記アドレス変更回
路に供給する不揮発性の変更データメモリとを有してい
る。前記アドレス変更回路が、前記変更データメモリよ
り供給されるｒ＝（ｎ−ｋ）×２(n-k) 個の変更データ
信号にしたがって前記ブロックデコーダの２(n -k) 個の
ワード線選択ゲートの各（ｎ−ｋ）個の入力となる信号
のうちの指定された信号ついて論理反転を実行するよう
にしてもよく、また、前記アドレス変更回路が、前記変
更データメモリより供給されるｒ＝（ｎ−ｋ）個の変更
データ信号にしたがって前記ブロックデコーダに入力す
る（ｎ−ｋ）対のＸアドレス信号と反転信号の対のうち
指定された信号対について論理反転を実行するようにし
てもよい。また、前記変更データメモリのセルはＥ2 Ｐ
ＲＯＭセルとしてもよいが、紫外線消去型のＰＲＯＭま
たはフューズ型のＰＲＯＭとしてもよい。
ス状に配置された複数のＥ2 ＰＲＯＭセルを含みワード
線とビット線により書込みまたは読出しを行うセルが選
択されるフラッシュメモリ部と、ｎ個のＸアドレス信号
のうち下位のｋ個のＸアドレス信号により２k 個のワー
ド線から一つを選択するデコーダブロックを（ｎ−ｋ）
個含むＸデコーダと、Ｘアドレス信号の上位の（ｎ−
ｋ）個に関係して前記Ｘデコーダの（ｎ−ｋ）個の前記
デコーダブロックから前記Ｘデコーダの出力として１個
を選択するブロックデコーダと、ｍ個のＹアドレス信号
により２m 個のビット線から一つを選択するＹデコーダ
と、選択されたＥ2 ＰＲＯＭセルに外部からのデータの
書込みまたは外部へのデータの読出しを行う書込み／読
出し回路と、（ｎ−ｋ）対の前記上位Ｘアドレス信号と
該信号の反転信号とを入力しｒ個の変更データ信号によ
り指定された信号を選択的に反転して前記ブロックデコ
ーダに出力するアドレス変更回路と、登録された変更デ
ータに基づき前記変更データ信号を前記アドレス変更回
路に供給する不揮発性の変更データメモリとを有してい
る。前記アドレス変更回路が、前記変更データメモリよ
り供給されるｒ＝（ｎ−ｋ）×２(n-k) 個の変更データ
信号にしたがって前記ブロックデコーダの２(n -k) 個の
ワード線選択ゲートの各（ｎ−ｋ）個の入力となる信号
のうちの指定された信号ついて論理反転を実行するよう
にしてもよく、また、前記アドレス変更回路が、前記変
更データメモリより供給されるｒ＝（ｎ−ｋ）個の変更
データ信号にしたがって前記ブロックデコーダに入力す
る（ｎ−ｋ）対のＸアドレス信号と反転信号の対のうち
指定された信号対について論理反転を実行するようにし
てもよい。また、前記変更データメモリのセルはＥ2 Ｐ
ＲＯＭセルとしてもよいが、紫外線消去型のＰＲＯＭま
たはフューズ型のＰＲＯＭとしてもよい。
【００１５】
【発明の実施の形態】フラッシュＥ2 ＰＲＯＭの実使用
データの書込みにおいては、通常、小さいアドレス値で
指定されるワード線から大きいアドレス値で指定される
ワード線の方向へ一つずつアドレス値を増加させて順次
書込みが行われる。またドレインディスターブによるメ
モリトランジスタのしきい値電圧ＶＴＨの低下は、デー
タ「１」を書き込んでから後にビット線を共有する他の
セルにデータ「１」を書込む回数に依存する。本発明
は、以上の２点に着目し、アドレスとワード線の対応関
係を変更することにより書込み時のワード線選択順序を
変えて、実使用データの書込み時にドレインディスター
ブ耐性の低いメモリトランジスタを含むＥ2 ＰＲＯＭセ
ルの書込みを最後に行うことによりドレインディスター
ブ耐性を実効的に向上させるものである。
データの書込みにおいては、通常、小さいアドレス値で
指定されるワード線から大きいアドレス値で指定される
ワード線の方向へ一つずつアドレス値を増加させて順次
書込みが行われる。またドレインディスターブによるメ
モリトランジスタのしきい値電圧ＶＴＨの低下は、デー
タ「１」を書き込んでから後にビット線を共有する他の
セルにデータ「１」を書込む回数に依存する。本発明
は、以上の２点に着目し、アドレスとワード線の対応関
係を変更することにより書込み時のワード線選択順序を
変えて、実使用データの書込み時にドレインディスター
ブ耐性の低いメモリトランジスタを含むＥ2 ＰＲＯＭセ
ルの書込みを最後に行うことによりドレインディスター
ブ耐性を実効的に向上させるものである。
【００１６】本発明の実施の形態について図面を参照し
て詳細に説明する。図１は本発明の第１の実施の形態の
ブロック図である。フラッシュメモリ部１と、Ｘデコー
ダ２と、Ｙデコーダ３と、書込み／読出し回路４に加え
て、変更データメモリ５と、アドレス変更回路６とを備
えている。
て詳細に説明する。図１は本発明の第１の実施の形態の
ブロック図である。フラッシュメモリ部１と、Ｘデコー
ダ２と、Ｙデコーダ３と、書込み／読出し回路４に加え
て、変更データメモリ５と、アドレス変更回路６とを備
えている。
【００１７】変更データメモリ５は、Ｘアドレス信号Ｘ
1 〜Ｘn とそれぞれの反転信号ＸＢ 1 〜ＸＢn で指定す
るアドレスと実際にＸデコーダが入力するアドレスとの
対応関係の変更内容を指示する変更データを登録する不
揮発性メモリである。アドレス変更回路６は、入力する
Ｘアドレス信号とＸデコーダへ出力するアドレス信号と
の対応関係を、変更データメモリからの変更データ信号
にしたがって変更する。これにより外部から入力される
Ｘアドレスにより選択されるワード線を変更データメモ
リのデータにより変更することができる。
1 〜Ｘn とそれぞれの反転信号ＸＢ 1 〜ＸＢn で指定す
るアドレスと実際にＸデコーダが入力するアドレスとの
対応関係の変更内容を指示する変更データを登録する不
揮発性メモリである。アドレス変更回路６は、入力する
Ｘアドレス信号とＸデコーダへ出力するアドレス信号と
の対応関係を、変更データメモリからの変更データ信号
にしたがって変更する。これにより外部から入力される
Ｘアドレスにより選択されるワード線を変更データメモ
リのデータにより変更することができる。
【００１８】変更データメモリ５には、ドレインディス
ターブ耐性の弱いメモリトランジスタを含むＥ2 ＰＲＯ
Ｍセルにつながるワード線のアドレスを、実使用データ
書込みの最後部分に選択されるワード線のアドレスへと
変更移動する変更データＡ1〜Ａr を登録する。アドレ
ス変更回路６は、Ｘアドレス信号Ｘ1 〜Ｘn ，ＸＢ1〜
ＸＢn を入力し、変更データメモリ５からの変更データ
信号Ａ1 〜Ａr にしたがってドレインディスターブ耐性
の弱いセルの選択順序を最後部分に変更したアドレスを
Ｘデコーダ２に出力する。このアドレス変更により、Ｘ
デコーダ２では、ドレインディスターブ耐性の低いセル
のワード線を書込みの最後部に選択するので、ドレイン
ディスターブ発生の要因である電圧ストレス印加の時間
が短くなり、ドレインディスターブによるしきい値電圧
低下を防止することができる。
ターブ耐性の弱いメモリトランジスタを含むＥ2 ＰＲＯ
Ｍセルにつながるワード線のアドレスを、実使用データ
書込みの最後部分に選択されるワード線のアドレスへと
変更移動する変更データＡ1〜Ａr を登録する。アドレ
ス変更回路６は、Ｘアドレス信号Ｘ1 〜Ｘn ，ＸＢ1〜
ＸＢn を入力し、変更データメモリ５からの変更データ
信号Ａ1 〜Ａr にしたがってドレインディスターブ耐性
の弱いセルの選択順序を最後部分に変更したアドレスを
Ｘデコーダ２に出力する。このアドレス変更により、Ｘ
デコーダ２では、ドレインディスターブ耐性の低いセル
のワード線を書込みの最後部に選択するので、ドレイン
ディスターブ発生の要因である電圧ストレス印加の時間
が短くなり、ドレインディスターブによるしきい値電圧
低下を防止することができる。
【００１９】次に、本発明の一実施例のアドレス変更の
手順、変更データメモリ５の登録データ、アドレス変更
回路６の構成と動作について、図２のアドレス変更回路
図、図４のアドレス変更フロー図および図５（ａ）のア
ドレス変更前後の状態図を用いて詳細に説明する。
手順、変更データメモリ５の登録データ、アドレス変更
回路６の構成と動作について、図２のアドレス変更回路
図、図４のアドレス変更フロー図および図５（ａ）のア
ドレス変更前後の状態図を用いて詳細に説明する。
【００２０】図２において、Ｘデコーダ２ａは、４個の
２入力ＮＯＲゲートを含みワード線ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3 ，ＷＬ4 を出力とする２アドレス入力４ワード出力
のＸデコーダであり、アドレス変更回路６ａは、変更デ
ータメモリ５からの変更データ信号Ａ1 〜Ａ8 にしたが
って、Ｘデコーダ２ａ内のそれぞれの２入力ＮＯＲゲー
トにその一方の入力をアドレス信号Ｘ1 とその反転信号
ＸＢ1 から選択し、他方の入力をアドレス信号Ｘ2 とそ
の反転信号ＸＢ2 から選択して供給する。変更データ信
号Ａ1 〜Ａ8 がすべて０（ローレベル）であるとすれ
ば、Ｘアドレス（Ｘ2 Ｘ1 ）の（００），（０１），
（１０），（１１）はワード線ＷＬ1 ，ＷＬ 2 ，ＷＬ
3 ，ＷＬ4 の選択にそれぞれ対応する。
２入力ＮＯＲゲートを含みワード線ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3 ，ＷＬ4 を出力とする２アドレス入力４ワード出力
のＸデコーダであり、アドレス変更回路６ａは、変更デ
ータメモリ５からの変更データ信号Ａ1 〜Ａ8 にしたが
って、Ｘデコーダ２ａ内のそれぞれの２入力ＮＯＲゲー
トにその一方の入力をアドレス信号Ｘ1 とその反転信号
ＸＢ1 から選択し、他方の入力をアドレス信号Ｘ2 とそ
の反転信号ＸＢ2 から選択して供給する。変更データ信
号Ａ1 〜Ａ8 がすべて０（ローレベル）であるとすれ
ば、Ｘアドレス（Ｘ2 Ｘ1 ）の（００），（０１），
（１０），（１１）はワード線ＷＬ1 ，ＷＬ 2 ，ＷＬ
3 ，ＷＬ4 の選択にそれぞれ対応する。
【００２１】ワード線ＷＬ2 にドレインディスターブ耐
性が特に弱いセルが接続されているものとする。書込み
においては、通常はアドレスの選択が下位から上位に向
けて行われるので、Ｘアドレス（Ｘ2 Ｘ1 ）が（０
０），（０１），（１０），（１１）の順序で変化し、
変更データ信号Ａ1 〜Ａ8 がすべて０ならば、ワード線
はＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 の順序で選択され、
ワード線ＷＬ2 に接続された耐性が特に弱いセルは、書
込み終了後に２回にわたり電圧ストレスを受けることに
なる。
性が特に弱いセルが接続されているものとする。書込み
においては、通常はアドレスの選択が下位から上位に向
けて行われるので、Ｘアドレス（Ｘ2 Ｘ1 ）が（０
０），（０１），（１０），（１１）の順序で変化し、
変更データ信号Ａ1 〜Ａ8 がすべて０ならば、ワード線
はＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 の順序で選択され、
ワード線ＷＬ2 に接続された耐性が特に弱いセルは、書
込み終了後に２回にわたり電圧ストレスを受けることに
なる。
【００２２】図４を参照してアドレス変更の手順につい
て説明する。ステップ４１では、変更データメモリ５を
初期化して全てのデータに０を書込む。次のステップ４
２では、ドレインディスターブ耐性が特に弱いセルを検
出するための準備としてフラッシュメモリ部１の全セル
にデータ「１」を書込んだ後に、全てのセルのしきい値
電圧を測定して記録する。セルのしきい値電圧の測定に
おいて、例えばアドレスを固定して読出し電源電圧を変
えて測定し、正常動作上限をセルのしきい値電圧ＶＴＣ
として記録しても良い。セルのしきい値電圧ＶＴＣとメ
モリトランジスタのしきい値電圧ＶＴＨとの関係は、略
ＶＴＣ＝ＶＴＨ＋Ｋ（Ｋは定数）で表すことができる。
て説明する。ステップ４１では、変更データメモリ５を
初期化して全てのデータに０を書込む。次のステップ４
２では、ドレインディスターブ耐性が特に弱いセルを検
出するための準備としてフラッシュメモリ部１の全セル
にデータ「１」を書込んだ後に、全てのセルのしきい値
電圧を測定して記録する。セルのしきい値電圧の測定に
おいて、例えばアドレスを固定して読出し電源電圧を変
えて測定し、正常動作上限をセルのしきい値電圧ＶＴＣ
として記録しても良い。セルのしきい値電圧ＶＴＣとメ
モリトランジスタのしきい値電圧ＶＴＨとの関係は、略
ＶＴＣ＝ＶＴＨ＋Ｋ（Ｋは定数）で表すことができる。
【００２３】次のステップ４３では、全ワード線をロー
レベル（０Ｖ）にし、全ビット線に書込み時の電圧（７
Ｖ）を印加して、所定の時間維持する。次のステップ４
４では、再度フラッシュメモリ部１の全セルのしきい値
電圧をステップ４２におけると同様な方法で測定し記録
し、ステップ４２での記録と比較対照して、しきい値電
圧の変化が最大のセルにつながるワード線ＷＬd のＸア
ドレスＸＡd を検出する。図２においては、ＷＬd はＷ
Ｌ2 であり、ＸＡd は（０１）である。
レベル（０Ｖ）にし、全ビット線に書込み時の電圧（７
Ｖ）を印加して、所定の時間維持する。次のステップ４
４では、再度フラッシュメモリ部１の全セルのしきい値
電圧をステップ４２におけると同様な方法で測定し記録
し、ステップ４２での記録と比較対照して、しきい値電
圧の変化が最大のセルにつながるワード線ＷＬd のＸア
ドレスＸＡd を検出する。図２においては、ＷＬd はＷ
Ｌ2 であり、ＸＡd は（０１）である。
【００２４】次のステップ４５では、変更データが全て
０の状態で実使用データの書込みを行うものとした場合
に、書込み順序の最後部分にあたるＸアドレスＸＡe と
それと対応するワード線ＷＬe とを検出する。図２にお
いては、ＷＬe はＷＬ4 であり、ＸＡe は（１１）であ
る。
０の状態で実使用データの書込みを行うものとした場合
に、書込み順序の最後部分にあたるＸアドレスＸＡe と
それと対応するワード線ＷＬe とを検出する。図２にお
いては、ＷＬe はＷＬ4 であり、ＸＡe は（１１）であ
る。
【００２５】次のステップ４６では、ワード線ＷＬd の
ＸアドレスがＸＡe となり、ワード線ＷＬe のＸアドレ
スがＸＡd となるようにアドレス変更データを作成して
変更データメモリ５に書込み登録する。図２において
は、ワード線ＷＬ2 のアドレス（０１）を（１１）に変
更し、ワード線ＷＬ4 のアドレス（１１）を（０１）に
変更すればよいので、変更データメモリ５に変更データ
Ａ1 〜Ａ8 のうちのＡ4，Ａ8 を１に変更登録する。そ
の結果、図２のアドレス変更後においては、書込み時に
（００），（０１），（１０），（１１）の順序でアド
レスを指定すると、ＷＬ1 ，ＷＬ4 ，ＷＬ3 ，ＷＬ2 の
順序で選択されることになり、ワード線ＷＬ2 に接続さ
れているドレインディスターブ耐性が特に弱いセルは最
後に書込みがなされるので、このセルのメモリトランジ
スタのしきい値電圧の低下を防止することができる。図
５（ａ）に、変更データメモリの状態（記憶内容）と、
ドレインディスターブの低いセルを含むワード線のアド
レスと、Ｘアドレスとワード線の対応をアドレス変更の
前後で対比して示す。
ＸアドレスがＸＡe となり、ワード線ＷＬe のＸアドレ
スがＸＡd となるようにアドレス変更データを作成して
変更データメモリ５に書込み登録する。図２において
は、ワード線ＷＬ2 のアドレス（０１）を（１１）に変
更し、ワード線ＷＬ4 のアドレス（１１）を（０１）に
変更すればよいので、変更データメモリ５に変更データ
Ａ1 〜Ａ8 のうちのＡ4，Ａ8 を１に変更登録する。そ
の結果、図２のアドレス変更後においては、書込み時に
（００），（０１），（１０），（１１）の順序でアド
レスを指定すると、ＷＬ1 ，ＷＬ4 ，ＷＬ3 ，ＷＬ2 の
順序で選択されることになり、ワード線ＷＬ2 に接続さ
れているドレインディスターブ耐性が特に弱いセルは最
後に書込みがなされるので、このセルのメモリトランジ
スタのしきい値電圧の低下を防止することができる。図
５（ａ）に、変更データメモリの状態（記憶内容）と、
ドレインディスターブの低いセルを含むワード線のアド
レスと、Ｘアドレスとワード線の対応をアドレス変更の
前後で対比して示す。
【００２６】図２の第１の実施例においては、ステップ
４６ではワード線ＷＬd のＸアドレスとワード線ＷＬe
のＸアドレスを直接交換されるようにアドレス変更デー
タを作成する必要は必ずしもなく、Ａ1 ＝０，Ａ2 ＝
０，Ａ3 ＝０，Ａ4 ＝１，Ａ5＝１，Ａ6 ＝１，Ａ7 ＝
１，Ａ8 ＝０のように変更データを登録して、（０
０），（０１），（１０），（１１）の順序のアドレス
指定に対してＷＬ1 ，ＷＬ3，ＷＬ4 ，ＷＬ2 の順序で
選択されるようにしてもよい。またドレインディスター
ブ耐性の弱いセルが複数個存在した場合には、その中で
も最も弱いセルから番号を付け、最も弱いセルから順番
に図４のステップ４４からステップ４６を繰り返し適用
し、最後尾のアドレスからより前のアドレスに向かって
最も弱いセルから順番に割り当てるようにすることもで
きる。
４６ではワード線ＷＬd のＸアドレスとワード線ＷＬe
のＸアドレスを直接交換されるようにアドレス変更デー
タを作成する必要は必ずしもなく、Ａ1 ＝０，Ａ2 ＝
０，Ａ3 ＝０，Ａ4 ＝１，Ａ5＝１，Ａ6 ＝１，Ａ7 ＝
１，Ａ8 ＝０のように変更データを登録して、（０
０），（０１），（１０），（１１）の順序のアドレス
指定に対してＷＬ1 ，ＷＬ3，ＷＬ4 ，ＷＬ2 の順序で
選択されるようにしてもよい。またドレインディスター
ブ耐性の弱いセルが複数個存在した場合には、その中で
も最も弱いセルから番号を付け、最も弱いセルから順番
に図４のステップ４４からステップ４６を繰り返し適用
し、最後尾のアドレスからより前のアドレスに向かって
最も弱いセルから順番に割り当てるようにすることもで
きる。
【００２７】図３は第２の実施例のアドレス変更回路の
回路図である。Ｘデコーダ２ａは、図２と同様に４個の
２入力ＮＯＲゲートを含みワード線ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3，ＷＬ4 を出力とする２アドレス入力４ワード出力
のＸデコーダである。アドレス変更回路６ｂは、変更デ
ータメモリ５からの変更データ信号Ａ1 ，Ａ8 により指
定されたアドレス信号について正転信号、反転信号それ
ぞれの反転信号をＸデコーダ２ａに供給する。変更デー
タ信号Ａ1 ，Ａ8 がいずれも０であるとすれば、Ｘアド
レス（Ｘ2 Ｘ1 ）の（００），（０１），（１０），
（１１）はワード線ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 の
選択にそれぞれ対応する。
回路図である。Ｘデコーダ２ａは、図２と同様に４個の
２入力ＮＯＲゲートを含みワード線ＷＬ1 ，ＷＬ2 ，Ｗ
Ｌ3，ＷＬ4 を出力とする２アドレス入力４ワード出力
のＸデコーダである。アドレス変更回路６ｂは、変更デ
ータメモリ５からの変更データ信号Ａ1 ，Ａ8 により指
定されたアドレス信号について正転信号、反転信号それ
ぞれの反転信号をＸデコーダ２ａに供給する。変更デー
タ信号Ａ1 ，Ａ8 がいずれも０であるとすれば、Ｘアド
レス（Ｘ2 Ｘ1 ）の（００），（０１），（１０），
（１１）はワード線ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，ＷＬ4 の
選択にそれぞれ対応する。
【００２８】アドレス（０１）に対応するワード線ＷＬ
2 につながるセルのドレインディスターブ耐性が特に低
い場合に、このアドレスを最後尾のワード線ＷＬ4 と交
換する基本的なフローについては図２の実施例と同様に
図４のフローによるが、図３のアドレス変更回路６ｂの
特徴は、ステップ４６でアドレス（０１）で選択される
セルをアドレス（１１）で選択されるように変更するた
めに、データ変更用メモリ５にはＡ2 に１が書込み登録
され、アドレス変更回路６ｂはデータ変更信号にしたが
ってＸアドレス信号Ｘ2 ，ＸＢ2 を反転してＸデコーダ
に供給する点にある。その結果、書込み時に（００），
（０１），（１０），（１１）の順序でアドレスを指定
すると、ＷＬ3 ，ＷＬ4 ，ＷＬ1 ，ＷＬ2 の順序で選択
されることになり、図２のアドレス変更回路６ａによる
場合とは選択順序が異なるが、ワード線ＷＬ2 に接続さ
れているドレインディスターブ耐性が特に弱いセルは、
最後に書込みがなされるので、このセルのメモリトラン
ジスタのしきい値電圧の低下を防止することができる。
図５（ｂ）に変更データメモリの状態（記憶内容）と、
ドレインディスターブの低いセルを含むワード線のアド
レスと、Ｘアドレスとワード線の対応をアドレス変更の
前後で対比して示す。
2 につながるセルのドレインディスターブ耐性が特に低
い場合に、このアドレスを最後尾のワード線ＷＬ4 と交
換する基本的なフローについては図２の実施例と同様に
図４のフローによるが、図３のアドレス変更回路６ｂの
特徴は、ステップ４６でアドレス（０１）で選択される
セルをアドレス（１１）で選択されるように変更するた
めに、データ変更用メモリ５にはＡ2 に１が書込み登録
され、アドレス変更回路６ｂはデータ変更信号にしたが
ってＸアドレス信号Ｘ2 ，ＸＢ2 を反転してＸデコーダ
に供給する点にある。その結果、書込み時に（００），
（０１），（１０），（１１）の順序でアドレスを指定
すると、ＷＬ3 ，ＷＬ4 ，ＷＬ1 ，ＷＬ2 の順序で選択
されることになり、図２のアドレス変更回路６ａによる
場合とは選択順序が異なるが、ワード線ＷＬ2 に接続さ
れているドレインディスターブ耐性が特に弱いセルは、
最後に書込みがなされるので、このセルのメモリトラン
ジスタのしきい値電圧の低下を防止することができる。
図５（ｂ）に変更データメモリの状態（記憶内容）と、
ドレインディスターブの低いセルを含むワード線のアド
レスと、Ｘアドレスとワード線の対応をアドレス変更の
前後で対比して示す。
【００２９】図２のアドレス変更回路６ａでは、ｎ個の
Ｘアドレス信号Ｘ1 〜Ｘn ｎ個のＸアドレス信号の反転
信号ＸＢ1 〜ＸＢn を入力して２n 個のワード線のうち
の一つを選択するＸデコーダに適用する場合に、ｎ×２
n 個の変更データ信号を必要とするが、図３のアドレス
変更回路６ｂでは、ｎ個の変更データ信号で実現できる
ので、変更データ信号の個数が１／２n に削減でき、特
に大容量のフラッシュＥ2 ＰＲＯＭを有する半導体記憶
装置に適用する場合には回路規模の削減効果が大きい。
Ｘアドレス信号Ｘ1 〜Ｘn ｎ個のＸアドレス信号の反転
信号ＸＢ1 〜ＸＢn を入力して２n 個のワード線のうち
の一つを選択するＸデコーダに適用する場合に、ｎ×２
n 個の変更データ信号を必要とするが、図３のアドレス
変更回路６ｂでは、ｎ個の変更データ信号で実現できる
ので、変更データ信号の個数が１／２n に削減でき、特
に大容量のフラッシュＥ2 ＰＲＯＭを有する半導体記憶
装置に適用する場合には回路規模の削減効果が大きい。
【００３０】図６は、本発明の第２の実施形態のブロッ
ク図である。図１のブロック図との異なり、Ｘデコーダ
２は、それぞれＸアドレス信号Ｘ1 〜Ｘk とその反転信
号ＸＢ1 〜ＸＢk を入力して２k 個のワード線から１つ
を選択するデコーダブロック６２を２(n-k) 個含み、ブ
ロックデコーダ６１からＸデコーダ２へ入力される２
(n-k) 個のブロック選択信号により１個のブロックデコ
ーダを選択する構成をとっている。アドレス変更回路６
は上位（ｎ−ｋ）個のＸアドレス信号Ｘk+1 〜Ｘ n とそ
の反転信号ＸＢk+1 〜ＸＢn を入力し、変更データメモ
リ５からの変更データ信号Ａ1 〜Ａr にしたがってＸア
ドレス信号Ｘk+1 〜Ｘn ，ＸＢk+1 〜ＸＢ n で指定され
るアドレスとデコーダブロックとの対応関係を変更す
る。
ク図である。図１のブロック図との異なり、Ｘデコーダ
２は、それぞれＸアドレス信号Ｘ1 〜Ｘk とその反転信
号ＸＢ1 〜ＸＢk を入力して２k 個のワード線から１つ
を選択するデコーダブロック６２を２(n-k) 個含み、ブ
ロックデコーダ６１からＸデコーダ２へ入力される２
(n-k) 個のブロック選択信号により１個のブロックデコ
ーダを選択する構成をとっている。アドレス変更回路６
は上位（ｎ−ｋ）個のＸアドレス信号Ｘk+1 〜Ｘ n とそ
の反転信号ＸＢk+1 〜ＸＢn を入力し、変更データメモ
リ５からの変更データ信号Ａ1 〜Ａr にしたがってＸア
ドレス信号Ｘk+1 〜Ｘn ，ＸＢk+1 〜ＸＢ n で指定され
るアドレスとデコーダブロックとの対応関係を変更す
る。
【００３１】図６の実施例では、２k 個のワード線を含
むブロック単位で順序を変更することになるが、特にフ
ラッシュメモリ部１の容量が大きい場合にはデコーダブ
ロック６２の個数が多くなるので、ドレインディスター
ブ耐性の特に弱いセルを含むデコーダブロックをブロッ
ク選択順序の中で最後に選択されるように変更すること
により、書込み後の電圧ストレス印加を１／１０以下に
することは容易であり、ドレインディスターブによるし
きい値電圧低下を防止する効果があることは図１の半導
体記憶装置と同様である。加えて図６の構成では変更デ
ータ信号の個数が少なくなるので、フラッシュメモリ部
１の容量が大きい場合に回路規模の増大を抑制すること
ができるという効果がある。
むブロック単位で順序を変更することになるが、特にフ
ラッシュメモリ部１の容量が大きい場合にはデコーダブ
ロック６２の個数が多くなるので、ドレインディスター
ブ耐性の特に弱いセルを含むデコーダブロックをブロッ
ク選択順序の中で最後に選択されるように変更すること
により、書込み後の電圧ストレス印加を１／１０以下に
することは容易であり、ドレインディスターブによるし
きい値電圧低下を防止する効果があることは図１の半導
体記憶装置と同様である。加えて図６の構成では変更デ
ータ信号の個数が少なくなるので、フラッシュメモリ部
１の容量が大きい場合に回路規模の増大を抑制すること
ができるという効果がある。
【００３２】詳細な説明は省略するが、図６のアドレス
変更回路６を図２のアドレス変更回路６ａの回路形式と
してもよく、また図３のアドレス変更回路６ｂの回路形
式としてもよいことは明らかである。図２のアドレス変
更回路を適用した場合には変更データ信号の個数ｒ＝
（ｎ−ｋ）×２(n-k) 個となり、ブロックデコーダの２
(n-k) 個のワード線選択ゲートの各（ｎ−ｋ）個の入力
となる信号のうちの指定された信号ついて変更データ信
号にしたがって論理反転を実行する。図３のアドレス変
更回路を適用した場合には、変更データの個数ｒ＝（ｎ
−ｋ）個となり、ブロックデコーダに入力する（ｎ−
ｋ）対の上位Ｘアドレス信号とその反転信号の対のうち
指定された信号対について論理反転を実行する。
変更回路６を図２のアドレス変更回路６ａの回路形式と
してもよく、また図３のアドレス変更回路６ｂの回路形
式としてもよいことは明らかである。図２のアドレス変
更回路を適用した場合には変更データ信号の個数ｒ＝
（ｎ−ｋ）×２(n-k) 個となり、ブロックデコーダの２
(n-k) 個のワード線選択ゲートの各（ｎ−ｋ）個の入力
となる信号のうちの指定された信号ついて変更データ信
号にしたがって論理反転を実行する。図３のアドレス変
更回路を適用した場合には、変更データの個数ｒ＝（ｎ
−ｋ）個となり、ブロックデコーダに入力する（ｎ−
ｋ）対の上位Ｘアドレス信号とその反転信号の対のうち
指定された信号対について論理反転を実行する。
【００３３】なお、図１、図６いずれの実施の形態にお
いても、変更データメモリ５に書き込まれたアドレス変
更データは、これ以後にフラッシュメモリ部１への書込
み／読出しが行われる時には、永久的に固定して使用さ
れる。そのため、変更データメモリ５として不揮発性メ
モリが必要であり、フラッシュメモリ部と同様のＥ2Ｐ
ＲＯＭセルを用いてもよいが、Ｅ2 ＰＲＯＭセルとは消
去方法が異なるためにドレインディスターブが発生しに
くい構造の紫外線消去型ＥＰＲＯＭを用いるか、または
ドレインディスターブが生じないフューズ型のＰＲＯＭ
を用いることにより、さらに高品質な半導体記憶装置を
提供することができる。
いても、変更データメモリ５に書き込まれたアドレス変
更データは、これ以後にフラッシュメモリ部１への書込
み／読出しが行われる時には、永久的に固定して使用さ
れる。そのため、変更データメモリ５として不揮発性メ
モリが必要であり、フラッシュメモリ部と同様のＥ2Ｐ
ＲＯＭセルを用いてもよいが、Ｅ2 ＰＲＯＭセルとは消
去方法が異なるためにドレインディスターブが発生しに
くい構造の紫外線消去型ＥＰＲＯＭを用いるか、または
ドレインディスターブが生じないフューズ型のＰＲＯＭ
を用いることにより、さらに高品質な半導体記憶装置を
提供することができる。
【００３４】
【発明の効果】以上に説明したように、本発明の半導体
記憶装置では、半導体メーカーでの検査時にドレインデ
ィスターブ耐性に最も弱いセルを検出して、実使用で略
最後にデータ書込みがなされる上位のアドレスに変更す
るデータを変更データメモリに登録することにより、ド
レインディスターブ耐性に最も弱いセルを電圧ストレス
印加時間が最も短いアドレスへ変更し、ドレインディス
ターブによるデータ消失の発生を防止することができる
という効果がある。
記憶装置では、半導体メーカーでの検査時にドレインデ
ィスターブ耐性に最も弱いセルを検出して、実使用で略
最後にデータ書込みがなされる上位のアドレスに変更す
るデータを変更データメモリに登録することにより、ド
レインディスターブ耐性に最も弱いセルを電圧ストレス
印加時間が最も短いアドレスへ変更し、ドレインディス
ターブによるデータ消失の発生を防止することができる
という効果がある。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】第１の実施例のアドレス変更回路およびＸデコ
ーダの回路図である。
ーダの回路図である。
【図３】第２の実施例のアドレス変更回路およびＸデコ
ーダの回路図である。
ーダの回路図である。
【図４】アドレス変更の手順を示すフロー図である。
【図５】（ａ）は図２のアドレス変更回路を用いた場合
のアドレス変更前後の状態図であり、（ｂ）は図３のア
ドレス変更回路を用いた場合のアドレス変更前後の状態
図である。
のアドレス変更前後の状態図であり、（ｂ）は図３のア
ドレス変更回路を用いた場合のアドレス変更前後の状態
図である。
【図６】本発明の第２の実施の形態のブロック図であ
る。
る。
【図７】従来のフラッシュＥ2 ＰＲＯＭのブロック図で
ある。
ある。
【図８】フラッシュメモリ部の部分回路図である。
【図９】Ｅ2 ＰＲＯＭセルのメモリトランジスタの断面
図である。
図である。
【図１０】第２の従来のフラッシュＥ2 ＰＲＯＭのブロ
ック図である。
ック図である。
１ フラッシュメモリ部 ２，２ａ Ｘデコーダ ３ Ｙデコーダ ４ 書込み／読出し回路 ５ 変更データメモリ ６，６ａ，６ｂ アドレス変更回路 ６１ ブロックデコーダ ６２ デコーダブロック ９１ Ｐ型シリコン基板 ９２ 絶縁膜 ９３ｓ，９３ｄ Ｎ型領域 ９４ フローティングゲート ９５ コントロールゲート １０１ メモリ回路 １０２ カウンタ回路 １０３ 補助ワードメモリ部
Claims (10)
- 【請求項１】 マトリクス状に配置された複数のＥ2 Ｐ
ＲＯＭセルを含みワード線とビット線により書込みまた
は読出しを行うセルが選択されるフラッシュメモリ部
と、第１のアドレス信号群を入力し複数のワード線から
一つを選択するＸデコーダと、第２のアドレス信号群を
入力し複数のビット線から一つを選択するＹデコーダ
と、選択されたＥ2 ＰＲＯＭセルに外部からのデータの
書込みまたは外部へのデータの読出しを行う書込み／読
出し回路と、第３のアドレス信号群と変更データ信号群
とを入力し前記第３のアドレス信号群を構成する個々の
信号と前記第１のアドレス信号群を構成する個々の信号
との対応関係を前記変更データ信号群にしたがって変更
するアドレス変更回路と、登録された変更データに基づ
き前記変更データ信号群を前記アドレス変更回路に供給
する不揮発性の変更データメモリとを有することを特徴
とする半導体記憶装置。 - 【請求項２】 マトリクス状に配置された複数のＥ2 Ｐ
ＲＯＭセルを含みワード線とビット線により書込みまた
は読出しを行うセルが選択されるフラッシュメモリ部
と、ｎ個のＸアドレス信号に関係して２n 個のワード線
から一つを選択するＸデコーダと、ｍ個のＹアドレス信
号により２m 個のビット線から一つを選択するＹデコー
ダと、選択されたＥ2 ＰＲＯＭセルに外部からのデータ
の書込みまたは外部へのデータの読出しを行う書込み／
読出し回路と、ｎ対の前記Ｘアドレス信号と該信号の反
転信号とを入力しｒ個の変更データ信号により指定され
た信号を選択的に反転して前記Ｘデコーダに出力するア
ドレス変更回路と、登録された変更データに基づき前記
変更データ信号を前記アドレス変更回路に供給する不揮
発性の変更データメモリとを有することを特徴とする半
導体記憶装置。 - 【請求項３】 前記アドレス変更回路が、前記変更デー
タメモリより供給されるｒ＝ｎ×２n 個の変更データ信
号にしたがって前記Ｘデコーダの２n 個のワード線選択
ゲートへの各ｎ個の入力となる信号のうちの指定された
信号ついて論理反転を実行する請求項２記載の半導体記
憶装置。 - 【請求項４】 前記アドレス変更回路が、前記変更デー
タメモリより供給されるｒ＝ｎ個の変更データ信号にし
たがって前記Ｘデコーダに入力するｎ対のＸアドレス信
号と反転信号の対のうち指定された信号対について論理
反転を実行する請求項２記載の半導体記憶装置。 - 【請求項５】 マトリクス状に配置された複数のＥ2 Ｐ
ＲＯＭセルを含みワード線とビット線により書込みまた
は読出しを行うセルが選択されるフラッシュメモリ部
と、ｎ個のＸアドレス信号のうち下位のｋ個のＸアドレ
ス信号により２k 個のワード線から一つを選択するデコ
ーダブロックを（ｎ−ｋ）個含むＸデコーダと、Ｘアド
レス信号の上位の（ｎ−ｋ）個に関係して前記Ｘデコー
ダの（ｎ−ｋ）個の前記デコーダブロックから前記Ｘデ
コーダの出力として１個を選択するブロックデコーダ
と、ｍ個のＹアドレス信号により２m 個のビット線から
一つを選択するＹデコーダと、選択されたＥ2 ＰＲＯＭ
セルに外部からのデータの書込みまたは外部へのデータ
の読出しを行う書込み／読出し回路と、（ｎ−ｋ）対の
前記上位Ｘアドレス信号と該信号の反転信号とを入力し
ｒ個の変更データ信号により指定された信号を選択的に
反転して前記ブロックデコーダに出力するアドレス変更
回路と、登録された変更データに基づき前記変更データ
信号を前記アドレス変更回路に供給する不揮発性の変更
データメモリとを有することを特徴とする半導体記憶装
置。 - 【請求項６】 前記アドレス変更回路が、前記変更デー
タメモリより供給されるｒ＝（ｎ−ｋ）×２(n-k) 個の
変更データ信号にしたがって前記ブロックデコーダの２
(n-k) 個のワード線選択ゲートの各（ｎ−ｋ）個の入力
となる信号のうちの指定された信号ついて論理反転を実
行する請求項５記載の半導体記憶装置。 - 【請求項７】 前記アドレス変更回路が、前記変更デー
タメモリより供給されるｒ＝（ｎ−ｋ）個の変更データ
信号にしたがって前記ブロックデコーダに入力する（ｎ
−ｋ）対のＸアドレス信号と反転信号の対のうち指定さ
れた信号対について論理反転を実行する請求項５記載の
半導体記憶装置。 - 【請求項８】 前記変更データメモリのセルがＥ2 ＰＲ
ＯＭセルからなる請求項１，２，３，４，５，６，７記
載の半導体記憶装置。 - 【請求項９】 前記変更データメモリのセルが紫外線消
去型のＰＲＯＭからなる請求項１，２，３，４，５，
６，７記載の半導体記憶装置。 - 【請求項１０】 前記変更データメモリのセルがフュー
ズ型のＰＲＯＭからなる請求項１，２，３，４，５，
６，７記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015599A JP2001035170A (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015599A JP2001035170A (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035170A true JP2001035170A (ja) | 2001-02-09 |
Family
ID=16584689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21015599A Pending JP2001035170A (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001035170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524063A (ja) * | 2008-06-12 | 2011-08-25 | マイクロン テクノロジー， インク． | フラッシュメモリデバイスにデータを格納する方法 |
| US8284599B2 (en) | 2009-06-23 | 2012-10-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related programming method |
-
1999
- 1999-07-26 JP JP21015599A patent/JP2001035170A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524063A (ja) * | 2008-06-12 | 2011-08-25 | マイクロン テクノロジー， インク． | フラッシュメモリデバイスにデータを格納する方法 |
| US8595423B2 (en) | 2008-06-12 | 2013-11-26 | Micron Technology, Inc. | Method of storing data on a flash memory device |
| US9230658B2 (en) | 2008-06-12 | 2016-01-05 | Micron Technology, Inc. | Method of storing data on a flash memory device |
| US8284599B2 (en) | 2009-06-23 | 2012-10-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and related programming method |
| KR101530997B1 (ko) * | 2009-06-23 | 2015-06-25 | 삼성전자주식회사 | 셀간 간섭을 집중시키는 불휘발성 메모리 장치의 프로그램 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5335198A (en) | Flash EEPROM array with high endurance | |
| JP4504397B2 (ja) | 半導体記憶装置 | |
| US6510082B1 (en) | Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold | |
| US7577059B2 (en) | Decoding control with address transition detection in page erase function | |
| JP3625383B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| EP1039388B1 (en) | Block erasable semiconductor memory device with defective block replacement | |
| JP3204379B2 (ja) | 不揮発性半導体記憶装置 | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| JPH04243096A (ja) | 不揮発性半導体記憶装置 | |
| JP2004103161A (ja) | 不揮発性半導体メモリ | |
| US5561632A (en) | Nonvolatile semiconductor flash memory | |
| JPH0554682A (ja) | 不揮発性半導体メモリ | |
| JP3789977B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100732633B1 (ko) | 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치 | |
| JPH03288399A (ja) | 半導体記憶装置 | |
| JP2001035170A (ja) | 半導体記憶装置 | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| US8199582B2 (en) | NAND-type flash memory and NAND-type flash memory controlling method | |
| JP3540777B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2001266599A (ja) | 半導体記憶装置の試験方法および試験装置 | |
| JP2005190582A (ja) | 半導体記憶装置 | |
| JP4484344B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3360855B2 (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
| JP3258956B2 (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031104 |