JP2011524063A - フラッシュメモリデバイスにデータを格納する方法 - Google Patents

Abstract

フラッシュメモリデバイスを含む方法および装置が開示される。このような方法のうちの一つは、複数のワード線（ＷＬ０−ＷＬｎ）および複数のワード線（ＷＬ０−ＷＬｎ）上の複数のメモリセル（３１０）を含むメモリブロック（３００）上のメモリセルにデータを格納するステップを含む。ワード線（ＷＬ０−ＷＬｎ）は、一つ以上の下端ワード線（ＢＥＷＬ）、一つ以上の上端ワード線（ＴＥＷＬ）、および下端ワード線と上端ワード線との間の中間ワード線（ＩＷＬ）を含む。データは中間ワード線（ＩＷＬ）上のメモリセルにまず格納される。その後、データのうちの残存部分がもしあれば、下端ワード線（ＢＥＷＬ）および／もしくは上端ワード線（ＴＥＷＬ）上のメモリセルに格納される。本方法は、より故障しやすい可能性のある下端ワード線もしくは上端ワード線上のメモリセルの時期尚早な故障を防ぐことによってフラッシュメモリの寿命を延長する。

Description

本発明の実施形態はメモリデバイスに関し、より詳細には、一つ以上の実施形態においてフラッシュメモリデバイスに関する。

フラッシュメモリデバイスは、そこに格納された情報を保持するために電力を必要としないで、半導体に情報を格納する不揮発性メモリデバイスである。フラッシュメモリデバイスの中でも、ＮＡＮＤフラッシュメモリデバイスは、高い記憶密度および低コストのために、大容量記憶デバイスとして広く使用されてきた。幾つかの用途の中でも、ＮＡＮＤフラッシュメモリデバイスは、ハードディスクを置換するか、または補完するソリッドステートディスク（ＳＳＤ）として機能する。

図１に関して、従来のＮＡＮＤフラッシュメモリデバイスは、複数のメモリブロックを含む。示されたフラッシュメモリデバイス１０は、第一から第Ｎのメモリブロック１００を含む。メモリブロック１００のうちの各々は、マトリクス形状に配列された複数のメモリセルを含む。

図２Ａは、図１のＮＡＮＤフラッシュメモリデバイス１０のメモリブロック１００のうちの一つを示す。示されたメモリブロック１００は、第一から第ｍのビット線ＢＬ０−ＢＬｍと第一から第ｎのワード線ＷＬ０−ＷＬｎを含む。幾つかの配置においては、ｍは32,767もしくは65,535であり、ｎは３２もしくは６４である可能性がある。ビット線ＢＬ０−ＢＬｍは、列方向に互いに平行に伸長する。ワード線ＷＬ０−ＷＬｎは、列方向に対して垂直な行方向に互いに平行に伸長する。メモリブロック１００は、上部および下部ビット線選択トランジスタ１２０ａ、１２０ｂをも含み、これらはメモリブロック１００の外側に伸長するビット線に対して、あるメモリブロック１００を結合することによって、図１の複数のメモリブロックのうちのあるメモリブロック１００を選択するためのものである。

各ビット線はメモリセル１１０のストリングを含む。例えば、第二のビット線ＢＬ１は直列に接続されたメモリセル１１０を含む。メモリセル１００のうちの各々は、浮遊ゲートトランジスタを含む。メモリセル１００の浮遊ゲートトランジスタは、ソースからドレインに、互いに直列に結合される。同一行にあるメモリセル１１０の浮遊ゲートトランジスタの制御ゲートは、同一のワード線に結合される。メモリセル１１０の各々は、電荷（もしくは電荷の欠損）を格納し、格納された電荷量は、例えば一つ以上の状態を表すために使用することができ、一つ以上の状態は、一桁（例えばビット）以上のデータを表すことができる。メモリセルは、シングルレベルセル（ＳＬＣ）もしくはマルチレベルセル（ＭＬＣ）のいずれかである可能性がある。ある配列においては、メモリセル１１０に格納された電荷量は、メモリセル１１０の浮遊ゲートトランジスタを介して流れる電流をセンシングすることによって検出されてもよい。別の配列においては、メモリセル１１０によって格納された電荷量は、メモリセル１１０の浮遊ゲートトランジスタの閾値電圧値をセンシングすることによって検出されてもよい。

図２Ｂは、第二のビット線ＢＬ１におけるメモリセル１１０の浮遊ゲートトランジスタの断面を示す。浮遊ゲートトランジスタは基板２０１上に形成される。浮遊ゲートトランジスタの各々は、（隣接するトランジスタに対するドレイン領域である）ソース領域２１０、（隣接するトランジスタに対するソース領域である）ドレイン領域２１２、ドープされたチャネル領域２１４、第一の誘電体（例えば、トンネル酸化物）２１６、浮遊ゲート２１８、第二の誘電体（例えば、ゲート酸化物。トンネル酸化物およびゲート酸化物は同一もしくは異なる材料で形成することができる）２２０、および制御ゲート２２２を含む。トンネル酸化物２１６は、チャネル領域２１４から浮遊ゲート２１８を絶縁するためにチャネル領域２１４上に形成される。ゲート誘電体２２０は、制御ゲート２２２から浮遊ゲート２１８を物理的かつ電気的に分離する。制御ゲート２２２は、適切なワード線、例えばワード線ＷＬ１に結合される。電子は浮遊ゲート２１８上にトラップされ、データを格納するために使用することができる。

続いて図１および図２Ｃに関して、メモリブロックにデータを書き込む従来の方法が記述される。図２Ｃは図２Ａのメモリブロック１００の概略を示し、メモリセル、ビット線およびワード線のみを示すものである。しかしながら、メモリブロック１００は図２Ａおよび図２Ｂに関して上述されたように、他のコンポーネントを含む可能性があることを理解されたい。

ＮＡＮＤフラッシュメモリデバイス１０（図１）の書き込み動作の間、データは、通常、単一のワード線上の一組のメモリセルに書き込まれる。このようなメモリセルの組は、”ページ”と称される可能性がある。ある配列においては、ページはワード線上の全メモリセルを含んでもよい。他の配列においては、ページは、単一のワード線上の一つおきのメモリセルによって形成されてもよい。ある配列においては、ページは、単一のワード線上の３つおきのメモリセルによって形成されてもよい。ページはワード線上の、適切に選択されたいかなる数のメモリセルによって形成されてもよいことを理解されたい。

一方、ＮＡＮＤフラッシュメモリデバイス１０（図１）の消去動作は、通常、ブロック毎の原則に基づいて実施される。言い換えると、ページもしくはメモリセルは選択的に消去することができない。

同様に、メモリブロックにおける幾つかのメモリセルにおいてデータ値を変更するとき、メモリセルにおけるデータ値は、選択的に変更することができない。その代わりに、全メモリブロックが消去されて、変更されるデータ値で再書き込み（もしくはプログラム）される。このプロセスのために、全メモリブロックに格納されたデータ値は別のメモリブロックにコピーされる。例えば、第Ｉのメモリブロックにおけるデータ値の幾つかが改変されるべき場合には、第Ｉのメモリブロック全体におけるデータ値は、使用されていないメモリブロック、例えば第Ｊのメモリブロックにコピーされる。その後、第Ｉのメモリブロック全体におけるデータ値は消去され、続いて、改変されていないデータ値および改変されたデータ値を含むアップデートされたデータは、消去された第Ｉのメモリブロックに書き込まれる。

本実施形態は、［発明を実施するための最良の形態］および添付の図面から理解されるが、添付の図面は実施形態を図示することを意味するものであって限定するものではない。
複数のメモリブロックを含む従来のＮＡＮＤフラッシュメモリデバイスの概略図である。 従来のＮＡＮＤフラッシュメモリデバイスのメモリブロックの概略図である。 図２Ａのメモリブロックの概略断面である。 ＮＡＮＤフラッシュメモリデバイスのブロックにデータを格納する従来の方法を示す概略図である。 ＮＡＮＤフラッシュメモリデバイスのブロックにデータを格納する方法の一実施形態を示す概略図である。 一実施形態に従う、ワード線アドレスを変更するためのアドレスデコーダを含むＮＡＮＤフラッシュメモリデバイスの概略ブロック図である。 図４Ａのアドレスデコーダによってワード線アドレスをマッピングする方法を示す概略ブロック図である。 図４Ａのアドレスデコーダの機能を示す概略ブロック図である。 図３の方法を使用するコントローラを含むコンピュータシステムの概略ブロック図である。

ある適用（例えば、ＮＡＮＤフラッシュメモリデバイスがソリッドステートディスクとして機能する場合）においては、データはＮＡＮＤフラッシュメモリに頻繁に書き込まれるか、または改変される。したがって、ＮＡＮＤフラッシュメモリ内の少なくとも幾つかのメモリブロックは、非常に多くのプログラミング周期に晒される。

従来の書き込み方法においては、データは、（最下（もしくは下部）のワード線上もしくはその近傍のメモリセルから開始して）ボトムアップ方式で（下位から上位へと）メモリブロックに書き込まれる。その後、データは最上（もしくは上部）のワード線上のメモリセルに書き込まれるまで、最下のワード線より上にあるワード線上のメモリセルにページ毎に連続的に書き込まれる。例えば、データは最下ワード線ＷＬ０上のメモリセル１１０にまず書き込まれ、図２Ｃにおける最上ワード線ＷＬｎ上のメモリセル１１０に最後に書き込まれる。他の実施例においては、データは二番目に最下のワード線ＷＬ１上のメモリセル１１０にまず書き込まれ、その後、最下ワード線ＷＬ０上のメモリセル１１０、続いて、ボトムアップ方式で二番目に最下のワード線ＷＬ１より上にあるワード線上のメモリセル１１０に書き込まれてもよい。本文書の文脈においては、“ワード線上のメモリセル”という表現は、メモリセルがアドレス選択のためにワード線に対して電気的に接続されていることを示し、必ずしもメモリセルが物理的にワード線上に存在することを示しているのではない。

上述された従来の書き込み方法を使用するある場合においては、ＮＡＮＤフラッシュメモリにおけるメモリブロックのうちの少なくとも一つは、書き込み動作の間に完全に書き込まれなくてもよい。このような場合においては、メモリセルのうちの幾つかはプログラムされないままであってもよい。例えば、図２Ｃの最上ワード線ＷＬｎ上もしくはその近傍のメモリセルは、データを格納するために再プログラムされなくてもよい。このような場合においてさえも、メモリブロックの幾つかの最下ワード線上のメモリセルは、データがメモリブロックに書き込まれる場合にはいつでもプログラミング周期に常に晒される。したがって、メモリブロックの最下ワード線ＷＬ０上もしくはその近傍のメモリセルは、ＮＡＮＤフラッシュメモリデバイスの寿命の間に、最も多いプログラミング周期を経験する。

さらには、最下ワード線ＷＬ０もしくは最上ワード線ＷＬｎ上またはその近傍のメモリセルは、最も損傷を受けやすい。なぜなら、それらはビット線選択トランジスタに隣接しているからである。例えば、図２Ａにおいては、最下ワード線ＷＬ０および最上ワード線ＷＬｎ上もしくはその近傍のメモリセルは、各々、下部ビット線選択トランジスタ１２０ｂおよび上部ビット線選択トランジスタ１２０ａに隣接している。これらのメモリセルはメモリブロックにおける他のメモリセルと比較して、より多くのＧＩＤＬ（ゲートに起因するドレインでの液漏れ）およびチャージトラップアップを経験することが、最先端ＮＡＮＤフラッシュメモリ産業においてはよく知られている。より頻繁なプログラミング周期に対する暴露に加えて、固有の脆弱性があることから、これらのメモリセルは他のメモリセルが機能しなくなる前に故障する傾向があり、全ブロックを機能しない状態にする。

一実施形態においては、書き込み動作の間に、データは最上ワード線もしくは最下ワード線に隣接していないワード線上のメモリセルにまず書き込まれる。その後、データの残存部分がある場合には、残存部分は最上ワード線および／もしくは最下ワード線上もしくはその近傍のメモリセルに書き込まれる。全メモリブロックが常に書き込まれるわけではないため、この書き込み方法は、図２Ｃに関して上述された従来の方法と比較して、最上ワード線もしくは最下ワード線上またはその近傍のメモリセルを、より少ない頻度のプログラミング周期に晒すことになる。したがって、その書き込み方法は、最上ワード線ＷＬｎもしくは最下ワード線ＷＬ０上またはその近傍のメモリセルの時期尚早な故障を防ぎ、それによってメモリブロックの寿命を延長し、最終的にはＮＡＮＤフラッシュメモリデバイスの寿命を延長する。

一方、最上ワード線もしくは最下ワード線上またはその近傍ではないメモリセルは、最上ワード線もしくは最下ワード線上またはその近傍のメモリセルと比較して、損傷を受けにくい。したがって、これらのメモリセルをより高頻度にプログラミング周期に暴露することは、必ずしもこれらのメモリセルの寿命を短縮することにならない。

図３に関して、一実施形態に従うＮＡＮＤフラッシュメモリデバイスのメモリブロックにデータを格納する方法が以下に記述される。示されたメモリブロック３００は、ワード線ＷＬ０−ＷＬｎ、ビット線ＢＬ０−ＢＬｍ、ならびに、ワード線ＷＬ０−ＷＬｎおよびビット線ＢＬ０−ＢＬｍの交点におけるメモリセル３１０を含む。メモリブロック３００の詳細な構成は、前述されたような図２Ａのメモリブロック１００と関連する可能性がある。

本文書の文脈においては、最下ワード線ＷＬ０および最下ワード線ＷＬ０直近の任意の数のワード線は、集合的に下端ワード線（ＢＥＷＬ）と称される。一実施形態においては、下端ワード線はワード線ＷＬ０からＷＬ４である可能性がある。別の実施形態においては、下端ワード線はワード線ＷＬ０からＷＬ３である可能性がある。また別の実施形態においては、下端ワード線はワード線ＷＬ０からＷＬ２である可能性がある。また別の実施形態においては、下端ワード線はワード線ＷＬ０およびＷＬ１である可能性がある。また別の実施形態においては、下端ワード線はワード線ＷＬ０のみである可能性がある。他の実施形態においては、下端ワード線は最下ワード線ＷＬ０に隣接する他のワード線を含む可能性がある。

本文書の文脈においては、最上ワード線ＷＬｎおよび最上ワード線ＷＬｎ直近の任意の数のワード線は、集合的に上端ワード線（ＴＥＷＬ）と称される。一実施形態においては、上端ワード線はワード線ＷＬｎからＷＬｎ−４である可能性がある。別の実施形態においては、上端ワード線はワード線ＷＬｎからＷＬｎ−３である可能性がある。また別の実施形態においては、上端ワード線はワード線ＷＬｎからＷＬｎ−２である可能性がある。また別の実施形態においては、上端ワード線はワード線ＷＬｎおよびＷＬｎ−１である可能性がある。また別の実施形態においては、上端ワード線はワード線ＷＬｎのみである可能性がある。他の実施形態においては、上端ワード線は最上ワード線ＷＬｎに隣接する他のワード線を含む可能性がある。

上端ワード線の数は、下端ワード線の数と同一であってもよい。別の実施形態においては、上端ワード線の数は下端ワード線の数と異なってもよい。上端ワード線および下端ワード線の数は、例えばサンプルＮＡＮＤフラッシュメモリデバイスを試験することによって、製造プロセス中に決定することができる。

さらには、上端ワード線もしくは下端ワード線のいずれでもないワード線は、本文書の文脈においては、集合的に中間ワード線（ＩＷＬ）と称される。中間ワード線は、上端ワード線と下端ワード線の間に配置される。中間ワード線の数は、メモリブロックにおける上端ワード線および下端ワード線の総数を差し引いた、全ワード線の総数に等しい。

一実施形態においては、書き込み動作の間に、データは中間ワード線ＩＷＬ上のメモリセルにまず書き込まれ、残存するデータが存在する場合には、その後下端ワード線ＢＥＷＬ上のメモリセルに、最後に、上端ワード線ＴＥＷＬ上のメモリセルに書き込まれる。別の実施形態においては、書き込み動作の間に、データはまず中間ワード線ＩＷＬ上のメモリセルに書き込まれ、残存するデータが存在する場合には、その後、上端ワード線ＴＥＷＬ上のメモリセルに、最後に、下端ワード線ＢＥＷＬ上のメモリセルに書き込まれる。

中間ワード線ＩＷＬ上のメモリセルは、中間ワード線ＩＷＬの中での最下ワード線上のメモリセルから開始して、ボトムアップ方式でプログラムすることができる。例えば、間にある他の中間ワード線上のメモリセルが、ボトムアップ方式でライン毎に連続的にプログラムされる間に、中間ワード線ＩＷＬの最下におけるメモリセルがまずプログラムされ、中間ワード線ＩＷＬの最上におけるメモリセルが最後にプログラムされる。図３に示される（下端ワード線ＢＥＷＬおよび上端ワード線ＴＥＷＬが下端および上端における各々３本のワード線（すなわち、ＢＥＷＬはＷＬ０、ＷＬ１およびＷＬ２、ＴＥＷＬはＷＬｎ、ＷＬｎ−１、ＷＬｎ−２）である）一実施例においては、第四のワード線ＷＬ３がまずプログラムされ、その後、第（ｎ−３）のワード線ＷＬｎ−３がプログラムされるまで、第四のワード線ＷＬ３より上にある中間ワード線がライン毎に連続的にプログラムされてもよい。別の実施形態においては、中間ワード線ＩＷＬ上のメモリセルはトップダウン方式で（上位から下位へと）プログラムすることができる。中間ワード線中のプログラミング順序は様々に変化する可能性があることを当業者には理解されたい。

下端ワード線ＢＥＷＬ上のメモリセルは、下端ワード線ＢＥＷＬ中の最上ワード線上のメモリセルから開始して、トップダウン方式でプログラムすることができる。例えば、間にあるワード線上のメモリセルが、トップダウン方式で連続的にプログラムされる間に、下端ワード線ＢＥＷＬの最上におけるメモリセルがまずプログラムされ、下端ワード線ＢＥＷＬの最下におけるメモリセルが最後にプログラムされる。図３に示された実施例においては、第三のワード線ＷＬ２がまずプログラムされ、その後、第三のワード線ＷＬ２より下にある第二および第一のワード線ＷＬ１、ＷＬ０がプログラムされるために連続的に選択されてもよい。別の実施形態においては、下端ワード線ＢＥＷＬ上のメモリセルはボトムアップ方式でプログラムすることができる。下端ワード線中のプログラミング順序は様々に変化する可能性があることを当業者には理解されたい。

上端メモリセルＴＥＷＬ上のメモリセルは、上端ワード線の最下におけるメモリセルから開始して、ボトムアップ方式でプログラムすることができる。例えば、間にあるワード線上のメモリセルが、ボトムアップ方式で連続的にプログラムされる間に、上端ワード線ＴＥＷＬの最下におけるメモリセルがまずプログラムされ、上端ワード線ＴＥＷＬの最上におけるメモリセルが最後にプログラムされる。図３に示された実施例においては、第（ｎ−２）のワード線ＷＬｎ−２がまずプログラムされ、その後、第（ｎ−１）および第ｎのワード線ＷＬｎ−１、ＷＬｎがプログラムされるために連続的に選択されてもよい。別の実施形態においては、上端メモリセルＴＥＷＬ上のメモリセルはトップダウン方式でプログラムすることができる。上端ワード線中のプログラミング順序は様々に変化する可能性があることを当業者には理解されたい。

端ワード線ＢＥＷＬおよびＴＥＷＬが二つ以上のワード線を含むさらに別の実施形態においては、下端ワード線ＢＥＷＬおよび上端ワード線ＴＥＷＬ上のメモリセルへのデータの書き込みは交互に行うことができる。図３に示された実施例においては、これらのワード線上のメモリセルへのデータの書き込みは、以下の順序で実施することができる。つまり、ＷＬ２、ＷＬｎ−２、ＷＬ１、ＷＬｎ−１、ＷＬ０、ＷＬｎか、または、ＷＬｎ−２、ＷＬ２、ＷＬｎ−１、ＷＬ１、ＷＬｎ、ＷＬ０の順序である。これらの順序は様々に変化する可能性があることを当業者には理解されたい。

この方法においては、メモリブロックが書き込み動作の間に常に完全に書き込まれるわけではない場合には、下端ワード線ＢＥＷＬおよび上端ワード線ＴＥＷＬ上のメモリセルは、プログラミング周期にそれほど頻繁に晒されない。一方、中間ワード線ＩＷＬ上のメモリセルは、下端ワード線ＢＥＷＬもしくは上端ワード線ＴＥＷＬ上のメモリセルよりもより多くプログラミング周期に晒される可能性がある。しかしながら、中間ワード線ＩＷＬ上のメモリセルは、下端ワード線ＢＥＷＬおよび上端ワード線ＴＥＷＬ上のメモリセルよりも損傷を受けにくいため、プログラミング周期にこれらのメモリセルをより高頻度に暴露することは、必ずしもこれらのメモリセルの寿命を短縮することにはならない。したがって、メモリブロック全体の寿命、およびＮＡＮＤフラッシュメモリの最終的な寿命は延長することができる。

図４Ａ−図４Ｃに関して、図３に関連する上述された方法を使用するＮＡＮＤフラッシュメモリデバイスの一実施形態が以下に記述される。ＮＡＮＤフラッシュメモリデバイス４００は、メモリブロック４０１およびデコーダ４５０を含む。

メモリブロック４０１は、ワード線ＷＬ０−ＷＬｎ−１、ビット線ＢＬ０−ＢＬｍ、およびマトリクス形状における複数のメモリセル４１０を含む。これらのコンポーネントの詳細な構成は、図２Ａに関連して上述されたものである可能性がある。

アドレスデコーダ４５０は、（示されていない）外部メモリコントローラからアドレスを受信する。アドレスはメモリコントローラによって生成され、データ値が格納されるべきメモリセルのアドレスを指定する。コントローラは、ＮＡＮＤフラッシュメモリデバイスに対してデータ読み出しおよび／もしくは書き込み命令を提供するために使用することができる、いかなる適切なタイプ（例えばマイクロプロセッサもしくはＣＰＵ）であってもよい。したがって、コントローラは、従来の方法で、言い換えれば、図４Ｂにおけるメモリブロック４２１に示されたように、まず最下ワード線上のメモリセルをプログラムし、連続的に上位へと進む、ボトムアップ方式でアドレスを生成する。ブロック４２１における番号は書き込み動作のためのアドレスの順序を示す。ある実施形態においては、コントローラは、逆の方法で、言い換えれば、図４Ｂにおけるメモリブロック４２２に示されたように、まず最上ワード線上のメモリセルをプログラムし、連続的に下位へと進む、トップダウン方式でアドレスを生成してもよい。ブロック４２２における数は、書き込み動作のためのアドレスの順序を示す。

示された実施形態においては、アドレスデコーダ４５０は、図３に関連して上述された方法を実施するために、外部メモリコントローラから入力するアドレスをマッピングする。アドレスデコーダ４５０は、図４Ｂにおけるメモリブロック４２３に示されるように、中間ワード線、上端ワード線、下端ワード線の順序で書き込み動作が実施されるように、受信されたアドレスをマッピングしてもよい。ブロック４２３における番号は、書き込み動作のためのアドレスの順序を示す。示された実施形態においては、下端ワード線の数は上端ワード線の数と同一である。

示された実施形態においては、ワード線アドレスｉは、ｉが上端ワード線（ＴＥＷＬ）を示さない場合には、ｉ＋下端ワード線の数までマッピングされる。ワード線アドレスｉが上端ワード線（ＴＥＷＬ）を示す場合には、図４Ｃに示されるように、ｉはｉ−（ｎ＋１−下端ワード線の数）までマッピングされる。アドレスデコーダ４５０は、上述されたように入力アドレスをマッピングするために複数の論理ゲートを含む。論理ゲートは、上述されたような方法で入力アドレスをマッピングするためにハードワイヤードされてもよい。図３に関連して上述された実施形態のうちのいずれかを実施するために、アドレスデコーダ４５０もしくはＮＡＮＤフラッシュメモリデバイス４００内のあらゆる他のコンポーネントにおいて種々の方法を使用することができることを当業者には理解されたい。

図５に関連して、ＮＡＮＤフラッシュメモリベースのソリッドステートディスクにデータを格納するために、図３に関連して上述された方法を実施するコンピュータシステムの一実施形態が以下に記述される。示されたコンピュータシステム５００は、中央処理装置（ＣＰＵ）（もしくはコントローラ）５１０、揮発性メモリ５２０およびソリッドステートディスク５３０を含む。示されていないが、コンピュータシステム５００は、ユーザインターフェイス、周辺デバイス、およびハードディスクなどの他のコンポーネントを含んでもよい。

ＣＰＵ５１０は、あらゆる適切なタイプであり、あらゆる適切な処理速度を有する可能性がある。揮発性メモリ５２０もまた、あらゆる適切なタイプであり、あらゆる適切なデータ転送速度を有する可能性がある。ソリッドステートディスク５３０は図１に関連して上述されたような複数のメモリブロックを含むＮＡＮＤフラッシュメモリデバイスを含む可能性がある。ＮＡＮＤフラッシュメモリデバイスは、アドレスデコーダおよびＮＡＮＤフラッシュメモリデバイスの動作のための他のコンポーネントを含む可能性がある。ＮＡＮＤフラッシュメモリデバイスは、あらゆる適切な市販のＮＡＮＤフラッシュメモリである可能性がある。

示された実施形態においては、ＣＰＵ５１０は、データがソリッドステートディスク５３０に図３に関連して上述されたいずれかの書き込み順序で格納されるように、ワード線アドレスを生成するよう構成される。その後、ＣＰＵ５１０は、ビット線アドレスおよびデータとともに、ワード線アドレスを揮発性メモリ５２０へと送信する。揮発性メモリ５２０はワード線アドレス、ビット線アドレスおよびデータを一時的に格納し、その後ソリッドステートディスク５３０へとそれらを伝送する。

ソリッドステートディスク５３０は、揮発性メモリ５２０を介してＣＰＵ５１０によって提供されたアドレスに従って、一つ以上のメモリブロックにデータを格納する。中間ワード線上のメモリセルがまず書き込まれるかまたは読み出されるようにワード線がマッピングされるため、ソリッドステートディスク５３０は、ソリッドステートディスク５３０のアドレスデコーダの入力におけるアドレスを改変するか変更することなく、図３に関連して上述された方法でデータを格納することができる。

幾つかの実施形態においては、ソリッドステートディスク５３０は、動作開始時に上述された方法でワード線アドレスを提供するように、ＣＰＵ５１０へと要求してもよい。ある実施形態においては、ソリッドステートディスク５３０は、メモリブロックの所望の数の上端ワード線および下端ワード線上に情報を保持することができる。上端ワード線および下端ワード線の所望の数は、ソリッドステートディスク５３０におけるフラッシュメモリデバイスに依存して変更することができる。ソリッドステートディスク５３０は、揮発性メモリ５２０を介してＣＰＵ５１０へと情報を送信してもよい。情報の受信によって、ＣＰＵ５１０はその情報の少なくとも一部に基づいてワード線アドレスを生成することができる。上述されたようにワード線アドレスを生成するようにＣＰＵ５１０に命令するために種々の方法を使用することができることを当業者には理解されたい。

上述された実施形態の方法においては、中間ワード線上のメモリセルは下端ワード線および上端ワード線上のメモリセルと比較して、より高頻度にプログラムされる。中間ワード線上のメモリセルは下端ワード線もしくは上端ワード線上のメモリセルよりもより耐久性があるため、本方法は図２Ｃに関連して上述された従来の書き込み方法で生じる可能性があるメモリブロックの時期尚早な故障を防ぐことができる。

上述された実施形態はＮＡＮＤフラッシュメモリデバイスの文脈において記述された。本実施形態は他のタイプのメモリデバイスに対して適応することもできる。さらには、上述された実施形態は、その書き込み方法およびあるメモリセルの損傷に対する固有の脆弱性によって上述されたものと類似する問題を有する、あらゆる他のタイプのソリッドステートメモリデバイスに対して適応することができる。

上述された実施形態に従うフラッシュメモリデバイスは、種々の電子デバイスに組み込むことができる。電子デバイスの実施例は、消費者電子製品、電子回路、電子回路コンポーネント、消費者電子製品の一部、電子試験設備などを含む可能性があるがそのいずれにも限定はされない。消費者電子製品の実施例は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、ポータブルメモリデバイス（例えばＵＳＢドライブ）、ソリッドステートディスク、ハンドヘルドコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダもしくはプレイヤー、ＤＶＤプレイヤー、ＣＤプレイヤー、ＶＣＲ、ＭＰ３プレイヤー、ラジオ、ビデオカメラ、光学カメラ、デジタルカメラ、洗濯機、乾燥機、洗濯乾燥機、コピー機、ファクス、スキャナ、多機能周辺デバイス、腕時計、時計、ゲームデバイスなどを含むがそのいずれにも限定はされない。さらには、電子デバイスは未完成製品を含む可能性がある。

一実施形態はフラッシュメモリデバイスのブロック内にデータを配列する方法である。ブロックは、複数のワード線およびそのワード線の複数のメモリセルを含む。ワード線は一つ以上の下端ワード線、一つ以上の上端ワード線、ならびに下端ワード線および上端ワード線の間の中間ワード線を含む。本方法は、ブロックの初期データが、そのブロックの一つ以上の下端ワード線もしくは一つ以上の上端ワード線に格納される前に、ブロックの中間ワード線上の少なくとも一つのメモリセルに格納されるように、格納されるべきデータをマッピングするステップと、一つ以上の下端ワード線および／もしくは一つ以上の上端ワード線上のメモリセルに格納されるべき、連続的データがもしあれば、その少なくとも一部をマッピングするステップとを含む。

別の実施形態は一つ以上のメモリブロックを含むフラッシュメモリデバイスである。各メモリブロックは複数のメモリセルを有する複数のワード線を含む。ワード線は互いに対して平行な方向へと伸長する。ワード線は一つ以上の下端ワード線、一つ以上の上端ワード線、および下端ワード線と上端ワード線との間に介在する中間ワード線を含む。メモリデバイスは、格納されるべきデータをマッピングするように構成されたアドレスデコーダをも含み、ブロックの初期データは、ブロックの一つ以上の下端ワード線もしくは一つ以上の上端ワード線に格納する前に、ブロックの中間ワード線上の少なくとも一つのメモリセルに格納される。アドレスデコーダはさらに、ブロックの一つ以上の下端ワード線および／もしくは一つ以上の上端ワード線上に格納されるべき連続的データがもしあれば、その少なくとも一部をマッピングするように構成される。

さらに別の実施形態は、コントローラと、そこにデータを格納するためのアドレスを受信するように構成されたフラッシュメモリデバイスとを含むコンピュータシステムである。フラッシュメモリデバイスは一つ以上のメモリブロックを含む。各メモリブロックは複数のワード線およびワード線の複数のメモリセルを含む。ワード線は互いに対して平行な方向へ伸長する。ワード線は、一つ以上の下端ワード線、一つ以上の上端ワード線および下端ワード線と上端ワード線との間に介在する中間ワード線を含む。コントローラはアドレスを生成するように構成され、ブロックの中間ワード線上のメモリセルにデータの初期部分を格納するために、ならびに、ブロックの下端ワード線および／もしくは上端ワード線上のメモリセルに、データの連続的部分がもしあればそれを格納するために、書き込み順序を示す。

さらに別の実施形態は、フラッシュメモリデバイス内にデータを格納するために一組のワード線アドレスを生成するように構成されたコントローラを含む装置である。フラッシュメモリデバイスは一つ以上のメモリブロックを含む。各メモリブロックは複数のワード線およびワード線の複数のメモリセルを含む。ワード線は互いに対して平行な方向へ伸長する。ワード線は、一つ以上の下端ワード線、一つ以上の上端ワード線、および下端ワード線と上端ワード線との間に介在する中間ワード線を含む。一組のワード線アドレスは、ブロックのうちの一つの中間ワード線上のメモリセルにデータの初期部分を格納するために、ならびに、ブロックのうちの一つの下端ワード線および／もしくは上端ワード線上のメモリセルにデータの連続的部分がもしあればそれを格納するために、書き込み順序を示す。

本発明はある実施形態に関して記述されてきたが、本明細書で説明された全ての特徴および利点を提供することはない実施形態を含む、当業者にとって明確な他の実施形態もまた本発明の範囲内にある。さらには、上述された種々の実施形態はさらなる実施形態を提供するために組み合わせられる可能性がある。さらには、一実施形態の文脈において示されたある特徴は同様に他の実施形態へと組み入れられる可能性がある。したがって、本発明の範囲は添付の請求項に対する参照によってのみ定義される。

Claims (24)

1. フラッシュメモリデバイスのブロック内にデータを配列する方法であって、前記ブロックは複数のワード線および前記複数のワード線の複数のメモリセルを含み、前記複数のワード線は一つ以上の下端ワード線、一つ以上の上端ワード線、および前記複数の下端ワード線と上端ワード線の間の複数の中間ワード線を含み、前記方法は、
   前記ブロックの一つ以上の下端ワード線もしくは一つ以上の上端ワード線に格納する前に、前記ブロックの前記複数の中間ワード線上の複数のメモリセルのうちの少なくとも一つにブロックの初期データが格納されるように、格納されるべきデータをマッピングするステップと、
   前記一つ以上の下端ワード線および／もしくは前記一つ以上の上端ワード線上の複数のメモリセルに格納されるべき連続的データがもしあればその少なくとも一部をマッピングするステップと、
   を含む、
   ことを特徴とする方法。
2. 前記一つ以上の上端ワード線は１本から５本のワード線を含み、前記一つ以上の下端ワード線は１本から５本のワード線を含む、
   ことを特徴とする請求項１に記載の方法。
3. 前記一つ以上の上端ワード線の数は前記一つ以上の下端ワード線の数と同一である、
   ことを特徴とする請求項２に記載の方法。
4. 前記一つ以上の上端ワード線の数は、前記一つ以上の下端ワード線の数とは異なる、
   ことを特徴とする請求項２に記載の方法。
5. 連続的データの前記少なくとも一部をマッピングするステップは、
   前記複数の下端ワード線上の前記複数のメモリセルに格納されるべき連続的データの前記少なくとも一部のうちの一部をマッピングするステップと、
   前記複数の上端ワード線上の前記複数のメモリセルに格納されるべき連続的データの前記少なくとも一部のうちの別の一部をマッピングするステップと、
   を含む、
   ことを特徴とする請求項１に記載の方法。
6. 前記一部をマッピングするステップは、前記複数の中間ワード線に最も近接する下端ワード線上の複数のメモリセルにまず格納されるべき前記一部をマッピングするステップを含む、
   ことを特徴とする請求項５に記載の方法。
7. 前記他の一部をマッピングするステップは、前記複数の中間ワード線に最も近接する上端ワード線上の複数のメモリセルにまず格納されるべき前記他の一部をマッピングするステップを含む、
   ことを特徴とする請求項５に記載の方法。
8. 連続的データの前記少なくとも一部をマッピングするステップは、
   前記複数の下端ワード線上の前記複数のメモリセルに格納されるべき前記少なくとも一部のうちの一部をマッピングするステップと、
   前記複数の上端ワード線上の前記複数のメモリセルに格納されるべき前記少なくとも一部のうちの別の一部をマッピングするステップと、
   を交互に含む、
   ことを特徴とする請求項５に記載の方法。
9. 前記複数の下端ワード線もしくは上端ワード線上の前記複数のメモリセルにまず前記データを格納するために、第一の書き込み順序を示す第一組のワード線アドレスを前記フラッシュメモリデバイスによって受信するステップと、
   前記複数の中間ワード線上の前記複数のメモリセルにまず前記データを格納するために、第二の書き込み順序を示す第二組のワード線アドレスへと、前記第一組のワード線アドレスを前記フラッシュメモリデバイスによって変換するステップと、
   をさらに含む、
   ことを特徴とする請求項１に記載の方法。
10. 前記複数の中間ワード線上の前記複数のメモリセルに前記データをまず格納するために、書き込み順序を示す複数のワード線アドレスを前記フラッシュメモリデバイスによって受信するステップをさらに含む、
    ことを特徴とする請求項１に記載の方法。
11. フラッシュメモリデバイスであって、
    一つ以上のメモリブロックであって、前記複数のメモリブロックのうちの各々は複数のメモリセルを有する複数のワード線を含み、前記複数のワード線は互いに対して平行な方向に伸長し、前記複数のワード線は一つ以上の下端ワード線、一つ以上の上端ワード線、および前記複数の下端ワード線と上端ワード線との間に介在する複数の中間ワード線を含む、一つ以上のメモリブロックと、
    ブロックの初期データが前記ブロックの前記一つ以上の下端ワード線もしくは前記一つ以上の上端ワード線に格納される前に、前記ブロックの前記複数の中間ワード線上の複数のメモリセルのうちの少なくとも一つに格納されるように、格納されるべきデータをマッピングするように構成されたアドレスデコーダと、
    を含み、
    前記アドレスデコーダは前記ブロックの前記一つ以上の下端ワード線および／もしくは前記一つ以上の上端ワード線上に格納されるべき連続的データがもしあればそのうちの少なくとも一部をマッピングするようにさらに構成される、
    ことを特徴とするデバイス。
12. 前記一つ以上の上端ワード線は１本から５本のワード線を含み、前記一つ以上の下端ワード線は１本から５本のワード線を含む、
    ことを特徴とする請求項１１に記載のデバイス。
13. 前記アドレスデコーダは、前記複数の下端ワード線もしくは上端ワード線上の複数のメモリセルにデータをまず格納するために第一の書き込み順序を示す第一組のワード線アドレスを受信し、前記複数の中間ワード線上の複数のメモリセルに前記データをまず格納するために第二の書き込み順序を示す第二組のワード線アドレスへと前記第一組のワード線アドレスを変換するように構成される、
    ことを特徴とする請求項１１に記載のデバイス。
14. 前記フラッシュメモリはＮＡＮＤフラッシュメモリを含む、
    ことを特徴とする請求項１１に記載のデバイス。
15. コンピュータシステムであって、
    コントローラと、
    そこにデータを格納するために複数のアドレスを受信するように構成されたフラッシュメモリデバイスと、
    を含み、
    前記フラッシュメモリデバイスは一つ以上のメモリブロックを含み、前記複数のメモリブロックの各々は複数のワード線および前記複数のワード線の複数のメモリセルを含み、前記複数のワード線は互いに対して平行な方向へと伸長し、前記複数のワード線は一つ以上の下端ワード線、一つ以上の上端ワード線、および前記複数の下端ワード線と上端ワード線との間に介在する複数の中間ワード線を含み、
    前記コントローラは、前記複数のアドレスが前記複数のブロックのうちの一つの前記複数の中間ワード線上の複数のメモリセルに前記データの初期部分を格納するために、ならびに、前記複数のブロックのうちの前記一つの前記複数の下端ワード線および／もしくは上端ワード線上の複数のメモリセルに前記データの連続的部分がもしあればそれを格納するために、書き込み順序を示すように、前記複数のアドレスを生成するように構成される、
    ことを特徴とするシステム。
16. 前記一つ以上の上端ワード線は１本から５本のワード線を含み、前記一つ以上の下端ワード線は１本から５本のワード線を含む、
    ことを特徴とする請求項１５に記載のシステム。
17. 前記フラッシュメモリデバイスは、前記複数の上端ワード線および下端ワード線の前記数のうちの少なくとも一つに情報を有する前記コントローラを提供するようにさらに構成される、
    ことを特徴とする請求項１６に記載のシステム。
18. 前記コントローラは中央処理装置（ＣＰＵ）を含む、
    ことを特徴とする請求項１５に記載のシステム。
19. 前記フラッシュメモリデバイスはソリッドステートディスクとして機能する、
    ことを特徴とする請求項１５に記載のシステム。
20. 前記フラッシュメモリデバイスはＮＡＮＤフラッシュメモリデバイスを含む、
    ことを特徴とする請求項１５に記載のシステム。
21. フラッシュメモリデバイス内にデータを格納するための一組のワード線アドレスを生成するように構成されたコントローラであって、前記フラッシュメモリデバイスは一つ以上のメモリブロックを含み、前記複数のメモリブロックのうちの各々は複数のワード線および前記複数のワード線の複数のメモリセルを含み、前記複数のワード線は互いに対して平行な方向に伸長し、前記複数のワード線は一つ以上の下端ワード線、一つ以上の上端ワード線および前記複数の下端ワード線と上端ワード線との間に介在する複数の中間ワード線を含む、コントローラと、
    を含み、
    前記一組のワード線アドレスは、前記複数のブロックのうちの一つの前記複数の中間ワード線上の複数のメモリセルに前記データの初期部分を格納するために、ならびに、前記複数のブロックのうちの前記一つの前記複数の下端ワード線および／もしくは上端ワード線上の複数のメモリセル上に前記データの連続的部分がもしあればそれを格納するために、書き込み順序を示す、
    ことを特徴とする装置。
22. 前記一つ以上の上端ワード線は１本から５本のワード線を含み、前記一つ以上の下端ワード線は１本から５本のワード線を含む、
    ことを特徴とする請求項２１に記載の装置。
23. 前記コントローラは前記複数の上端ワード線および下端ワード線の前記数のうちの少なくとも一つで情報を受信し、前記情報の少なくとも一部に基づいて前記一組のワード線アドレスを生成するようにさらに構成される、
    ことを特徴とする請求項２２に記載の装置。
24. 前記コントローラは中央処理装置（ＣＰＵ）を含む、
    ことを特徴とする請求項２１に記載の装置。
    

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