JPS6284495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は半導体記憶装置に関し、例えばマスクＲＯＭ　
（ｒｅａｄ　ｏｎｌｙ　ｍ＠ｍｏｒｙ　）に関するもの
である。

口、従来技術 半導体記憶装置のうち例えばマスクＲＯＭは、製造段階
において、使用するフォトマスクによって特定のメモリ
セルに対し記憶データを書き込んでしまう読み出し専用
のメモリ装置である。　従って、記憶内容が消失するこ
とがないので、マイクロコンピュータにおける固定的な
プログラムを記憶する装置として有用である。

しかし、こうした記憶装置においては、そのメモリーア
ドレスが既に決定されているので、メモリーアドレス空
間を必要に応じて自由に設定することができない。　例
えば、マスクＲＯＭ等に書き込まれた情報を変更するこ
と（頁割り付けを改訂すること等）は不可能であり、才
た漢字ＲＯＭの場合では実際に使用されるアドレス空間
は全体の”／３程度でしかなく、それ以外は未使用とな
されている。

ハ１発明の目的 本発明の目的は、メモリーアドレスを自由に設定できる
半導体記憶装置を提供することにある。

二１発明の構成 即ち、本発明は、メモリー部とアドレスデコーダー部と
を有し、このアドレスデコーダー部に、メモリーアドレ
スを任意に設定可能にするメモリー素子が設けられてい
る半導体記憶装置に係るものである。

ホ、実施例 以下、本発明の実施例を図面につぃて詳細に説明する。

第１図は、メインメモリー部（後述）のメモリーアドレ
スを任意に設定可能にするサブメモリー部を示す。　こ
のサブメモリー部においては、プログラマブルにアドレ
スを設定できるＸアドレスデコーダー１及び２を有して
いて、Ｘアドレスのみをアドレスの自由な設定部分とし
、Ｘアドレスは変更しない構成としている。　Ｘアドレ
スは全部で５ビツトとし、そのうち３ビツト（アドレス
１．２．３）を完全にプログラマブルとし、他の２ビツ
ト（アドレス４．５）は牛固定ビットとする。

但し、５ビツトのすべてを独立にプログラマブルとして
もよい。　また、Ｘアドレスにも、上記のプログラマブ
ルＸアドレスと同様の回路を採用して、Ｘアドレスもプ
ログラマブルとすることもできる。

上記のプログラマブルアドレスデコーダーに使用するメ
モリー素子としては、ＥＰＲＯＭ（ｅｒａｓａｂｌ・ａ
ｎｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）が使用され
、かつ用いられるトランジスタはＮ型ＭＯ８ＦＥＴ（ｍ
ｅｔａｌｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　
ｆｉｅｌｄ　　ｅｆｆｅｃｔｔｒａｎｓｌｓｔｏｒ　）
からなっている。　勿論、他のメモリー素子を用いるこ
とも可能である。

次に、上記プログラマブルＸアドレスデコーダー２の回
路構成及びその動作を第２図〜第４図で説明する。

第２図において、Ｔ１〜Ｔ＠及びＴ意！〜Ｔｕは夫々Ｎ
型ＭＯ８ＦＥＴからなるＥ　Ｆ　ＲＯＭであって、プロ
グラミングが行なわれない初期の状態では各ＦＥＴのし
きい値は十分低いエンハンスメント型の通常の素子とな
っている。　町、Ｗｌ、ガ、４、ｘ３．２Ｂは、上述し
た各ＸアドレスのＸｌ５ＸＩアドレス入力に応じて′″
０”１”を発生する通常のデコーダー出力であり、プリ
チャージモードでは′″０”になっているものとする。

まず、アドレスプログラミングが行なわれていないクリ
アの状態では、第２図のワードｌ及びワード２はＸ１〜
Ｘｓがいかなる組合せになろうとも常時１０＃である。

　そして、プリチャージモードでは、プリチャージクロ
ックφ、のみが“１”（Ｖａｄ）レベルであり、他は″
０”レベルであるから、ワード１及び２は１ｏ”レベル
１ζある（第４図参照）。

次いでアクティブモードに入ると、才ずへか１０”レベ
ルとなり、更にアドレス人力Ｘ１に応じてｍｌ又はｉが
１１”レベルとなり、アドレス入力為に応じて向又はｉ
が、アドレス人力Ｘｓに応じて旬又は；１が同様に１１
＃レベルとなる。　　トランジスタＴ１〜Ｔ・はいずれ
もしきい値が低いので、プリチャージ時にトランジスタ
Ｔ、を介して″１”レベルになっていた接点■は、Ｔ１
へ−のうちの３つのトランジスタを介して“０”レベル
になる。　従って、次に１ｐが立上ってトランジスタ’
Ｉ’ｌｌがオンしても、Ｔ１・がオフしているため、接
点■はプリチャージ時にトランジスタ１を介して“１”
レベルにあった状態をアクティブモード時も保持するこ
とになる。

これによって、ワード線１はアクティブモード時も′″
０＃０＃レベル。　ワード線２についても、同様である
。

次に、アドレスプログラミングを行なう手順を第３図の
参照下に説明する。　即ち、プリチャージモードからア
ドレスプログラムモードｉこ入るとき、ｔｏでプリチャ
ージクロックφ、が＠１”カラ″″０”に移行してプリ
チャージモードから抜は出す。

そして次に、プログラミングで書き込みたいアドレスを
入〜人を介して入力する。　例えば（０゜０．０）を書
き込むとすれば、この時点（ｔｏ）で１−〇１１１ｓＩ
Ｉ１１、ｔｍｌ−Ｏｓ　；＠−１、Ｈ，ｍ　Ｑ　、　　
’；ｉ、　ｍ　１なる信号が共通アドレス線に出る。　
次いで、ｔｌｍのタイミングで書き込み電圧ｖｐｐが発
生し、続いてワード線１のアドレスプログラミング回路
のみが選択されるように、Ｔ−のゲート信号φｌが″１
”となる。　このときφ、は０”を保持する。　こうし
た回路自体は通常のアップカウンターで簡単に構成でき
るので、具体的な回路構成は示さない。

この書込み操作によって、既にｉ１、；、、ｍ’ｌｓは
夫々１１”になっているためにＴＩ、Ｔ４、Ｔ−はオン
し、Ｔｓ、’Ｉｍ、Ｔｌはオフ状態となるが、φ１が１
１”となるとｖｐｐは鴇を介してＴｌ５−のドレイン端
子にかかリ、オン状態の１、Ｔ４、Ｔ−のフローティン
グケートに電子の注入が行なわれる。　この動作は通常
のＥＦＲＯＭの書込み動作と同様である。　十分にフロ
ーティングゲートに電子の注入が行なわれると、その後
にφ１が“０”となる。

次いで、連続してワード線２のアドレスプログラムも行
なう場合は、アドレスがｈｔで変化し、続いてカウンタ
ーの内容が１つ加算された出力を出す。　即ち、φ−Ｓ
今度は″１”となり、その後は上記したと同様の動作を
繰返す。　　ワード線が上記よりも増えても、同様の動
作によって書き込みを続けることができる。　書き込み
の終了は■ｐｐを０にすることによって行なわれる。

次に、通常の動作モードに入り、上記のプログラミング
されたアドレスの読み出し動作を説明する。　　ワード
１のアドレスとして（０１０ｔＯ）が書き込まれている
ものとする。　即ち、第２図のＴｌ　、’ｒ、　、Ｔ・
のしきい値は十分高くなっているものとする。　プリチ
ャージモードでは、第４図に示すようにφ、力げ１”レ
ベルになっており、接点■は＠ｌ”レベルとなっている
。

次いでアドレス（０，０，０）が入力され、これに応じ
たデコーダー出力ａｔ！ｌ１ｌｓ！−ｓ■Ｑ　、ｇ　ヒ
２３　ロｇＢｍ−１が出力される（　ｔｕ）。　　Ｔｔ
　、　Ｔｍ　、　Ｔｉはゲート入力が１０１であるため
にオフ状態であり、かつＴ３、Ｔ４、Ｔ・のゲート入力
は−１”であるもののそのしきい値が十分に高くなって
いるので、Ｔ１、Ｔ４、ＴＩも同様にオフ状態である。

　従って、接点■は“１”レベルを保つ。

次イで４力げ１”レベルになり（ｔｔｓ）、Ｔｗｏ　及
ヒＴ。

ともオンし、接点■は＠０”レベルとなる。　従って、
ワード線１が′″１”レベルに立上る（ｔｏ）。　しか
る後、通常の動作を行なう。

以上に説明したように、任意にアドレスプログラミング
し、これを読出す動作が可能となる。

こうした動作の意義を第１図及び第５図に示す全体のシ
ステムにおいて説明する。

プログラマブルＸアドレスデコーダー１もプログラマブ
ルＸアドレスデコーダー２と同様に構成されるが、ワー
ド２〜ワードｎに当たる出力はなく、出力は１つだけで
ある。　アドレスＸ４及び為によってプログラムされた
アドレスの組合せが入力されたときのみ、デコーダーｌ
の出力は１１”となる。　この出力はＸアドレスセレク
ト検出回路３に入る。　デコーダー２の出力も同様にＸ
アドレスセレクト検出回路３に入る。　そして、簡単な
複合回路を用いることによって、デコーダー１の出力が
″１”であり、かつデコーダー２の出力のうちの１つが
１”のときにのみ、”ｌ’（又は１０＃）となるような
論理回路をＸアドレスセレクト検出回路３として用いる
。

この検出回路３の出力が″ｌ”の場合には％　ｉｏｎを
”１″、；Ｃ８を“０″とし、それ以外は１６０１１を
”０″、”Ｃ８を′ｍ１ｍとするようなりロックをクロ
ック発生回路４によって作る。　ここで、φｏ８は、こ
のサブメモリーのアウトプットをハイインピーダンスと
する、いわゆるアウトプットイネーブル信号である。　
Ｘアドレスがプログラミングされた組合せ以外は礼。を
常に″０”とし、このデバイスのアウトプットをハイイ
ンピーダンスとし、プログラミングされたＸアドレスの
組合せが入力されたとき番このみφ。Ｂを＠″１”とし
、このデバイスのアウトプットを有効にする（即ち、メ
モリー５からの記憶情報をＹデコーダー６、アウトプッ
トバッファ７を介して出力する）。

また、７ｏ８は、他のデバイスのアウトプットをディス
エーブルさせるために用いる信号であって、例えばメイ
ンメモリーデバイスのＯＥなどに入力する（第５図参照
）。　即ち、サブメモリーの出力とメインメモリーの出
力とをワイヤドオアの形で接続し、かつアドレスも共通
にすることができる。

こうして、サブメモリーにプログラミングされたアドレ
スの組合せ以外のアドレスが入力された場合にメインメ
モリーの内容が読出され、プログラミングされたアドレ
スの組合せが入力されるとメインメモリーの出力を無効
とし、サブメモリーの内容が読出されることになる。　
従って、本実施例のデバイスは、マスクＲＯＭの内容の
一部を変更したい場合に、上記のアドレスの設定によつ
て、書き込まれた情報を改訂することが可能である。　
マスクＲＯＭに本実施例のサブメモリーをオンチップ化
したり、ハイブリッド方式で同一パッケージに内植する
等によって、ＲＯＭの欠陥救済が可能である。　特にワ
ード線不良は、これまでのハミングコードを用いる自己
欠陥救済技術では救済不可能であるが、本デバイスを用
いると可能になることが理解されよう。

また、漢字ＲＯＭの場合、通常そのアドレス空間は２’
−１６３８４であるが実際にはその１／３の約６８００
１．か用いられていない。　このため、漢字ＲＯＭとし
ては６８００のアドレスに対応するデータは提供するが
、それ以上は提供しないでいる。

しかし、本実施例のデバイスを用いれば、未使用のアド
レス部分のどの空間でも自由に使用することができるの
で、例えば自分で定義した記号などを自由なアドレスに
入れることが可能となる。

その他にも、応用範囲は広いものである。

上述した実施例は更番こ変形可能であり、例えば上述の
例ではメモリーデバイスの情報記憶素子部（メモリー）
及びそのアドレス部分の双方にＥＦＲＯＭ等の不揮発性
メモリー素子を用いてメモリーアドレス空間を任意に設
定できるが、必ずしも不揮発メモリー素子を用いなくて
も、場合によってはスタティックＲＡＭ（ｒａｎｄｏｍ
　　ａｃｃ＋ｓｓｓｍｅｍｏｒｙ）用のメモリー素子を
用いてもよい。

へ６発明の作用効果 本発明は上述した如く、アドレスデコーダー部にもメモ
リー素子を使用し、メモリーアドレスを任意（自由）に
設定できるようｌこしたので、外部からアドレスを自由
に設定でき、書き込み情報の変更をはじめ未使用アドレ
スの積極使用等が可能となり、従来にはないメモリーの
応用が可能である。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって、第１図はサ
ブメモリーの概略回路図、 第２図はプログラマブルＸアドレスデコーダーの等価回
路図、 第３図は同デコーダーのアドレスプログラムモードの信
号波形図、 第４図は同デコーダーの通常の動作モードの信号波形図
、 第５図はメモリーデバイス全体の概略図である。 なお、図面に示す符号において、 １．２・・・・・・・・・・・・プログラマブルＸアド
レスデコーダー ３　・・・・・・・・・・・・・・・・・Ｘアドレスセ
レクト検出回路４・・・・・・・・・・・・・・・・・
・クロック発生回路５・・・・・・・・・・・・・・・
・・・メモリー６・・・・・・・・・・・・・・・・・
Ｙｆココ−−７・・・・・・・・・・・・・・・・・・
アウトプットバッファφ。ｉ・・・・・・・・・・・・
・・・・アウトプットイネーブル信号４ゴ・・・・・・
・・・・・・・・・・・アウトプットテ″４スエーブル
信号”ｌ、”ｌｓ”ｌ、”ｌｘ”１％’ｍ ゛　・・・・・・・・・・・・・・・・デコーダー出力
Ｔ１〜Ｔ・、Ｔ！１””　’ｒｕ・・・・・・ＥＰＲＯ
Ｍ用のＭＯ８ＦＥＴφ１、φ、・・・・・・プリチャー
ジクロックφ！、φ意・・・・・・・・・ゲート信号Ｖ
ｐＰ・・・・・・・・・・・・・・・書き込み電圧であ
る。

Claims (1)

【特許請求の範囲】
1. １、メモリー部とアドレスデコーダー部とを有し、この
   アドレスデコーダー部に、メモリーアドレスを任意に設
   定可能にするメモリー素子が設けられている半導体記憶
   装置。