JP2024065305A - メモリ装置 - Google Patents

Abstract

【課題】メモリアレイの面積を縮小することが可能となるメモリ装置を提供する。【解決手段】メモリ装置（ＭＤＶ１）は、メモリアレイ（１０）を備え、前記メモリアレイは、Ｙ方向に延びる同一カラム（ＣＬＭ）においてＸ方向に沿って配置される第１所定ビット数の第１メモリエリア（ＭＡ０）および第２所定ビット数の第２メモリエリア（ＭＡ１）と、前記第１メモリエリアと前記第２メモリエリアを選択するために共通に設けられるバイトセレクトトランジスタ（ＢＳ）と、を有し、前記第１所定ビット数と前記第２所定ビット数は等しく、前記第１メモリエリアと前記第２メモリエリアは、アドレスが同じであり、前記第１メモリエリアと前記第２メモリエリアとでペアとなるメモリセル（ＭＣ０，ＭＣ１）は、同じビットデータが書き込まれるように構成される。【選択図】図１

Description

本開示は、メモリ装置に関する。

従来、メモリセルを有するメモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、例えばコントロールゲートおよびフローティングゲートを有し、コントロールゲートに高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。

特開２０１７－１７４４８５号公報

メモリ装置は、メモリセルがマトリクス状に配置されて構成されるメモリアレイと、メモリアレイの周辺に配置されるセル周辺回路（Ｘデコーダ回路、Ｙデコーダ回路）と、を備える。メモリアレイとセル周辺回路の面積を縮小することが要望される。

上記状況に鑑み、本開示は、メモリアレイの面積を縮小することが可能となるメモリ装置を提供することを目的とする。

例えば、本開示に係るメモリ装置は、ワードラインが延びる方向をＸ方向、前記Ｘ方向に直交する方向をＹ方向として、前記Ｘ方向および前記Ｙ方向にメモリセルがマトリクス状に配置されるように構成されるメモリアレイを備え、
前記メモリアレイは、
前記Ｙ方向に延びる同一カラムにおいて前記Ｘ方向に沿って配置される第１所定ビット数の第１メモリエリアおよび第２所定ビット数の第２メモリエリアと、
前記第１メモリエリアと前記第２メモリエリアを選択するために共通に設けられるバイトセレクトトランジスタと、
を有し、
前記第１所定ビット数と前記第２所定ビット数は等しく、
前記第１メモリエリアと前記第２メモリエリアは、アドレスが同じであり、
前記第１メモリエリアと前記第２メモリエリアとでペアとなるメモリセルは、同じビットデータが書き込まれるように構成される。

本開示に係るメモリ装置によれば、メモリアレイの面積を縮小することが可能となる。

図１は、比較例に係るメモリ装置と、本開示の例示的な実施形態に係るメモリ装置それぞれのレイアウトを示す概略平面図である。 図２は、本開示に係るメモリ装置におけるメモリアドレスマップの一例を示す図である。 図３は、本開示に係るメモリ装置におけるＹデコーダ内のラッチ回路およびビットラインの構成を示す概略平面図である。 図４は、本開示に係るメモリ装置におけるデータライトに関する構成を示す図である。 図５は、カラムラッチ部の回路構成を示す図である。 図６は、データライト時における各信号の波形を模式的に示すタイミングチャートである。 図７は、本開示に係るメモリ装置におけるデータリードに関する構成を示す図である。 図８は、機能真理値表を示す図である。 図９は、連続リードにおける動作例を示す図である。 図１０は、比較例に係るメモリ装置の構成を示す概略的なレイアウト図である。 図１１は、比較例に係るメモリ装置におけるメモリアドレスマップを示す図である。 図１２は、１アドレス分の第１、第２メモリエリアにおけるレイアウトを示す概略平面図である。 図１３は、比較例に係るメモリ装置におけるＹデコーダ内のラッチ回路とビットラインを概略的に示す平面図である。

以下に、本開示の例示的な実施形態について図面を参照して説明する。

＜１．メモリ装置の課題＞
ここでは、本開示の実施形態について説明する前に、メモリ装置における課題について述べる。

図１０は、比較例に係るメモリ装置の構成を示す概略的なレイアウト図である。なお、図１０には、直交するＸ方向、Ｙ方向を示している。図１０は、Ｘ方向およびＹ方向に垂直な方向に視た平面視での図である。図１０に示すメモリ装置は、メモリアレイ１００と、Ｘデコーダ２００と、Ｙデコーダ３００と、を備える。

メモリアレイ１００は不揮発性メモリであり、一例としてＥＥＰＲＯＭとして構成される。メモリアレイ１００は、第１メモリアレイ１００Ａ（ＳＡ０）と、第２メモリアレイ１００Ｂ（ＳＡ１）と、を有する。第１メモリアレイ１００Ａと、第２メモリアレイ１００Ｂは、Ｘ方向に並んで配置される。第１メモリアレイ１００Ａと第２メモリアレイ１００Ｂのそれぞれは、Ｘ方向およびＹ方向にマトリクス状に配置される図示しないメモリセルから構成される。メモリセルには、１ビットのデータを記憶可能である。

第１メモリアレイ１００Ａは、１アドレス分のメモリセルから構成される第１メモリエリアＭＡ０を有する。第２メモリアレイ１００Ｂは、１アドレス分のメモリセルから構成される第２メモリエリアＭＡ１を有する。第１、第２メモリエリアＭＡ０，ＭＡ１は、それぞれ第１、第２メモリアレイ１００Ａ，１００Ｂそれぞれにおいてマトリクス状に配置される。

第１メモリエリアＭＡ０と第２メモリエリアＭＡ１は、同じ１アドレスに対してペアとして構成される。第１、第２メモリエリアＭＡ０，ＭＡ１のそれぞれは、Ｘ方向に並ぶ所定ビット数分のメモリセルから構成され、ここでは一例として８ビット分のメモリセル（すなわち、８個のメモリセル）から構成される。また、第１、第２メモリエリアＭＡ０，ＭＡ１のそれぞれには、所定ビット数分のメモリセルを選択するためのバイトセレクトトランジスタが設けられる。

第１メモリエリアＭＡ０における１ビット分のメモリセルと、第２メモリアレイＭＡ１における１ビット分のメモリセルは、ペアとして構成され、同時に書き込み（データライト）および読み出し（データリード）およびが行われる。上記ペアであるメモリセルには、同じデータ（０または１）が書き込まれる。従って、偶発的に一方のメモリセルにおいてデータ化け（１→０）が生じても、読み出したデータをＯＲ回路に入力することでデータ補正が可能となる。このような２つのメモリセルで実質的に１ビットのデータを記憶するダブルセル方式を採用することで、メモリセルの信頼性を向上させている。

Ｘデコーダ２００およびＹデコーダ３００は、メモリアレイ１００の周辺に配置されるセル周辺回路である。Ｙデコーダ３００は、第１メモリアレイ１００Ａに対応して設けられる第１Ｙデコーダ３００Ａ（ＹＰＩＴ０）と、第２メモリアレイ１００Ｂに対応して設けられる第２Ｙデコーダ３００Ｂ（ＹＰＩＴ１）と、を有する。第１、第２Ｙデコーダ３００Ａ，３００Ｂは、Ｘ方向に並んで配置され、それぞれ第１、第２メモリアレイ１００Ａ，１００ＢとＹ方向に並んで配置される。

Ｘデコーダ２００から引き出されてＸ方向に延びるアドレス選択線であるワードライン（図示せず）は、メモリアレイ１００をＸ方向に横断する。第１、第２Ｙデコーダ３００Ａ，３００Ｂから引き出されてＹ方向に延びるアドレス選択線であるビットライン（図示せず）は、メモリアレイ１００をＹ方向に横断する。

Ｘデコーダ２００は、Ｘ方向のアドレス信号をデコードし、ワードラインを選択する。Ｙデコーダ３００は、Ｙ方向のアドレス信号をデコードし、ビットラインを選択する。Ｘデコーダ２００と第１Ｙデコーダ３００Ａにより第１メモリエリアＭＡ０が選択され、Ｘデコーダ２００と第２Ｙデコーダ３００Ｂにより第２メモリエリアＭＡ１が選択される。ペアである第１メモリエリアＭＡ０と第２メモリエリアＭＡ１は、同時に選択されて書き込みおよび読み出しが行われる。

データリード時には、選択されたメモリセルからセンスアンプを用いてデータが読み出される。なお、センスアンプは、図示しないセンスアンプエリアに配置され、第１、第２メモリエリアＭＡ０，ＭＡ１におけるメモリセルのビット数と同じ個数だけ設けられる（すなわち、８ビットであれば８個のセンスアンプ）。

また、データライト時には、選択されたメモリセルに高電圧が印加されることで書き込み（ライト処理）が行われる。なお、高電圧の印加は、図示しないチャージポンプにより行われる。

図１１は、比較例に係るメモリ装置におけるメモリアドレスマップを示す図である。図１１に示すように、第１メモリアレイ１００Ａ（ＳＡ０）においては、１アドレス分の第１メモリエリアＭＡ０がＹ方向にワードラインの数（ＷＬ_０～ＷＬ_６３）、Ｘ方向にカラムの個数（０～３１）だけマトリクス状に配置される。カラムは、Ｙ方向に延びる１列分の領域である。同様に、第２メモリアレイ１００Ｂ（ＳＡ１）においては、１アドレス分の第２メモリエリアＭＡ１がＹ方向にワードラインの数（ＷＬ_０～ＷＬ_６３）、Ｘ方向にカラムの個数（３２～６３）だけマトリクス状に配置される。従って、図１１の例では、第１、第２メモリアレイ１００Ａ，１００Ｂそれぞれのデータ容量は、８ビット×６４×３２＝１６Ｋビットとなる。先述したように、同じアドレス（図１１では例えば０００）の第１、第２メモリエリアＭＡ０，ＭＡ１がペアとして構成され、同時にアクセスされて書き込みおよび読み出しが行われる。

ここで、図１２は、１アドレス分の第１、第２メモリエリアＭＡ０，ＭＡ１におけるレイアウトを示す概略平面図である。図１２に示すように、１アドレス分の第１、第２メモリエリアＭＡ０，ＭＡ１は、所定ビット数（図１２では８ビット）分のメモリセルが配置されるセル領域ＭＳと、バイトセレクトトランジスタＢＳを有する。１アドレス分の第１、第２メモリエリアＭＡ０，ＭＡ１において、バイトセレクトトランジスタＢＳが占める割合が例えば３０％と比較的大きく、ダブルセル方式ではシングルセル方式に比べてバイトセレクトトランジスタを設けるバイトセレクトトランジスタＢＳが２倍必要となり、メモリアレイ１００の面積が大きくなる。

また、図１３は、比較例に係るメモリ装置におけるＹデコーダ内のラッチ回路とビットラインを概略的に示す平面図である。Ｙ方向に延びるビットラインＢＬは、１つのカラムにおいて、第１、第２メモリエリアＭＡ０，ＭＡ１の所定ビット数に対応する個数（例えば８ビットであれば８本）だけ設けられる。図１１の例では、第１、第２メモリアレイ１００Ａ，１００Ｂそれぞれにおいてカラムが３２個であるので、それぞれにおいて８本×３２＝２５６本のビットラインＢＬが設けられる。

また、図１３に示すように、ビットラインＢＬごとに第１、第２Ｙデコーダ３００Ａ，３００Ｂにおいてラッチ回路ＬＴが設けられる。ラッチ回路ＬＴは、書き込み用のライトデータをラッチするための回路である。すなわち、ラッチ回路ＬＴは、ビットラインＢＬの本数と同じだけ設けられる。図１１の例では、第１、第２Ｙデコーダ３００Ａ，３００Ｂそれぞれにおいて２５６個のラッチ回路ＬＴが設けられる。ラッチ回路ＬＴの個数は、ラッチ回路ＬＴを含むページバッファの個数となる。これにより、シングルセル方式に比べて２倍の個数のページバッファが必要となり、Ｙデコーダ３００の面積が大きくなる。

＜２．メモリアレイの改善＞
上記のような比較例における課題に鑑み、以下説明する本開示の実施形態が実施される。図１は、比較例に係るメモリ装置ＭＤＶ１０と、本開示の例示的な実施形態に係るメモリ装置ＭＤＶ１それぞれのレイアウトを示す概略平面図である。

図１に示すメモリ装置ＭＤＶ１０は、先述した図１０に示した比較例に係るメモリ装置とはカラム数およびワードライン数が異なるが、設計思想は同様のダブルセル方式で構成される。すなわち、メモリ装置ＭＤＶ１０においては、同じアドレスでペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１は、それぞれＸ方向に分離した領域である第１、第２メモリアレイ１００Ａ，１００Ｂに設けられる。

これに対して、本開示に係るメモリ装置ＭＤＶ１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、を備える。メモリアレイ１０においては、同一のカラムＣＬＭにおいて同じアドレスでペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１がＸ方向に隣接して配置される。これにより、メモリ装置ＭＤＶ１０ではペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１それぞれにバイトセレクトトランジスタが必要であるが、メモリ装置ＭＤＶ１であれば、ペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１に対してバイトセレクトトランジスタは１つで済むことになる。従って、メモリ装置ＭＤＶ１では、バイトセレクトトランジスタを削減できるので、その分だけメモリアレイ１０の面積を縮小できる。例えば、メモリアレイ１０の面積はメモリアレイ１００の面積に対して２０％削減できる。従って、ダブルセル方式を採用しつつもメモリアレイの面積を縮小できる。

図２は、本開示に係るメモリ装置ＭＤＶ１におけるメモリアドレスマップの一例を示す図である。図２に示すように、同一のカラム（ＣＯＬ_０～ＣＯＬ_１５）において、同じアドレスでペアとなる第１メモリエリアＭＡ０（ＳＡ０）と第２メモリエリアＭＡ１（ＳＡ１）がＸ方向に隣接して配置される。例えば、カラムＣＯＬ_０において同じアドレス００００ｈの第１、第２メモリエリアＭＡ０，ＭＡ１が配置される。また、第１、第２メモリエリアＭＡ０，ＭＡ１のペアは、Ｙ方向にワードライン（ＷＬ_０～ＷＬ_１２７）の数だけ配置される。

図２の下方に示すように、ペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１それぞれには、所定ビット数（ここでは８ビット）のメモリセルが配置される。図２の例では、上記所定ビット数＝８ビット、カラム数＝１６、ワードライン数＝１２８であるので、メモリアレイ１０のデータ容量は、８ビット×２×１６×１２８＝３２Ｋビットとなる。ただし、ダブルセル方式であるので、実質的なデータ容量は１６Ｋビットとなる。

図２に示すように、第１メモリエリアＭＡ０（ＳＡ０）における各ビットｂ０～ｂ７のメモリセルは、第２メモリエリアＭＡ１（ＳＡ１）における各ビットｂ８～ｂ１５のメモリセルと１対１でペアとなる。図２では、ペアとなるビットｂ０とｂ８のメモリセルの間には、ｂ１～ｂ７のメモリセルが配置されるため、ペアとなるビットｂ０とｂ８のメモリセルはＸ方向に隣接しない。ペアとなるビットｂ１とｂ９からｂ７とｂ１５も同様にＸ方向に隣接しない。これにより、メモリセルの干渉によるデータ同時化け（１→０）を抑制することができる。データ同時化けが生じると、ＯＲ回路では補正できないため、データ同時化けは回避することが望ましい。なお、図２に示す構成では、第１メモリエリアＭＡ０におけるすべてのメモリセル（ｂ０～ｂ７）がＸ方向に順次隣接し、第２メモリエリアＭＡ１におけるすべてのメモリセル（ｂ８～ｂ１５）がＸ方向に順次隣接する。このような構成によれば、ペアとなるメモリセル間をなるべく離すことができる。

なお、図２に示した例に限らず、例えばｂ０，ｂ１に隣接させてｂ８，ｂ９を配置し、ｂ８，ｂ９に隣接させてｂ２，ｂ３を配置するなど、第１メモリエリアＭＡ０の一部領域と第２メモリエリアＭＡ１の一部領域を交互にＸ方向に配置してもよい。これによっても、ペアとなるメモリセルがＸ方向に隣接することがない。また、本実施形態は、ペアとなるメモリセルがＸ方向に隣接する形態を排除するものではない。

また、図２においてワードラインＴＲＩＭ_ＷＬに対応する１６個のカラム分の領域は、通常使用される領域（ＷＬ_０～ＷＬ_１２７）とは別の特別なメモリ領域である。当該メモリ領域には、例えばデバイス特定データ（製造者コードなど）、アナログ値補正用のトリミングデータ、および出荷時の履歴情報などが格納される。

＜３．Ｙデコーダの改善＞
図３は、本開示に係るメモリ装置ＭＤＶ１におけるＹデコーダ３０内のラッチ回路３４およびビットラインＢＬ０，ＢＬ１の構成を示す概略平面図である。

図３に示すように本実施形態では、第１、第２メモリエリアＭＡ０，ＭＡ１におけるペアとなるメモリセルにそれぞれ接続される第１、第２ビットラインＢＬ０，ＢＬ１が共通の１つのラッチ回路３４に接続される。これにより、比較例においてはペアとなるメモリセルそれぞれにラッチ回路を含むページバッファが必要であったのが、１つのページバッファに共通化されるため、Ｙデコーダ３０の面積を縮小できる。

図４は、本開示に係るメモリ装置ＭＤＶ１におけるデータライトに関する構成を示す図である。なお、図４には、メモリアレイ１０の一部構成も図示される。メモリアレイ１０は、ペアとなる第１、第２メモリエリアＭＡ０，ＭＡ１を有する。第１メモリエリアＭＡ０は、所定ビット数（例えば８ビット）のメモリセルＭＣ０を有する。メモリセルＭＣ０は、選択トランジスタＳＴ０と、メモリトランジスタＭＴ０とから構成される。

メモリトランジスタＭＴ０は、コントロールゲートと、フローティングゲートを有する。選択トランジスタＳＴ０の第１端は、ビットラインＢＬ０に接続される。選択トランジスタＳＴ０の第２端は、メモリトランジスタＭＴ０の第１端に接続される。１本のビットラインＢＬ０には、ワードラインＷＬの本数と同じ個数のメモリセルＭＣ０が接続される。

第２メモリエリアＭＡ１は、所定ビット数（例えば８ビット）のメモリセルＭＣ１を有する。メモリセルＭＣ１は、選択トランジスタＳＴ１と、メモリトランジスタＭＴ１とから構成される。

メモリトランジスタＭＴ１は、コントロールゲートと、フローティングゲートを有する。選択トランジスタＳＴ１の第１端は、ビットラインＢＬ１に接続される。選択トランジスタＳＴ１の第２端は、メモリトランジスタＭＴ１の第１端に接続される。１本のビットラインＢＬ１には、ワードラインＷＬの本数と同じ個数のメモリセルＭＣ１が接続される。

１本のワードラインＷＬは、Ｘ方向に並ぶ選択トランジスタＳＴ０，ＳＴ１の各制御端（リードゲート）に接続される。

メモリアレイ１０には、バイトセレクトトランジスタＢＳが設けられる。バイトセレクトトランジスタＢＳは、第１、第２メモリエリアＭＡ０，ＭＡ１のペアごとに設けられる。メモリアレイ１０においては、Ｙ方向に延びる選択ラインＳＬが横断する。１本の選択ラインＳＬは、Ｙ方向に並ぶバイトセレクトトランジスタＢＳの各第１端に接続される。１つのバイトセレクトトランジスタＢＳの第２端は、第１、第２メモリエリアＭＡ０，ＭＡ１のペアに含まれるメモリトランジスタＭＴ０，ＭＴ１の各コントロールゲートに接続される。すなわち、上記所定ビット数が８ビットであれば、１つのバイトセレクトトランジスタＢＳは、８＋８＝１６個のメモリトランジスタに接続される。バイトセレクトトランジスタＢＳの制御端は、ワードラインＷＬに接続される。

メモリセルＭＣ０，ＭＣ１には、イレース（消去）処理およびライト（書き込み）処理を行うことができる。イレース処理時には、選択されたワードラインＷＬに高電圧（例えば１７Ｖ）が印加されることで対応する選択トランジスタＳＴ０，ＳＴ１がオン状態とされる。また、選択されたワードラインＷＬに対応するバイトセレクトトランジスタＢＳがオン状態とされ、選択ラインＳＬを介して対応するメモリトランジスタＭＴ０，ＭＴ１のコントロールゲートに高電圧（例えば１７Ｖ）が印加される。また、選択されたビットラインＢＬ０，ＢＬ１を介して上記対応するメモリトランジスタＭＴ０，ＭＴ１の第１端に０Ｖが印加される。これにより、メモリトランジスタＭＴ０，ＭＴ１のフローティングゲートに電子が注入され、データ“１”が書き込まれた状態となる。

一方、ライト処理時には、選択されたワードラインＷＬに高電圧（例えば１７Ｖ）が印加されることで対応する選択トランジスタＳＴ０，ＳＴ１がオン状態とされる。また、選択されたワードラインＷＬに対応するバイトセレクトトランジスタＢＳがオン状態とされ、選択ラインＳＬを介して対応するメモリトランジスタＭＴ０，ＭＴ１のコントロールゲートに０Ｖが印加される。また、選択されたビットラインＢＬ０，ＢＬ１を介して上記対応するメモリトランジスタＭＴ０，ＭＴ１の第１端に高電圧（例えば１４Ｖ）が印加される。これにより、メモリトランジスタＭＴ０，ＭＴ１のフローティングゲートから電子が引き抜かれ、データ“０”が書き込まれた状態となる。ビットラインＢＬ０，ＢＬ１を介してメモリトランジスタＭＴ０，ＭＴ１に高電圧を印加するために、チャージポンプ（図４で不図示）が用いられる。

バイトセレクトトランジスタＢＳを介してメモリトランジスタＭＴ０，ＭＴ１のコントロールゲートに電圧を印加する制御は、選択ラインＳＬに接続されるカラムラッチ部３９により行われる。カラムラッチ部３９は、Ｙデコーダ３０に設けられる。

ここで、図５に、カラムラッチ部３９の回路構成を示す。カラムラッチ部３９は、デプレッション型のＮＭＯＳトランジスタ３９１と、ラッチ部３９２と、スイッチ３９３，３９４と、を有する。ＮＭＯＳトランジスタ３９１のドレインは、ＰＭＯＳトランジスタＨＶ_ＰＭのドレインに接続される。ＰＭＯＳトランジスタＨＶ_ＰＭのソースは、図示しないチャージポンプから出力されるチャージポンプ出力電圧ＣＰｏｕｔの印加端に接続される。また、ＮＭＯＳトランジスタ３９１のドレインは、リード用電圧源ＶＲＤの出力端に接続される。ラッチ部３９２は、インバータ３９２Ａ，３９２Ｂを有する。インバータ３９２Ａの出力端は、ＮＭＯＳトランジスタ３９１のゲートに接続される。インバータ３９２Ｂの入力端は、インバータ３９２Ａの出力端に接続される。インバータ３９２Ｂの出力端は、インバータ３９２Ａの入力端に接続される。スイッチ３９３の第１端は、インバータ３９２Ｂの出力端に接続される。スイッチ３９３の第２端は、接地電位の印加端に接続される。スイッチ３９４の第１端は、ＮＭＯＳトランジスタ３９１のゲートに接続される。スイッチ３９４の第２端は、接地電位の印加端に接続される。スイッチ３９３は、Ｙ線選択信号ＹＤＥＣによりオンオフを制御される。スイッチ３９４は、リセット信号ＲＳＴによりオンオフを制御される。

ここで、カラムラッチ部３９におけるデータリード時における動作について説明する。データリード時には、スイッチ３９３はオン状態、スイッチ３９４はオフ状態とされることで、ラッチ部３９２の出力（ＮＭＯＳトランジスタ３９１のゲート電圧）はハイレベルとされ、ＮＭＯＳトランジスタ３９１がオン状態とされる。このとき、ＰＭＯＳトランジスタＨＶ_ＰＭはオフ状態であり、リード用電圧源ＶＲＤから読み出し用の所定電圧（例えば１．４Ｖ）が出力される。これにより、選択ラインＳＬに上記所定電圧が印加される。すなわち、カラムラッチ部３９により、選択ラインＳＬに読み出し用の所定電圧（例えば１．４Ｖ）を印加することで、カラムを選択することができる。なお、カラムラッチ部３９におけるデータライト時の動作については後述する。

次に、図４に戻り、メモリ装置ＭＤＶ１におけるデータライトに関する構成について説明する。メモリ装置ＭＤＶ１においては、Ｙデコーダ３０は、ページバッファ３２を有する。ページバッファ３２は、データラッチ回路３４と、ＰＭＯＳトランジスタ３３Ａと、ＰＭＯＳトランジスタ３３Ｂと、ＮＭＯＳトランジスタ３５と、を有する。

ライトデータラインＤＬ_ＷＲの一端は、ＮＭＯＳトランジスタ３５の第１端に接続される。ＮＭＯＳトランジスタ３５の第２端は、データラッチ回路３４に接続される。データラッチ回路３４は、インバータ３４Ａ，３４Ｂを有する。インバータ３４Ａ
の入力端とインバータ３４Ｂの出力端が接続され、インバータ３４Ａの出力端とインバータ３４Ｂの入力端が接続される。

ＮＭＯＳトランジスタ３５は、ライトデータセットイネーブル信号ＥＮによってオンオフを制御される。ライトデータセットイネーブル信号ＥＮがハイレベルの場合に、ＮＭＯＳトランジスタ３５がオン状態とされる。このとき、ライトデータラインＤＬ_ＷＲに入力されるライトデータ信号ＳＷＲがデータラッチ回路３４に印加されるため、ライトデータ信号ＳＷＲによるデータがセットされる。ＮＭＯＳトランジスタ３５がオフ状態に切り替わっても、データラッチ回路３４によりデータはラッチされる。

データラッチ回路３４は、ＰＭＯＳトランジスタ３３Ａ，３３Ｂの各ゲートに接続される。ローレベルのデータがラッチされた場合、ＰＭＯＳトランジスタ３３Ａ，３３Ｂは、オン状態とされる。一方、ハイレベルのデータがラッチされた場合、ＰＭＯＳトランジスタ３３Ａ，３３Ｂは、オフ状態とされる。

メモリ装置ＭＤＶ１においては、高電圧パルス生成部３１が設けられる。高電圧パルス生成部３１は、後述するライト処理時に高電圧パルスを出力する回路である。高電圧パルス生成部３１の出力端はＰＭＯＳトランジスタ３３Ａ，３３Ｂの第１端に接続される。ＰＭＯＳトランジスタ３３Ａ，３３Ｂの第２端は、それぞれビットラインＢＬ０，ＢＬ１に接続される。

図示しないチャージポンプから出力されるチャージポンプ出力電圧ＣＰｏｕｔは、２段のＮＭＯＳトランジスタＮＭ１により降圧され、降圧電圧ＶＰＰＭＶとされる。降圧電圧ＶＰＰＭＶは、高電圧パルス生成部３１に供給される。

ここで、図６は、データライト時における各信号の波形を模式的に示すタイミングチャートである。図６においては、上段から順に、チャージポンプ出力電圧ＣＰｏｕｔ、選択されたワードラインＷＬの電圧、選択された選択ラインＳＬの電圧、降圧電圧ＶＰＰＭＶ、高電圧パルス生成部３１から出力される高電圧出力電圧ＶＰＰ_ＷＴ、メモリセルにデータ“０”を書き込む場合のビットラインＢＬ０，ＢＬ１の電圧、およびメモリセルにデータ“１”を書き込む場合のビットラインＢＬ０，ＢＬ１の電圧をそれぞれ示す。また、図６においては、一例としてチャージポンプにより生成される高電圧＝１７Ｖであるとしている。

データライト時には、イレース処理とライト処理が続けて実施される。イレース処理においては、チャージポンプ出力電圧ＣＰｏｕｔが電源電圧Ｖｃｃから１７Ｖまで上昇する。このとき、降圧電圧ＶＰＰＭＶは、１７Ｖから２段のＮＭＯＳトランジスタＮＭ１により例えば３Ｖ降圧され、１４Ｖとなる。高電圧パルス生成部３１は、０Ｖの高電圧出力電圧ＶＰＰ_ＷＴ_Ａ，ＶＰＰ_ＷＴ_Ｂを出力する。

このとき、データラッチ回路３４によりローレベルのデータがラッチされているため、ＰＭＯＳトランジスタ３３Ａ，３３Ｂはオン状態とされ、ビットラインＢＬ０,ＢＬ１には０Ｖが印加される。このとき、カラムラッチ部３９（図５）においてＮＭＯＳトランジスタ３９１がオン状態とされ、ＰＭＯＳトランジスタＨＶ_ＰＭがオン状態とされるため、選択された選択ラインＳＬに１７Ｖが印加される。これにより、ライト対象のメモリセルＭＣ０，ＭＣ１において選択トランジスタＳＴ０，ＳＴ１はオン状態とされ、メモリトランジスタＭＴ０，ＭＴ１のコントロールゲートには高電圧（ここでは１７Ｖ）が印加される。従って、ライト対象のメモリセルＭＣ０，ＭＣ１におけるメモリトランジスタＭＴ０，ＭＴ１のフローティングゲートに電子が注入され、メモリトランジスタＭＴ０，ＭＴ１はイレース状態とされる。

イレース処理の後、ライト処理においては、チャージポンプ出力電圧ＣＰｏｕｔが再び電源電圧Ｖｃｃから１７Ｖまで上昇する。このとき、降圧電圧ＶＰＰＭＶは、１４Ｖとなる。高電圧パルス生成部３１は、１４Ｖの高電圧出力電圧ＶＰＰ_ＷＴを出力する。すなわち、ライト処理において高電圧パルスが生成される。

このとき、ライト対象のメモリセルにデータ“０”を書き込む場合には、データラッチ回路３４によりローレベルのデータがラッチされているため、ＰＭＯＳトランジスタ３３Ａ，３３Ｂはオン状態とされ、ビットラインＢＬ０,ＢＬ１には１４Ｖが印加される。このとき、選択ラインＳＬには、選択ラインＳＬを接地電位とするためのスイッチＳＬＤＩＳ（図５）が接続されており、スイッチＳＬＤＩＳがオン状態（ＮＭＯＳトランジスタ３９１およびＰＭＯＳトランジスタＨＶ_ＰＭはともにオフ状態）とされることで、選択された選択ラインＳＬには、０Ｖが印加される。これにより、ライト対象のメモリセルＭＣ０，ＭＣ１において選択トランジスタＳＴ０，ＳＴ１はオン状態とされ、メモリトランジスタＭＴ０，ＭＴ１のコントロールゲートには０Ｖが印加される。従って、ライト対象のメモリセルＭＣ０，ＭＣ１におけるメモリトランジスタＭＴ０，ＭＴ１のフローティングゲートから電子が引き抜かれ、メモリトランジスタＭＴ０，ＭＴ１は書き込み状態（“０”）とされる。

一方、ライト対象のメモリセルにデータ“１”を書き込む場合には、データラッチ回路３２によりハイレベルのデータがラッチされているため、ＰＭＯＳトランジスタ３３Ａ，３３Ｂはオフ状態とされ、ビットラインＢＬ０,ＢＬ１はオープンとされる。従って、ライト対象のメモリセルＭＣ０，ＭＣ１におけるメモリトランジスタＭＴ０，ＭＴ１のフローティングゲートから電子は引き抜かれず、メモリトランジスタＭＴ０，ＭＴ１はイレース状態（“１”）を維持される。

また、メモリ装置ＭＤＶ１においては、Ｙデコーダ３０は、クランプ回路３６を有する。クランプ回路３６は、ＮＭＯＳトランジスタ３７Ａ，３７ＢおよびＮＭＯＳトランジスタ３８Ａ，３８Ｂを有する。ＮＭＯＳトランジスタ３７Ａの第１端には、クランプ用電圧ＶＮが印加される。ＮＭＯＳトランジスタ３７Ａのゲートには、データラッチ回路３４が接続される。ＮＭＯＳトランジスタ３７Ａの第２端は、ＮＭＯＳトランジスタ３８Ａの第１端に接続される。ＮＭＯＳトランジスタ３８Ａの第２端は、ＰＭＯＳトランジスタ３３Ａの第２端に接続される。ＮＭＯＳトランジスタ３７Ｂの第１端には、クランプ用電圧ＶＮが印加される。ＮＭＯＳトランジスタ３７Ｂのゲートには、データラッチ回路３４が接続される。ＮＭＯＳトランジスタ３７Ｂの第２端は、ＮＭＯＳトランジスタ３８Ｂの第１端に接続される。ＮＭＯＳトランジスタ３８Ｂの第２端は、ＰＭＯＳトランジスタ３３Ｂの第２端に接続される。

ライト対象のメモリセルにデータ“１”を書き込む場合、ライト処理時にデータラッチ回路３４によりハイレベルのデータがラッチされており、ＰＭＯＳトランジスタ３３Ａ，３３Ｂはオフ状態である。このとき、ＮＭＯＳトランジスタ３７Ａ，３７Ｂはオン状態とされ、高電圧出力電圧ＶＰＰ_ＷＴが高電圧（１４Ｖ）になったときにＮＭＯＳトランジスタ３８Ａ，３８Ｂがオン状態となり、ビットラインＢＬ０，ＢＬ１にクランプ用電圧ＶＮが印加される。これにより、ビットラインＢＬ０，ＢＬ１に隣接するビットラインに高電圧が印加される場合に、ビットラインＢＬ０，ＢＬ１の電圧をクランプ用電圧ＶＮ以下にクランプすることができ、ビットラインＢＬ０，ＢＬ１の電圧上昇を抑制できる。

このように、本実施形態では、高電圧出力電圧ＶＰＰ_ＷＴを出力するためのＰＭＯＳトランジスタ３３Ａ，３３ＢをビットラインＢＬ０，ＢＬ１に対応して設け、出力を２系統化している。これにより、比較例に係るメモリ装置ＭＤＶ１０では、１系統の出力のページバッファをメモリセルＭＣ０，ＭＣ１それぞれについて設けていたのが、本実施形態では、１つのページバッファ３２に共通化できるので、Ｙデコーダ３０の面積を縮小できる。図１においては、Ｙデコーダ３０の面積は、比較例におけるＹデコーダ３００の面積に対してほぼ半減できている。

＜４．リード処理の構成＞
図７は、本開示に係るメモリ装置ＭＤＶ１におけるデータリードに関する構成を示す図である。なお、図７におけるメモリアレイ１０に関する構成およびカラムラッチ部３９については、先述した図４と同様であるので詳述は省く。

本実施形態に係るメモリ装置ＭＤＶ１では、第１メモリエリアＭＡ０からデータを読み出すための第１センスアンプ領域４０と、第２メモリエリアＭＡ１からデータを読み出すための第２センスアンプ領域４１と、が設けられる。センスアンプは、メモリセルに電流が流れないことによりメモリトランジスタに“１”が書き込まれていることを検出し、メモリセルに電流が流れることによりメモリトランジスタに“０”が書き込まれていることを検出する。

第１センスアンプ領域４０には、第１メモリエリアＭＡ０における所定ビット数のメモリセルＭＣ０に対応した個数のセンスアンプＳＡＰ０が設けられ、第２センスアンプ領域４１には、第２メモリエリアＭＡ１における所定ビット数のメモリセルＭＣ１に対応した個数のセンスアンプＳＡＰ１が設けられる。上記所定ビット数が８ビットである場合、それぞれ８個のセンスアンプＳＡＰ０，ＳＡＰ１が設けられる。

第１メモリエリアＭＡ０における各メモリセルＭＣ０に接続される各ビットラインＢＬ０は、各Ｙ線選択スイッチＹＳ０および各リードデータラインＤＬ_ＲＤ０を介して、第１センスアンプ領域４０における各センスアンプＳＡＰ０に接続される。第２メモリエリアＭＡ１における各メモリセルＭＣ１に接続される各ビットラインＢＬ１は、各Ｙ線選択スイッチＹＳ１および各リードデータラインＤＬ_ＲＤ１を介して、第２センスアンプ領域４１における各センスアンプＳＡＰ１に接続される。なお、Ｙ線選択スイッチＹＳ０，ＹＳ１は、Ｙ線選択信号ＹＤＥＣによってオンオフ制御される。

ペアとなるメモリセルＭＣ０，ＭＣ１に対応したセンスアンプＳＡＰ０，ＳＡＰ１の各出力端は、ＯＲ回路５の各入力端に接続される。ＯＲ回路５は、上記所定ビット数に対応した個数（例えば８個）だけ設けられる。ここで、図８に示す真理値表では、ペアであるメモリセルＭＣ０，ＭＣ１に書き込まれたデータ（ＳＡ０，ＳＡ１）と、ＯＲ回路５の出力ＯＲとの関係を示す。このように、メモリセルＭＣ０，ＭＣ１に書き込まれたデータがいずれも０である場合、出力ＯＲは０になり、いずれも１である場合、出力ＯＲは１となる。そして、偶発的にメモリセルＭＣ０，ＭＣ１に書き込まれたデータの一方にデータ化け（１→０）が生じた場合は、出力ＯＲは１となり、データ補正できる。このように、ダブルセル方式によってメモリセルの信頼性が向上される。

また、ペアとなるメモリセルＭＣ０，ＭＣ１に対応したセンスアンプＳＡＰ０，ＳＡＰ１の各出力端は、ＸＯＲ回路６の各入力端にも接続される。ＸＯＲ回路６は、上記所定ビット数に対応した個数（例えば８個）だけ設けられる。図８に示す真理値表では、ペアであるメモリセルＭＣ０，ＭＣ１に書き込まれたデータ（ＳＡ０，ＳＡ１）と、ＸＯＲ回路６の出力ＸＯＲとの関係を示す。このように、メモリセルＭＣ０，ＭＣ１に書き込まれたデータがいずれも０または１で一致する場合、出力ＸＯＲは０となる。一方、メモリセルＭＣ０，ＭＣ１に書き込まれたデータの一方にデータ化けが生じて、データが一致しない場合、出力ＸＯＲは１となる。従って、ダブルセル方式においてデータ補正のみならず、データ化けの検出を行うことができる。これにより、メモリセルＭＣ０，ＭＣ１それぞれについて書き込みおよび読み出しを行ってテストする必要がなくなり、テスト時間を短縮できる。

ＸＯＲ回路６の出力は、出力制御回路７を介して外部端子Ｔ１からエラー信号ＥＲＲとして出力することができる。ＸＯＲ回路６の出力の論理レベルは、エラー信号ＥＲＲの論理レベルにそのまま反映される。これにより、データ化けのエラーを外部に通知できる。

また、ＸＯＲ回路６の出力は、ラッチ回路８に入力される。ラッチ回路８は、ＸＯＲ回路６の出力が０から１へ変化した場合、すなわちエラーが検出された場合に、例えばローレベルからハイレベルへラッチさせたラッチ信号ＳＬＣを出力する。ラッチ以降は、ＸＯＲ回路６の出力によらずにラッチ信号ＳＬＣのレベルが維持される。ラッチ回路８の出力は、出力制御回路９を介してエラー検出ラッチ信号ＥＲＬとして外部端子Ｔ２から出力される。ラッチ信号ＳＬＣのラッチは、エラー検出ラッチ信号ＥＲＬのラッチに反映される。

ここで、図９は、アドレスをクロックごとに変化させながらデータを読み出す連続リードにおける動作例を示す。図９において、上段から順に、クロック信号ＳＣＫ、センスアンプＳＡＰ０，ＳＡＰ１それぞれの出力、ＯＲ回路５の出力、エラー信号ＥＲＲ、およびエラー検出ラッチ信号ＥＲＬを示す。

図９において破線枠で示すように、センスアンプＳＡＰ０，ＳＡＰ１で読み出されたデータに不一致が生じると、ＯＲ回路５の出力は１となってデータ補正される。一方、ＸＯＲ回路６の出力は１となり、エラー信号ＥＲＲが１となり、データ化けがエラー検出される。このとき、ラッチ信号ＳＬＣがローレベルからハイレベルに変化してラッチされるので、エラー検出ラッチ信号ＥＲＬもローレベルからハイレベルに変化してラッチされる。これにより、トレーサビリティが向上される。

また、ラッチ信号ＳＬＣがラッチされた場合に、メモリアレイ１０における図２に示した特別なメモリ領域（ＴＲＩＭ_ＷＬ）に異常が発生した旨のデータを書き込む。これによっても、トレーサビリティが向上される。

＜５．その他＞
なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

＜６．付記＞
以上の通り、例えば、本開示に係るメモリ装置（ＭＤＶ１）は、
ワードライン（ＷＬ）が延びる方向をＸ方向、前記Ｘ方向に直交する方向をＹ方向として、前記Ｘ方向および前記Ｙ方向にメモリセル（ＭＣ０，ＭＣ１）がマトリクス状に配置されるように構成されるメモリアレイ（１０）を備え、
前記メモリアレイは、
前記Ｙ方向に延びる同一カラム（ＣＬＭ）において前記Ｘ方向に沿って配置される第１所定ビット数の第１メモリエリア（ＭＡ０）および第２所定ビット数の第２メモリエリア（ＭＡ１）と、
前記第１メモリエリアと前記第２メモリエリアを選択するために共通に設けられるバイトセレクトトランジスタ（ＢＳ）と、
を有し、
前記第１所定ビット数と前記第２所定ビット数は等しく、
前記第１メモリエリアと前記第２メモリエリアは、アドレスが同じであり、
前記第１メモリエリアと前記第２メモリエリアとでペアとなるメモリセル（ＭＣ０，ＭＣ１）は、同じビットデータが書き込まれるように構成される（第１の構成）。

また、上記第１の構成において、前記ペアとなるメモリセルの前記Ｘ方向の間には、他のメモリセルが配置される構成としてもよい（第２の構成）。

また、上記第２の構成において、前記第１メモリエリア（ＭＡ０）におけるすべてのメモリセルが前記Ｘ方向に順次隣接し、前記第２メモリエリア（ＭＡ１）におけるすべてのメモリセルが前記Ｘ方向に順次隣接する構成としてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、ライトデータをラッチするように構成されるラッチ回路（３４）と、
前記ラッチ回路に接続される制御端と、高電圧が印加可能に構成される第１端と、を含む第１、第２制御トランジスタ（３３Ａ,３３Ｂ）と、
を有するページバッファ（３２）を備え、
前記ペアとなるメモリセルのそれぞれに接続される第１、第２ビットライン（ＢＬ０，ＢＬ１）は、それぞれ前記第１、第２制御トランジスタの各第２端に接続される構成としてもよい（第４の構成）。

また、上記第１から第４のいずれかの構成において、前記ペアとなるメモリセルのそれぞれからデータを読み出すように構成される第１、第２読み出し部（ＳＡＰ０，ＳＡＰ１）と、
前記第１、第２読み出し部の各出力が入力されるように構成されるＯＲ回路（５）と、
を備える構成としてもよい（第５の構成）。

また、上記第５の構成において、前記第１、第２読み出し部の各出力が入力されるように構成されるＸＯＲ回路（６）を備える構成としてもよい（第６の構成）。

また、上記第６の構成において、前記ＸＯＲ回路の出力に基づいたエラー信号（ＥＲＲ）を外部出力するように構成される第１外部端子（Ｔ１）を備え、前記ＸＯＲ回路の出力の論理レベルは、前記エラー信号の論理レベルにそのまま反映される構成としてもよい（第７の構成）。

また、上記第６の構成において、クロックごとにアドレスを変化させてリード処理を行う連続リードが可能であって、
前記ＸＯＲ回路の出力が０から１へ変化した場合に、レベルを変化させてラッチしたラッチ信号（ＳＬＣ）を出力するように構成されるラッチ回路（８）を備える構成としてもよい（第８の構成）。

また、上記第８の構成において、前記ラッチ信号に基づいたエラー検出ラッチ信号（ＥＲＬ）を外部出力するように構成される第２外部端子（Ｔ２）を備え、
前記ラッチ信号のラッチは、前記エラー検出ラッチ信号のラッチに反映される構成としてもよい（第９の構成）。

また、上記第８の構成において、前記ラッチ信号がラッチされた場合に、異常を示すデータが前記メモリアレイに書き込まれる構成としてもよい（第１０の構成）。

本開示は、各種用途のメモリ装置に利用することが可能である。

５ ＯＲ回路
６ ＸＯＲ回路
７ 出力制御回路
８ ラッチ回路
９ 出力制御回路
１０ メモリアレイ
２０ Ｘデコーダ
３０ Ｙデコーダ
３１ 高電圧パルス生成部
３２ ページバッファ
３２ データラッチ回路
３３Ａ，３３Ｂ ＰＭＯＳトランジスタ
３４ データラッチ回路
３４Ａ，３４Ｂ インバータ
３５ ＮＭＯＳトランジスタ
３６ クランプ回路
３７Ａ，３７Ｂ ＮＭＯＳトランジスタ
３８Ａ，３８Ｂ ＮＭＯＳトランジスタ
３９ カラムラッチ部
４０ 第１センスアンプ領域
４１ 第２センスアンプ領域
１００ メモリアレイ
１００Ａ 第１メモリアレイ
１００Ｂ 第２メモリアレイ
２００ Ｘデコーダ
３００ Ｙデコーダ
３００Ａ 第１Ｙデコーダ
３００Ｂ 第２Ｙデコーダ
３９１ ＮＭＯＳトランジスタ
３９２ ラッチ部
３９２Ａ，３９２Ｂ インバータ
３９３，３９４ スイッチ
ＢＬ０，ＢＬ１ ビットライン
ＢＳ バイトセレクトトランジスタ
ＣＬＭ カラム
ＤＬ_ＲＤ０，ＤＬ_ＲＤ１ リードデータライン
ＨＶ_ＰＭ ＰＭＯＳトランジスタ
ＬＴ ラッチ回路
ＭＡ０ 第１メモリエリア
ＭＡ１ 第２メモリエリア
ＭＣ０，ＭＣ１ メモリセル
ＭＤＶ１ メモリ装置
ＭＤＶ１０ メモリ装置
ＭＴ０，ＭＴ１ メモリトランジスタ
ＮＭ１ ＮＭＯＳトランジスタ
ＮＭ３０ ＮＭＯＳトランジスタ
ＳＡＰ０，ＳＡＰ１ センスアンプ
ＳＬ 選択ライン
ＳＬＤＩＳ スイッチ
ＳＴ０，ＳＴ１ 選択トランジスタ
Ｔ１，Ｔ２ 外部端子
ＷＬ ワードライン
ＹＳ０，ＹＳ１ Ｙ線選択スイッチ

Claims (10)

1. ワードラインが延びる方向をＸ方向、前記Ｘ方向に直交する方向をＹ方向として、前記Ｘ方向および前記Ｙ方向にメモリセルがマトリクス状に配置されるように構成されるメモリアレイを備え、
   前記メモリアレイは、
   前記Ｙ方向に延びる同一カラムにおいて前記Ｘ方向に沿って配置される第１所定ビット数の第１メモリエリアおよび第２所定ビット数の第２メモリエリアと、
   前記第１メモリエリアと前記第２メモリエリアを選択するために共通に設けられるバイトセレクトトランジスタと、
   を有し、
   前記第１所定ビット数と前記第２所定ビット数は等しく、
   前記第１メモリエリアと前記第２メモリエリアは、アドレスが同じであり、
   前記第１メモリエリアと前記第２メモリエリアとでペアとなるメモリセルは、同じビットデータが書き込まれるように構成される、メモリ装置。
2. 前記ペアとなるメモリセルの前記Ｘ方向の間には、他のメモリセルが配置される請求項１に記載のメモリ装置。
3. 前記第１メモリエリアにおけるすべてのメモリセルが前記Ｘ方向に順次隣接し、前記第２メモリエリアにおけるすべてのメモリセルが前記Ｘ方向に順次隣接する、請求項２に記載のメモリ装置。
4. ライトデータをラッチするように構成されるラッチ回路と、
   前記ラッチ回路に接続される制御端と、高電圧が印加可能に構成される第１端と、を含む第１、第２制御トランジスタと、
   を有するページバッファを備え、
   前記ペアとなるメモリセルのそれぞれに接続される第１、第２ビットラインは、それぞれ前記第１、第２制御トランジスタの各第２端に接続される、請求項１に記載のメモリ装置。
5. 前記ペアとなるメモリセルのそれぞれからデータを読み出すように構成される第１、第２読み出し部と、
   前記第１、第２読み出し部の各出力が入力されるように構成されるＯＲ回路と、
   を備える、請求項１に記載のメモリ装置。
6. 前記第１、第２読み出し部の各出力が入力されるように構成されるＸＯＲ回路を備える、請求項５に記載のメモリ装置。
7. 前記ＸＯＲ回路の出力に基づいたエラー信号を外部出力するように構成される第１外部端子を備え、
   前記ＸＯＲ回路の出力の論理レベルは、前記エラー信号の論理レベルにそのまま反映される、請求項６に記載のメモリ装置。
8. クロックごとにアドレスを変化させてリード処理を行う連続リードが可能であって、
   前記ＸＯＲ回路の出力が０から１へ変化した場合に、レベルを変化させてラッチしたラッチ信号を出力するように構成されるラッチ回路を備える、請求項６に記載のメモリ装置。
9. 前記ラッチ信号に基づいたエラー検出ラッチ信号を外部出力するように構成される第２外部端子を備え、
   前記ラッチ信号のラッチは、前記エラー検出ラッチ信号のラッチに反映される、請求項８に記載のメモリ装置。
10. 前記ラッチ信号がラッチされた場合に、異常を示すデータが前記メモリアレイに書き込まれる、請求項８に記載のメモリ装置。

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