JP6914148B2 - メモリ装置 - Google Patents
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Description
前記センスアンプを用いて前記メモリセルアレイから所定数のアドレスとパリティビットからなる所定データ単位のデータを読み出して、前記データレジスタに設定する動作と、
前記データレジスタに保持されたデータに対して、入力データおよびパリティを上書きする動作と、
前記データレジスタに保持されたデータを前記データバッファにセットする動作と、
前記データバッファに保持されたデータを前記メモリセルアレイに書き込む動作と、
を行うメモリ装置であって、
前記センスアンプを用いて前記データバッファからデータを読み出して、前記データレジスタに設定する動作を行うメモリ装置としている(第1の構成)。
前記選択スイッチには、ワードラインを介して選択信号が印加され、
電圧信号が印加される印加端と前記ビットラインとの間にはトランジスタが配置され、
前記トランジスタは、前記データバッファの有する単位記憶部のデータに応じた信号レベルによってオンオフが切替えられ、
前記センスアンプを用いて前記データバッファからデータを読み出す際には、前記選択信号により前記選択スイッチをオフとし、前記電圧信号はグランド電位とすることとしてもよい(第2の構成)。
前記1ビットセンスアンプは、前記ビットラインと前記トランジスタとの接続ノードに接続され、
前記1ビットセンスアンプは、寄生容量に電荷をプリチャージ後、プリチャージされた前記電荷がディスチャージされるか否かに応じたレベルの出力信号を出力することとしてもよい(第3の構成)。
前記第2スイッチは、イネーブル信号に応じてオンオフを切替えられることとしてもよい(第5の構成)。
前記第2トランジスタのゲートは、前記第2スイッチのソースに接続され、
前記第2トランジスタのドレインは、前記第2スイッチのゲートに接続されることとしてもよい(第6の構成)。
前記第3スイッチの他端には、第4スイッチの一端が接続され、
前記第4スイッチの他端には、所定のクランプ電圧が印加され、
前記第3スイッチは、前記電圧信号と同じ信号によりオンオフを切替えられる、
前記第4スイッチは、前記単位記憶部のデータに応じた信号レベルによりオンオフが切替えられることとしてもよい(第8の構成)。
図1は、本発明の一実施形態に係るメモリ装置10の構成を示すブロック図である。メモリ装置10は、EEPROMとして構成される。メモリ装置10は、制御回路1と、アドレスレジスタ2と、データレジスタ3と、データバッファ(ページバッファ)4と、メモリセルアレイ5と、Xデコーダ6と、Yデコーダ7と、センスアンプ8の各要素を有する。メモリ装置10は、上記各要素を集積化して構成されるICチップである。
次に、メモリ装置10によるページライト動作について説明する。ページライト動作は、主に次に示す動作から構成される。
ここでは、図2〜図5を用いてページライト動作の具体例について説明する。なお、図2〜図5は、データレジスタ3の状態の遷移を示す。また、Ymax=64であるとして説明する。
上述した図2〜図5で説明したページライト動作は、ロールオーバーを実施していない例である。ここでは、図6を用いてロールオーバーの実施例について説明する。
次に、データバッファ4、メモリセルアレイ5、およびセンスアンプ8等のより具体的な回路構成について図7を用いて説明する。図7は、データバッファ4、メモリセルアレイ5、およびセンスアンプ8それぞれとも1ビット分の構成を示している。
ここでは、メモリセルアレイ5を構成するメモリセル51から1ビットセンスアンプ81を用いてデータを読み出す動作について図7および図8を用いて述べる。この動作は、上述したロールオーバーが発生する前のページライト動作において行われる。
次に、データバッファ4を構成する単位記憶部41から1ビットセンスアンプ81を用いてデータを読み出す動作について図9および図10を用いて述べる。この動作は、上述したロールオーバーの発生時に行われる。
ここでは、データバッファ4を構成する単位記憶部41からメモリセル51への書き込み動作について述べる。
ここで、ロールオーバーを実施可能となる本実施形態以外の構成との比較について述べる。図11は、ロールオーバーを実施可能な構成の一例を有するメモリ装置101のブロック図である。メモリ装置101は、データレジスタ300を有する。データレジスタ300は、38ビット×(Ymax/4)ビット分のデータを保持可能に構成される。
2 アドレスレジスタ
3 データレジスタ
4 データバッファ
5 メモリセルアレイ
6 Xデコーダ
7 Yデコーダ
8 センスアンプ
10 メモリ装置
41 単位記憶部
51 メモリセル
81 1ビットセンスアンプ
Claims (10)
- データレジスタと、データバッファと、メモリセルアレイと、センスアンプと、を備え、
前記センスアンプを用いて前記メモリセルアレイから所定数のアドレスとパリティビットからなる所定データ単位のデータを読み出して、前記データレジスタに設定する動作と、
前記データレジスタに保持されたデータに対して、入力データおよびパリティを上書きする動作と、
前記データレジスタに保持されたデータを前記データバッファにセットする動作と、
前記データバッファに保持されたデータを前記メモリセルアレイに書き込む動作と、
を行うメモリ装置であって、
前記センスアンプを用いて前記データバッファからデータを読み出して、前記データレジスタに設定する動作を行う、メモリ装置。 - 前記メモリセルアレイの有するメモリセルは、ビットラインと選択スイッチを介して接続され、
前記選択スイッチには、ワードラインを介して選択信号が印加され、
電圧信号が印加される印加端と前記ビットラインとの間にはトランジスタが配置され、
前記トランジスタは、前記データバッファの有する単位記憶部のデータに応じた信号レベルによってオンオフが切替えられ、
前記センスアンプを用いて前記データバッファからデータを読み出す際には、前記選択信号により前記選択スイッチをオフとし、前記電圧信号はグランド電位とする、請求項1に記載のメモリ装置。 - 前記センスアンプは、1ビットセンスアンプを有し、
前記1ビットセンスアンプは、前記ビットラインと前記トランジスタとの接続ノードに接続され、
前記1ビットセンスアンプは、寄生容量に電荷をプリチャージ後、プリチャージされた前記電荷がディスチャージされるか否かに応じたレベルの出力信号を出力する、請求項2に記載のメモリ装置。 - 前記1ビットセンスアンプは、前記接続ノードと電源電圧の印加端との間に配置される第1スイッチと、前記接続ノードへ向けて定電流を流す定電流源と、を有する、請求項3に記載のメモリ装置。
- 前記1ビットセンスアンプは、前記第1スイッチと前記接続ノードとの間に配置される第2スイッチを有し、
前記第2スイッチは、イネーブル信号に応じてオンオフを切替えられる、請求項4に記載のメモリ装置。 - 前記1ビットセンスアンプは、第2トランジスタを有し、
前記第2トランジスタのゲートは、前記第2スイッチのソースに接続され、
前記第2トランジスタのドレインは、前記第2スイッチのゲートに接続される、請求項5に記載のメモリ装置。 - 前記1ビットセンスアンプは、前記第2スイッチと前記接続ノードとの間に配置される第3スイッチを有する、請求項5または請求項6に記載のメモリ装置。
- 前記トランジスタと前記ビットラインとの間には、第4スイッチの一端が接続され、
前記第4スイッチの他端には、第5スイッチの一端が接続され、
前記第5スイッチの他端には、所定のクランプ電圧が印加され、
前記第4スイッチは、前記電圧信号と同じ信号によりオンオフを切替えられる、
前記第5スイッチは、前記単位記憶部のデータに応じた信号レベルによりオンオフが切替えられる、請求項2から請求項7のいずれか1項に記載のメモリ装置。 - 前記メモリセルとグランドとの間には、第6スイッチが配置される、請求項2から請求項8のいずれか1項に記載のメモリ装置。
- 前記単位記憶部は、CMOSインバータが複数接続されて構成される、請求項2から請求項9のいずれか1項に記載のメモリ装置。
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JP2017170289A JP6914148B2 (ja) | 2017-09-05 | 2017-09-05 | メモリ装置 |
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JP2019046525A JP2019046525A (ja) | 2019-03-22 |
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