JP2019046525A - メモリ装置 - Google Patents

Abstract

【課題】回路のレイアウト面積の増加を抑制しつつページライト動作におけるロールオーバー機能を実現可能なメモリ装置を提供する。【解決手段】データレジスタと、データバッファと、メモリセルアレイと、センスアンプと、を備え、前記センスアンプを用いて前記メモリセルアレイから所定数のアドレスとパリティビットからなる所定データ単位のデータを読み出して、前記データレジスタに設定する動作と、前記データレジスタに保持されたデータに対して、入力データおよびパリティを上書きする動作と、前記データレジスタに保持されたデータを前記データバッファにセットする動作と、前記データバッファに保持されたデータを前記メモリセルアレイに書き込む動作と、を行うメモリ装置であって、前記センスアンプを用いて前記データバッファからデータを読み出して、前記データレジスタに設定する動作を行うメモリ装置としている。【選択図】図１

Description

本発明は、メモリ装置に関する。

従来より、様々なメモリ装置が開発されており、その一例としてＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が存在する。ＥＥＰＲＯＭに備えられるメモリセルアレイのアドレス構成を図１３に示す。

図１３に示すように、メモリセルアレイにおけるデータの記憶されるアドレスは、Ｘ座標とＹ座標によって表される。Ｘ座標は行を示し、Ｙ座標は列を示す。同一のＸ座標においては、アドレスはＹｍａｘ個配置される。図１３に拡大して示すように、１つのアドレスにおいて８ビット（＝１Ｂｙｔｅ）のデータを記憶可能である。従って、同一のＸ座標においては、１Ｂｙｔｅ×Ｙｍａｘのデータ量のデータを記憶可能である。例えば、Ｙｍａｘ＝６４である場合は、６４Ｂｙｔｅのデータを記憶可能である。

また、ＥＥＰＲＯＭでは、ＥＣＣ（Error Correction Code）と呼ばれるエラー訂正機能が備えられる。ＥＣＣは、パリティビットと呼ばれるエラー訂正ビットを用いて１ビットのデータ化けを訂正する機能である。図１３に示すメモリセルアレイの場合は、４つのアドレス（３２ビット）のデータに対して６ビットのパリティビットが付加される。すなわち、メモリセルアレイは、データを記憶可能な領域の他にパリティビットを記憶可能な領域を有する。１つのアドレスのみへの書き込み／読み出しでも、３２ビット＋６ビット＝３８ビットに常に同時にアクセスされる。

さらに、ＥＥＰＲＯＭには、ページライトと呼ばれる機能が備えられる。ページライトとは、同一のＸ座標上の複数のアドレスに同時にデータを書き込む機能である。ページライトは、ライトコマンドおよび書込み開始アドレスに続けて書込み対象のデータを入力することにより実行される。図１３のメモリセルアレイでは、ページライトによって同一のＸ座標において最大ＹｍａｘＢｙｔｅのデータを書き込むことが可能である。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１３−２００９１９号公報

ここで、上述したページライトにおいてＹｍａｘＢｙｔｅを超えるデータが入力された場合に古い入力されたデータから上書きする機能をロールオーバーと呼ぶ。本発明者は、ＥＣＣ機能付きのＥＥＰＲＯＭへのロールオーバー機能の適用について、鋭意検討を行った。

本発明は、回路のレイアウト面積の増加を抑制しつつページライト動作におけるロールオーバー機能を実現可能なメモリ装置を提供することを目的とする。

上記目的を達成するために本発明は、データレジスタと、データバッファと、メモリセルアレイと、センスアンプと、を備え、
前記センスアンプを用いて前記メモリセルアレイから所定数のアドレスとパリティビットからなる所定データ単位のデータを読み出して、前記データレジスタに設定する動作と、
前記データレジスタに保持されたデータに対して、入力データおよびパリティを上書きする動作と、
前記データレジスタに保持されたデータを前記データバッファにセットする動作と、
前記データバッファに保持されたデータを前記メモリセルアレイに書き込む動作と、
を行うメモリ装置であって、
前記センスアンプを用いて前記データバッファからデータを読み出して、前記データレジスタに設定する動作を行うメモリ装置としている（第１の構成）。

また、上記第１の構成において、前記メモリセルアレイの有するメモリセルは、ビットラインと選択スイッチを介して接続され、
前記選択スイッチには、ワードラインを介して選択信号が印加され、
電圧信号が印加される印加端と前記ビットラインとの間にはトランジスタが配置され、
前記トランジスタは、前記データバッファの有する単位記憶部のデータに応じた信号レベルによってオンオフが切替えられ、
前記センスアンプを用いて前記データバッファからデータを読み出す際には、前記選択信号により前記選択スイッチをオフとし、前記電圧信号はグランド電位とすることとしてもよい（第２の構成）。

また、上記第２の構成において、前記センスアンプは、１ビットセンスアンプを有し、
前記１ビットセンスアンプは、前記ビットラインと前記トランジスタとの接続ノードに接続され、
前記１ビットセンスアンプは、寄生容量に電荷をプリチャージ後、プリチャージされた前記電荷がディスチャージされるか否かに応じたレベルの出力信号を出力することとしてもよい（第３の構成）。

また、上記第３の構成において、前記１ビットセンスアンプは、前記接続ノードと電源電圧の印加端との間に配置される第１スイッチと、前記接続ノードへ向けて定電流を流す定電流源と、を有することとしてもよい（第４の構成）。

また、上記第４の構成において、前記１ビットセンスアンプは、前記第１スイッチと前記接続ノードとの間に配置される第２スイッチを有し、
前記第２スイッチは、イネーブル信号に応じてオンオフを切替えられることとしてもよい（第５の構成）。

また、上記第５の構成において、前記１ビットセンスアンプは、第２トランジスタを有し、
前記第２トランジスタのゲートは、前記第２スイッチのソースに接続され、
前記第２トランジスタのドレインは、前記第２スイッチのゲートに接続されることとしてもよい（第６の構成）。

また、上記第５または第６の構成において、前記１ビットセンスアンプは、前記第２スイッチと前記接続ノードとの間に配置される第３スイッチを有することとしてもよい（第７の構成）。

また、上記第２〜第７のいずれかの構成において、前記トランジスタと前記ビットラインとの間には、第３スイッチの一端が接続され、
前記第３スイッチの他端には、第４スイッチの一端が接続され、
前記第４スイッチの他端には、所定のクランプ電圧が印加され、
前記第３スイッチは、前記電圧信号と同じ信号によりオンオフを切替えられる、
前記第４スイッチは、前記単位記憶部のデータに応じた信号レベルによりオンオフが切替えられることとしてもよい（第８の構成）。

上記第２〜第８のいずれかの構成において、前記メモリセルとグランドとの間には、第５スイッチが配置されることとしてもよい（第９の構成）。

また、上記第２〜第９のいずれかの構成において、前記単位記憶部は、ＣＭＯＳインバータが複数接続されて構成されることとしてもよい（第１０の構成）。

本発明のメモリ装置によると、回路のレイアウト面積の増加を抑制しつつページライト動作におけるロールオーバー機能を実現可能となる。

本発明の一実施形態に係るメモリ装置のブロック図である。 ページライト動作中におけるデータレジスタの状態の一例を示す図である。 ページライト動作中におけるデータレジスタの状態の一例を示す図である。 ページライト動作中におけるデータレジスタの状態の一例を示す図である。 ページライト動作中におけるデータレジスタの状態の一例を示す図である。 ロールオーバー発生時におけるデータレジスタの状態の一例を示す図である。 メモリセルにデータ「１」が記憶されている場合の読み出し動作を示す図である。 メモリセルにデータ「０」が記憶されている場合の読み出し動作を示す図である。 単位記憶部（データバッファ）にデータ「１」が記憶されている場合の読み出し動作を示す図である。 単位記憶部（データバッファ）にデータ「０」が記憶されている場合の読み出し動作を示す図である。 第１比較例に係るメモリ装置のブロック図である。 第２比較例に係るメモリ装置のブロック図である。 メモリセルアレイのアドレス構成を示す図である。

以下に本発明の一実施形態について図面を参照して説明する。

＜メモリ装置の構成＞
図１は、本発明の一実施形態に係るメモリ装置１０の構成を示すブロック図である。メモリ装置１０は、ＥＥＰＲＯＭとして構成される。メモリ装置１０は、制御回路１と、アドレスレジスタ２と、データレジスタ３と、データバッファ（ページバッファ）４と、メモリセルアレイ５と、Ｘデコーダ６と、Ｙデコーダ７と、センスアンプ８の各要素を有する。メモリ装置１０は、上記各要素を集積化して構成されるＩＣチップである。

制御回路１は、メモリ装置１０の各部を制御する。アドレスレジスタ２は、アドレス情報を格納する。データレジスタ３は、後述するページライトにおいて、入力データおよびパリティを設定するために用いられる記憶部である。データバッファ４は、後述するページライトにおいて、データレジスタ３に設定された情報をセットするために用いられる記憶部である。

メモリセルアレイ５は、後述する１ビット分を記憶するためのメモリセル５１をマトリクスとして有する記憶部である。メモリセルアレイ５は、先述した図１３に示すように、データを格納するためのＸ座標およびＹ座標で表されるアドレスを有する。メモリセルアレイ５は、同一のＸ座標において、Ｙｍａｘ個のアドレスを有する。図１３に拡大して示すように、１つのアドレスには８ビット（＝１Ｂｙｔｅ）のデータを格納できる。すなわち、同一のＸ座標において、ＹｍａｘＢｙｔｅのデータを格納できる。例えば、Ｙｍａｘ＝６４であれば、６４Ｂｙｔｅのデータを格納できる。

ここで、本実施形態のメモリ装置１０は先述したＥＣＣ機能を有している。これにより、図１３に拡大して示すように、同一のＸ座標において隣接する４つのアドレス（Ｙ−２，Ｙ−１，Ｙ，Ｙ＋１）に対してパリティビットが付加される。パリティビットは、６ビットからなる。すなわち、メモリセルアレイ５は、データの他にパリティを格納する領域を有する。

４つのアドレスにパリティビットを付加して構成される一単位は、８ビット×４＋６ビット＝３８ビットを有する。従って、メモリセルアレイ５において、同一のＸ座標では、３８ビット×（Ｙｍａｘ／４）のビットを格納することができる。

なお、メモリセルアレイ５における同一のＸ座標における上記ビット数に応じて、データバッファ４は、３８ビット×（Ｙｍａｘ／４）のビット数であり、データレジスタ３は、３８ビットとしている。

Ｘデコーダ６は、アドレスレジスタ２に格納されたアドレス情報に基づき、メモリセルアレイ５における後述するワードラインＷＬを選択することにより、Ｘ座標を選択する。

Ｙデコーダ７は、メモリセルアレイ５における後述のビットラインＢＬを選択する。Ｙデコーダ７は、その他にも、データバッファ４の選択を行なったり、センスアンプ８の選択を行う。

センスアンプ８は、メモリセルアレイ５からデータを読み出す。また、センスアンプ８は、データバッファ４からデータを読み出すこともできる。センスアンプ８は、３８ビットのデータを読み出すことができるように構成される。

なお、データバッファ４、メモリセルアレイ５、およびセンスアンプ８等の具体的な回路構成については、後述する。

＜ページライト動作について＞
次に、メモリ装置１０によるページライト動作について説明する。ページライト動作は、主に次に示す動作から構成される。

（１）制御回路１は、メモリ装置１０外部からライトコマンド、書込み開始アドレスおよび１つ目のデータを入力される。制御回路１は、ライトコマンドおよび書込み開始アドレスを認識し、アドレスレジスタ２にアドレス情報を格納する。２つ目以降のデータの入力ごとに、制御回路１は、アドレスレジスタ２のアドレス情報の値をカウントアップする。なお、データの入力は、アドレス単位のデータ、すなわち８ビットのデータごとに行われる。

（２）センスアンプ８は、選択されたアドレスを含む４つのアドレスと付加されたパリティビットからなる単位（すなわち３８ビット）のデータをメモリセルアレイ５から読み出して、データレジスタ３に設定する。この動作は、アドレス情報の４回のカウントアップごとに１回行われる。

（３）制御回路１は、データレジスタ３に設定されたデータに対して、入力されたデータおよび算出した新たなパリティを上書きしつつ、データレジスタ３のデータをデータバッファ４にセットする。

（４）データ入力が終了すると、データバッファ４にセットされたデータが、メモリセルアレイ５における書込み開始アドレスから始まる同一のＸ座標のアドレスに上書きされる。

＜＜ページライト動作の具体例（ロールオーバー前）＞＞
ここでは、図２〜図５を用いてページライト動作の具体例について説明する。なお、図２〜図５は、データレジスタ３の状態の遷移を示す。また、Ｙｍａｘ＝６４であるとして説明する。

まず、制御回路１は、外部よりライトコマンド、書込み開始アドレス、および１つ目のデータを入力される。ここでは、一例として、書込み開始アドレスは、アドレス００ｈであるとする。アドレス００ｈは、同一のＸ座標における先頭のアドレスである。

すると、制御回路１は、書込み開始アドレスであるアドレス００ｈをアドレスレジスタ２にアドレス情報として格納する。このようにしてアドレス００ｈが選択中に、データレジスタ３はリセット状態である（ステップＳ１）。そして、センスアンプ８は、選択中のアドレス００ｈを含む４つのアドレスと付加されたパリティビットからなる単位（以下、所定データ単位）のデータをメモリセルアレイ５から読み出し、データレジスタ３に設定する（ステップＳ２）。

次に、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス００ｈに入力されたデータ（入力１ｓｔ）を上書きし、上書きした入力データと残りの３つのアドレスのデータ（元々メモリセルアレイ５に記憶されたデータ）とに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ１）をパリティビットに設定する（ステップＳ３）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス００ｈ〜０３ｈにセットする（ステップＳ４）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き２つ目のデータが制御回路１に入力されると、アドレスレジスタ２のアドレス情報がカウントアップされ、アドレス０１ｈが選択中となる。このとき、データレジスタ３は保持状態とされ、メモリセルアレイ５からデータが読み出されることはない（ステップＳ５、Ｓ６）。

そして、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス０１ｈに入力されたデータ（入力２ｎｄ）を上書きし、上書きした２つの入力データと残りの２つのアドレスのデータ（元々メモリセルアレイ５に記憶されたデータ）とに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ２）をパリティビットに設定する（ステップＳ７）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス００ｈ〜０３ｈにセットする（ステップＳ８）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き図３に進み、３つ目のデータが制御回路１に入力されると、アドレスレジスタ２のアドレス情報がカウントアップされ、アドレス０２ｈが選択中となる。このとき、データレジスタ３は保持状態とされ、メモリセルアレイ５からデータが読み出されることはない（ステップＳ９、Ｓ１０）。

そして、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス０２ｈに入力されたデータ（入力３ｒｄ）を上書きし、上書きした３つの入力データと残りの１つのアドレスのデータ（元々メモリセルアレイ５に記憶されたデータ）とに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ３）をパリティビットに設定する（ステップＳ１１）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス００ｈ〜０３ｈにセットする（ステップＳ１２）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き４つ目のデータが制御回路１に入力されると、アドレスレジスタ２のアドレス情報がカウントアップされ、アドレス０３ｈが選択中となる。このとき、データレジスタ３は保持状態とされ、メモリセルアレイ５からデータが読み出されることはない（ステップＳ１３、Ｓ１４）。

そして、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス０３ｈに入力されたデータ（入力４ｔｈ）を上書きし、上書きした４つの入力データに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ４）をパリティビットに設定する（ステップＳ１５）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス００ｈ〜０３ｈにセットする（ステップＳ１６）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き図４に進み、５つ目のデータが制御回路１に入力されると、アドレスレジスタ２のアドレス情報がカウントアップされ、アドレス０４ｈが選択中となる。このとき、データレジスタ３はリセットされる（ステップＳ１７）。そして、センスアンプ８は、選択中のアドレス０４ｈを含む所定データ単位のデータをメモリセルアレイ５から読み出し、データレジスタ３に設定する（ステップＳ１８）。

次に、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス０４ｈに入力されたデータ（入力５ｔｈ）を上書きし、上書きした入力データと残りの３つのアドレスのデータ（元々メモリセルアレイ５に記憶されたデータ）とに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ５）をパリティビットに設定する（ステップＳ１９）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス０４ｈ〜０７ｈにセットする（ステップＳ２０）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き６つ目のデータが制御回路１に入力されると、アドレスレジスタ２のアドレス情報がカウントアップされ、アドレス０５ｈが選択中となる。このとき、データレジスタ３は保持状態とされ、メモリセルアレイ５からデータが読み出されることはない（ステップＳ２１、Ｓ２２）。

そして、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス０５ｈに入力されたデータ（入力６ｔｈ）を上書きし、上書きした２つの入力データと残りの２つのアドレスのデータ（元々メモリセルアレイ５に記憶されたデータ）に基づいて新たなパリティを算出し、算出されたパリティ（新パリティ６）をパリティビットに設定する（ステップＳ２３）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス０４ｈ〜０７ｈにセットする（ステップＳ２４）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

引き続き図５に示すように、同様にデータ入力が継続されて、選択されるアドレスが変化する。そして、６４番目のデータが入力された場合、アドレス３Ｆｈが選択中となり、データレジスタ３に保持されるデータは、６１番目〜６３番目の入力データと、メモリセルアレイ５のアドレス３Ｆｈから読み出されたデータと、パリティとからなる（ステップＳ２５、Ｓ２６）。そして、制御回路１は、データレジスタ３に設定されたデータに対して、アドレス３Ｆｈに入力されたデータ（入力６４ｔｈ）を上書きし、上書きした４つの入力データに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ６４）をパリティビットに設定する（ステップＳ２７）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス６０ｈ〜６３ｈにセットする（ステップＳ２８）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

このようにして、データバッファ４には、６４個の入力されたデータと新たなパリティとが保持されることになる。もしデータの入力が６４個で終了した場合は、データバッファ４に保持されたデータが、メモリセルアレイ５における書込み開始アドレス（００ｈ）から始まる同一のＸ座標のアドレスに上書きされる。このとき、データバッファ４に保持されたパリティもメモリセルアレイ５に上書きされる。これにより、ページライト動作が完了する。

＜＜ページライト動作の具体例（ロールオーバー実施）＞＞
上述した図２〜図５で説明したページライト動作は、ロールオーバーを実施していない例である。ここでは、図６を用いてロールオーバーの実施例について説明する。

図６でのステップＳ２５〜Ｓ２８は、先述の図５と同様であり、この状態でデータバッファ４には、６４個の入力データとパリティが保持される。引き続き６５番目のデータ入力があった場合、ロールオーバーが発生する。この場合、データレジスタ３はリセットされる（ステップＳ２９）。

そして、センスアンプ８により、データバッファ４におけるアドレス００ｈを含む所定データ単位のデータが読み出され、データレジスタ３に設定される（ステップＳ３０）。このとき、データレジスタ３には、１番目〜４番目の入力データと共にパリティが保持される。

そして、データレジスタ３における先頭のアドレス（１番目の入力データに対応）に６５番目の入力データを上書きし、上書きした６５番目と、その他の２番目〜４番目の入力データに基づいて新たなパリティを算出し、算出されたパリティ（新パリティ６５）をデータレジスタ３に上書きする（ステップＳ３１）。

そして、データレジスタ３に保持されているデータをデータバッファ４のアドレス００ｈ〜０３ｈにセットする（ステップＳ３２）。このとき、データレジスタ３に保持されるパリティもデータバッファ４にセットする。

もしデータの入力が６５個で終了した場合は、データバッファ４に保持されたデータが、メモリセルアレイ５における書込み開始アドレス（００ｈ）から始まる同一のＸ座標のアドレスに上書きされる。このとき、データバッファ４に保持されたパリティもメモリセルアレイ５に上書きされる。これにより、ロールオーバーを用いたページライト動作が完了する。

＜具体的な回路構成について＞
次に、データバッファ４、メモリセルアレイ５、およびセンスアンプ８等のより具体的な回路構成について図７を用いて説明する。図７は、データバッファ４、メモリセルアレイ５、およびセンスアンプ８それぞれとも１ビット分の構成を示している。

図７に示す単位記憶部４１は、データバッファ４に含まれる１ビットのデータを記憶するための構成である。単位記憶部４１は、ＣＭＯＳインバータ４１１とＣＭＯＳインバータ４１２とから構成される。ＣＭＯＳインバータ４１１は、ｐチャネルＭＯＳＦＥＴ４１１ＡとｎチャネルＭＯＳＦＥＴ４１１Ｂを有する。ＣＭＯＳインバータ４１２は、ｐチャネルＭＯＳＦＥＴ４１２ＡとｎチャネルＭＯＳＦＥＴ４１２Ｂを有する。ｐチャネルＭＯＳＦＥＴ４１１Ａ、４１２Ｂのソースには、高電圧Ｖｐｐが印加される。

ＣＭＯＳインバータ４１１の出力端とＣＭＯＳインバータ４１２の入力端とは接続される。ＣＭＯＳインバータ４１２の出力端とＣＭＯＳインバータ４１１の入力端とは接続される。

ＣＭＯＳインバータ４１１の出力は、ＣＭＯＳインバータ４１２によりレベルを反転されてＣＭＯＳインバータ４１１に入力される。これにより、単位記憶部４１に１ビットのデータを保持できる。

ｐチャネルＭＯＳＦＥＴで構成されるトランジスタＴ１のソースには、高電圧信号Ｖｐｐ＿ＷＲが印加される。高電圧信号Ｖｐｐ＿ＷＲは、制御回路１により高電圧、グランドに可変である。

トランジスタＴ１のゲートには、ＣＭＯＳインバータ４１１の入力端と共に、スイッチＳＷ１が接続される。スイッチＳＷ１は、Ｙデコーダ７の制御により、信号ＬＯＡＤによりオンオフを切替え可能である。オンとなったスイッチＳＷ１を介して信号ＰＧＳＥＴにより単位記憶部４１にデータを記憶可能である。これにより、データレジスタ３のデータをデータバッファ４にセット可能である。

トランジスタＴ１のドレインには、スイッチＳＷ２、ＳＷ３が直列に接続される。スイッチＳＷ３の一端には、クランプ用電圧Ｖ１が印加される。スイッチＳＷ２は、信号ＷＲＩＴＥによりオンオフが切替え可能である。信号ＷＲＩＴＥは、高電圧信号Ｖｐｐ＿ＷＲと同じ信号である。スイッチＳＷ３のゲートは、ＣＭＯＳインバータ４１１の入力端に接続され、スイッチＳＷ３は、ＣＭＯＳインバータ４１１の入力レベルに応じてオンオフが切替えられる。

また、トランジスタＴ１のドレインには、スイッチＳＷ４の一端が接続される。スイッチＳＷ４の他端は、接地される。スイッチＳＷ４は、信号ＤＬＤＩＳによりオンオフが切替えられる。なお、スイッチＳＷ４は、後述する寄生容量Ｃ１の電荷をディスチャージするために用いられる。

トランジスタＴ１のドレインは、ビットラインＢＬを介して選択スイッチＳ１の一端が接続される。選択スイッチＳ１の他端には、メモリトランジスタＭ１とメモリトランジスタＭ２とが直列に接続される。メモリトランジスタＭ２の一端は、スイッチＳＷ５を介して接地される。

選択スイッチＳ１にはワードラインＷＬが接続される。ワードラインＷＬには、Ｘデコーダ６により選択信号ＷＳが印加される。選択信号ＷＳによりワードラインＷＬが選択されると、選択スイッチＳ１がオンとなる。

メモリトランジスタＭ１には、選択スイッチＳ２を介して選択信号ＳＬ１が印加される。メモリトランジスタＭ２には、選択スイッチＳ３を介して選択信号ＳＬ２が印加される。選択信号ＷＳにより選択スイッチＳ２、Ｓ３はオンオフを切替えられる。

メモリトランジスタＭ１、Ｍ２はフローティングゲートを有し、フローティングゲートに電荷を蓄えることで記憶素子として機能する。メモリトランジスタＭ１、Ｍ２は、コントロールゲートを有する。選択信号ＳＬ１、ＳＬ２により各メモリトランジスタＭ１，Ｍ２のコントロールゲートに所定電圧を印加することで、ビットラインＢＬを選択できる。メモリトランジスタＭ１，Ｍ２から１ビット分のデータを記憶するメモリセル５１が構成される。なお、メモリトランジスタは、２個に限らず１個だけ用いてもよい。メモリセル５１は、メモリセルアレイ５に含まれる。なお、信号ＡＳＧによりスイッチＳＷ５はオンオフを切替えられる。

１ビット分のデータを読み出し可能な１ビットセンスアンプ８１は、センスアンプ８に含まれる。１ビットセンスアンプ８１は、スイッチＳＷ６〜ＳＷ８、トランジスタＴｒ、インバータＩＶ１，ＩＶ２、および定電流源Ｉｃを有する。

スイッチＳＷ６の一端は、トランジスタＴ１のドレインとビットラインＢＬとの接続ノードＰに接続される。スイッチＳＷ６の他端は、スイッチＳＷ７のソースと共にトランジスタＴｒのゲートに接続される。Ｙデコーダ７により印加される信号ＹＧＡＴＥにより、スイッチＳＷ６はオンオフを切替えられる。

トランジスタＴｒのソースは接地され、ドレインはインバータＩＶ１の出力端とスイッチＳＷ７のゲートに接続される。インバータＩＶ１の入力端には、イネーブル信号ＳＡＥＮＢが入力される。イネーブル信号ＳＡＥＮＢによりスイッチＳＷ７はオンオフを切替え可能である。インバータＩＶ１の出力がＨｉｇｈのとき、トランジスタＴｒのゲートは、一定電圧に制御される。

スイッチＳＷ７のドレインは、ｐチャネルＭＯＳＦＥＴであるスイッチＳＷ８のドレインに接続される。スイッチＳＷ８のソースには、電源電圧Ｖｃｃが印加される。スイッチＳＷ８は、ゲートに印加される信号ＰＣＨＡＢによりオンオフを切替えられる。

スイッチＳＷ８とスイッチＳＷ７との接続ノードには、定電流源Ｉｃと共にインバータＩＶ２の入力端が接続される。インバータＩＶ２の出力端から、１ビットセンスアンプ８１の出力となる出力信号ＳＡＭＰＢが出力される。

＜＜メモリセルアレイからの読み出し＞＞
ここでは、メモリセルアレイ５を構成するメモリセル５１から１ビットセンスアンプ８１を用いてデータを読み出す動作について図７および図８を用いて述べる。この動作は、上述したロールオーバーが発生する前のページライト動作において行われる。

図７に示すように、単位記憶部４１においてＣＭＯＳインバータ４１１の入力はＨｉｇｈ（すなわちＣＭＯＳインバータ４１１の出力はＬｏｗ）であり、高電圧信号Ｖｐｐ＿ＷＲはＬｏｗ（グランド電位）に制御されるので、トランジスタＴ１はオフとなる。また、スイッチＳＷ２，ＳＷ４はオフに制御される。ＣＭＯＳインバータ４１１の入力がＨｉｇｈであるので、スイッチＳＷ３はオンとなる。これにより、接続ノードＰからスイッチＳＷ２側およびトランジスタＴ１側への経路は遮断される。

また、選択信号ＷＳにより選択スイッチＳ１はオンとされる。選択信号ＳＬ１，ＳＬ２は所定電圧に制御され、メモリトランジスタＭ１，Ｍ２のコントロールゲートに印加される。スイッチＳＷ５は、オンとされる。

１ビットセンスアンプ８１では、予めスイッチＳＷ６〜ＳＷ８をオンとして、寄生容量Ｃ１に電源電圧Ｖｃｃによりプリチャージを行う。その後、スイッチＳＷ８はオフとして、定電流源Ｉｃにより定電流を流す。このとき、図７に示すように、メモリトランジスタＭ１，Ｍ２に記憶されたデータが「１」である場合、メモリトランジスタＭ１，Ｍ２はオフとなり、接続ノードＰはＯＰＥＮとなる。従って、寄生容量Ｃ１にプリチャージされた電荷は、ディスチャージされないので、インバータＩＶ２の入力はＨｉｇｈとなり、出力信号ＳＡＭＰＢはＬｏｗとなる。これにより、データ「１」をメモリセル５１から読み出すことができる。

一方、図８は、メモリトランジスタＭ１，Ｍ２にデータ「０」が記憶されている場合であり、この場合、寄生容量Ｃ１にプリチャージした後、定電流源Ｉｃにより定電流を流すと、メモリトランジスタＭ１，Ｍ２はオンとなる。これにより、接続ノードＰは、選択スイッチＳ１、メモリトランジスタＭ１，Ｍ２、およびスイッチＳＷ５を介してグランドに接続されるので、寄生容量Ｃ１にプリチャージされた電荷はディスチャージされる。よって、インバータＩＶ２の入力はＬｏｗとなり、出力信号ＳＡＭＰＢはＨｉｇｈとなる。これにより、データ「０」をメモリセル５１から読み出すことができる。

＜＜データバッファからの読み出し＞＞
次に、データバッファ４を構成する単位記憶部４１から１ビットセンスアンプ８１を用いてデータを読み出す動作について図９および図１０を用いて述べる。この動作は、上述したロールオーバーの発生時に行われる。

図９に示すように、単位記憶部４１にデータ「１」が記憶される場合、ＣＭＯＳインバータ４１１の入力はＨｉｇｈである。高電圧信号Ｖｐｐ＿ＷＲはＬｏｗ（グランド電位）に制御されるので、トランジスタＴ１はオフとなる。また、スイッチＳＷ２、ＳＷ４は、オフに制御される。ＣＭＯＳインバータ４１１の入力はＨｉｇｈであるので、スイッチＳＷ３はオンとなる。これにより、接続ノードＰからスイッチＳＷ２側およびトランジスタＴ１側への経路は遮断される。

また、選択信号ＷＳにより選択スイッチＳ１はオフに制御される。これにより、接続ノードＰから選択スイッチＳ１側への経路も遮断される。

ここで、１ビットセンスアンプ８１により寄生容量Ｃ１にプリチャージされた後、定電流源Ｉｃにより定電流を流しても、接続ノードＰはＯＰＥＮであるため、プリチャージされた電荷はディスチャージされない。よって、インバータＩＶ２の入力はＨｉｇｈとなり、出力信号ＳＡＭＰＢはＬｏｗとなる。これにより、単位記憶部４１からデータ「１」を読み出すことができる。

一方、図１０に示すように、単位記憶部４１にデータ「０」が記憶される場合、ＣＭＯＳインバータ４１１の入力はＬｏｗであるので、トランジスタＴ１はオンとなり、スイッチＳＷ３はオフとなる。接続ノードＰからスイッチＳＷ２側への経路は遮断される。また、選択信号ＷＳにより、選択スイッチＳ１はオフとされる。

接続ノードＰは、トランジスタＴ１を介してグランドに接続される。これにより、１ビットセンスアンプ８１により寄生容量Ｃ１にプリチャージされた後、定電流源Ｉｃにより定電流を流すと、プリチャージされた電荷はディスチャージされる。よって、インバータＩＶ２の入力はＬｏｗとなり、出力信号ＳＡＭＰＢはＨｉｇｈとなる。これにより、単位記憶部４１からデータ「０」を読み出すことができる。

＜＜データバッファからメモリセルアレイへの書き込み＞＞
ここでは、データバッファ４を構成する単位記憶部４１からメモリセル５１への書き込み動作について述べる。

図７に示すような回路構成において、単位記憶部４１にデータ「１」が記憶されている場合、ＣＭＯＳインバータ４１１の入力はＨｉｇｈである。高電圧信号Ｖｐｐ＿ＷＲはＨｉｇｈに制御されるので、トランジスタＴ１はオフとなる。また、信号ＷＲＩＴＥによりスイッチＳＷ２はオンとされ、ＣＭＯＳインバータ４１１の入力はＨｉｇｈであるので、スイッチＳＷ３はオンとなる。また、スイッチＳＷ４は、オフとされる。

このとき、選択信号ＷＳにより選択スイッチＳ１はオンとされ、選択信号ＳＬ１，ＳＬ２は所定電圧に制御される。また、スイッチＳＷ５は、オンとされる。接続ノードＰには、クランプ電圧Ｖ１が印加されるので、メモリトランジスタＭ１，Ｍ２における電荷制御により、メモリトランジスタＭ１，Ｍ２にはデータ「１」が記憶される。

一方、単位記憶部４１にデータ「０」が記憶されている場合、ＣＭＯＳインバータ４１１の入力はＬｏｗである。高電圧信号Ｖｐｐ＿ＷＲはＨｉｇｈに制御されるので、トランジスタＴ１はオンとなる。また、信号ＷＲＩＴＥによりスイッチＳＷ２はオンとされ、ＣＭＯＳインバータ４１１の入力はＬｏｗであるので、スイッチＳＷ３はオフとなる。また、スイッチＳＷ４は、オフとされる。

このとき、選択信号ＷＳにより選択スイッチＳ１はオンとされ、選択信号ＳＬ１，ＳＬ２は所定電圧に制御される。また、スイッチＳＷ５は、オンとされる。接続ノードＰには、高電圧信号Ｖｐｐ＿ＷＲによる高電圧が印加されるので、メモリトランジスタＭ１，Ｍ２における電荷制御により、メモリトランジスタＭ１，Ｍ２にはデータ「０」が記憶される。

＜比較例に係る構成との比較＞
ここで、ロールオーバーを実施可能となる本実施形態以外の構成との比較について述べる。図１１は、ロールオーバーを実施可能な構成の一例を有するメモリ装置１０１のブロック図である。メモリ装置１０１は、データレジスタ３００を有する。データレジスタ３００は、３８ビット×（Ｙｍａｘ／４）ビット分のデータを保持可能に構成される。

図１１のように構成した場合、ロールオーバーの発生時に、データバッファ４からデータレジスタ３００にデータを読み出す必要がなくなり、データレジスタ３００において上書き処理を行うことができる。しかしながら、データレジスタ３００の記憶容量を増加するためにレイアウト面積が増加する。

また、図１２は、ロールオーバーを実施可能な構成の別の例を有するメモリ装置１０２のブロック図である。メモリ装置１０２は、データバッファ４からデータレジスタ３への経路の途中に配置されるアナログスイッチ１０２１と、センスアンプ８からデータレジスタ３への経路の途中に配置されるアナログスイッチ１０２２と、を有する。

図１２のように構成した場合、ロールオーバーの発生時に、アナログスイッチ１０２１をオン、アナログスイッチ１０２２をオフとして、データバッファ４からデータレジスタ３へデータを読み出すことができる。しかしながら、アナログスイッチとバスラインの追加が必要となり、レイアウト面積が増加する。

これに対して、本実施形態に係るメモリ装置１０では、データバッファ４（単位記憶部４１）からメモリセルアレイ５（メモリセル５１）への書き込みのためにデータバッファ４とメモリセルアレイ５が接続される構成、およびセンスアンプ８（１ビットセンスアンプ８１）を用いてメモリセルアレイ５（メモリセル５１）からデータを読み出す構成において、センスアンプ８を用いてデータバッファ４からデータを読み出す構成を採ることで、ロールオーバーを実現している。これにより、回路のレイアウト面積の増加を抑制することができる。

以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形を行うことが可能である。

本発明は、例えばＥＣＣ機能付きのＥＥＰＲＯＭに利用することができる。

１ 制御回路
２ アドレスレジスタ
３ データレジスタ
４ データバッファ
５ メモリセルアレイ
６ Ｘデコーダ
７ Ｙデコーダ
８ センスアンプ
１０ メモリ装置
４１ 単位記憶部
５１ メモリセル
８１ １ビットセンスアンプ

Claims (10)

1. データレジスタと、データバッファと、メモリセルアレイと、センスアンプと、を備え、
   前記センスアンプを用いて前記メモリセルアレイから所定数のアドレスとパリティビットからなる所定データ単位のデータを読み出して、前記データレジスタに設定する動作と、
   前記データレジスタに保持されたデータに対して、入力データおよびパリティを上書きする動作と、
   前記データレジスタに保持されたデータを前記データバッファにセットする動作と、
   前記データバッファに保持されたデータを前記メモリセルアレイに書き込む動作と、
   を行うメモリ装置であって、
   前記センスアンプを用いて前記データバッファからデータを読み出して、前記データレジスタに設定する動作を行う、メモリ装置。
2. 前記メモリセルアレイの有するメモリセルは、ビットラインと選択スイッチを介して接続され、
   前記選択スイッチには、ワードラインを介して選択信号が印加され、
   電圧信号が印加される印加端と前記ビットラインとの間にはトランジスタが配置され、
   前記トランジスタは、前記データバッファの有する単位記憶部のデータに応じた信号レベルによってオンオフが切替えられ、
   前記センスアンプを用いて前記データバッファからデータを読み出す際には、前記選択信号により前記選択スイッチをオフとし、前記電圧信号はグランド電位とする、請求項１に記載のメモリ装置。
3. 前記センスアンプは、１ビットセンスアンプを有し、
   前記１ビットセンスアンプは、前記ビットラインと前記トランジスタとの接続ノードに接続され、
   前記１ビットセンスアンプは、寄生容量に電荷をプリチャージ後、プリチャージされた前記電荷がディスチャージされるか否かに応じたレベルの出力信号を出力する、請求項２に記載のメモリ装置。
4. 前記１ビットセンスアンプは、前記接続ノードと電源電圧の印加端との間に配置される第１スイッチと、前記接続ノードへ向けて定電流を流す定電流源と、を有する、請求項３に記載のメモリ装置。
5. 前記１ビットセンスアンプは、前記第１スイッチと前記接続ノードとの間に配置される第２スイッチを有し、
   前記第２スイッチは、イネーブル信号に応じてオンオフを切替えられる、請求項４に記載のメモリ装置。
6. 前記１ビットセンスアンプは、第２トランジスタを有し、
   前記第２トランジスタのゲートは、前記第２スイッチのソースに接続され、
   前記第２トランジスタのドレインは、前記第２スイッチのゲートに接続される、請求項５に記載のメモリ装置。
7. 前記１ビットセンスアンプは、前記第２スイッチと前記接続ノードとの間に配置される第３スイッチを有する、請求項５または請求項６に記載のメモリ装置。
8. 前記トランジスタと前記ビットラインとの間には、第３スイッチの一端が接続され、
   前記第３スイッチの他端には、第４スイッチの一端が接続され、
   前記第４スイッチの他端には、所定のクランプ電圧が印加され、
   前記第３スイッチは、前記電圧信号と同じ信号によりオンオフを切替えられる、
   前記第４スイッチは、前記単位記憶部のデータに応じた信号レベルによりオンオフが切替えられる、請求項２から請求項７のいずれか１項に記載のメモリ装置。
9. 前記メモリセルとグランドとの間には、第５スイッチが配置される、請求項２から請求項８のいずれか１項に記載のメモリ装置。
10. 前記単位記憶部は、ＣＭＯＳインバータが複数接続されて構成される、請求項２から請求項９のいずれか１項に記載のメモリ装置。

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