JP5272273B2 - 不揮発性マルチレベルメモリセル - Google Patents
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Description
不揮発性メモリセルを動作させるための方法、デバイス、モジュールおよびシステムについて示してきた。1つの方法の実施形態は、ワード線に結合された第1のセルに、第1のセルをプログラムすることができる第1の複数のプログラムステートを割り当てるステップを含む。この方法は、ワード線に結合した第2のセルに、第2のセルをプログラムすることができる第2の複数のプログラムステートを割り当てるステップを含み、この第2の複数のプログラムステートは、第1の複数のプログラムステートよりも多い。この方法は、第2の複数のプログラムステートのうち1つに第2のセルをプログラムする前に、第1の複数のプログラムステートのうち1つに第1のセルをプログラムするステップを含む。
Claims (21)
- 不揮発性マルチレベルメモリセルのアレイを動作させるための方法であって、
行選択線に結合された第1のセルに、前記第1のセルをプログラムすべき第1の複数のプログラムステートに割り当てるステップと、
前記行選択線に結合された第2のセルに、前記第2のセルをプログラムすべき第2の複数のプログラムステートに割り当てるステップであって、前記第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いステップと、
前記行選択線に結合された第3のセルに、前記第3のセルをプログラムすべき第3の複数のプログラムステートを割り当てるステップであって、前記第3の複数のプログラムステートの数が、前記第1の複数のプログラムステートおよび前記第2の複数のプログラムステートの数とは異なり、
前記割り当てるステップが、前記第1のセル、前記第2のセルおよび前記第3のセルのうち少なくとも1つに、前記セルに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含むステップと、
前記第2の複数のプログラムステートのうち1つに前記第2のセルをプログラムする前に、前記第1の複数のプログラムステートのうち1つに前記第1のセルをプログラムするステップと、を含み、
前記後でプログラムされる第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いことにより、前記第1の複数のプログラムステートのプログラムステート間の電圧マージンが前記第2の複数のプログラムステートのプログラムステート間の電圧マージンより大きくなり、このことにより隣接する第1セルと第2セル間のFG−FG干渉の悪影響を低減させることを特徴とする方法。 - 前記割り当てるステップが、前記第1のセルおよび前記第3のセルのそれぞれに、前記セルに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含む、請求項1に記載される方法。
- 前記方法が、データ取り出し要求に応答して、前記第1のプログラムされたセルによって格納されたデータを、前記第3のプログラムされたセルによって格納されたデータと組み合わせるステップを含む、請求項2に記載される方法。
- 不揮発性マルチレベルメモリセルのアレイを動作させるための方法であって、
行選択線に結合された第1のセルに、前記第1のセルをプログラムすべき第1の複数のプログラムステートを割り当てるステップと、
前記行選択線に結合された第2のセルに、前記第2のセルをプログラムすべき第2の複数のプログラムステートを割り当てるステップであって、前記第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いステップと、
前記行選択線に結合された第3のセルに、前記第3のセルをプログラムすべき第3の複数のプログラムステートを割り当てるステップであって、前記第3の複数のプログラムステートの数が、前記第2の複数のプログラムステートの数よりも多いステップと、
前記第2の複数のプログラムステートのうち1つに前記第2のセルをプログラムする前に、かつ、前記第3の複数のプログラムステートのうち1つに前記第3のセルをプログラムする前に、前記第1の複数のプログラムステートのうち1つに前記第1のセルをプログラムするステップと、
前記割り当てるステップが、前記第1のセル、前記第2のセルおよび前記第3のセルのうち少なくとも1つに、前記セルに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップ、を含み、
前記後でプログラムされる第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いことにより、前記第1の複数のプログラムステートのプログラムステート間の電圧マージンが前記第2の複数のプログラムステートのプログラムステート間の電圧マージンより大きくなり、このことにより隣接する第1セルと第2セル間のFG−FG干渉の悪影響を低減させることを特徴とする方法。 - 前記方法が、
前記第1のセルに、前記第1のセルに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップと、
前記第3のセルに、前記第3のセルに対する非整数のビット割り当てを対応する複数のプログラムステートを割り当てるステップと、を含む請求項4に記載される方法。 - 前記方法が、前記第1のセルおよび第3のセルに対する前記非整数のビット割り当ての合計が、前記第2のセルのビット割り当ての2倍となるように、前記複数のプログラムステートを、前記第1のセルおよび第3のセルに割り当てるステップを含む、請求項5に記載される方法。
- 前記第2のセルが、前記第1のセルと前記第3のセルの間で前記行選択線に結合され、前記方法が、前記第1のプログラムされたセルと前記第3のプログラムされたセルを一緒に読み取るステップを含む、請求項6に記載される方法。
- 前記方法が、前記第1のプログラムされたセルから読み取られたデータを前記第3のプログラムされたセルから読み取られたデータと組み合わせるステップを含み、前記読み取られたデータがデータの論理ページに対応する、請求項7に記載される方法。
- 不揮発性マルチレベルメモリセルのアレイを動作させるための方法であって、
第1の行選択線に結合された複数のセルに対して、前記セルをプログラムすべき複数のプログラムステートを割り当てるステップと、
前記複数のセルに割り当てられた前記複数のプログラムステートを、前記複数のセルに関連するプログラミングシーケンスに基づいて変更するステップと、を含み、
前記プログラミングシーケンスが、前記複数のセルの第2のサブセットをプログラムする前に、前記複数のセルの第1のサブセットをプログラムするステップを含み、前記割り当てられた複数のプログラムステートを変更するステップが、
第1の複数のプログラムステートを前記第1のサブセットに割り当てるステップ、および
第2の複数のプログラムステートを前記第2のサブセットに割り当てるステップであって、前記第2の複数のプログラムステートの数が前記第1の複数のプログラムステートの数よりも多いステップを含み、
前記プログラミングシーケンスが、前記複数のセルの前記第2のサブセットをプログラムした後に、前記複数のセルの第3のサブセットをプログラムするステップを含み、前記割り当てられた複数のプログラムステートを変更するステップが、第3の複数のプログラムステートを前記第3のサブセットに割り当てるステップであって、前記第3の複数のプログラムステートの数が、前記第2の複数のプログラムステートの数よりも多く、
前記第1の複数、前記第2の複数および第3の複数のうち少なくとも1つを割り当てるステップが、非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含み、
前記後でプログラムされる第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いことにより、前記第1の複数のプログラムステートのプログラムステート間の電圧マージンが前記第2の複数のプログラムステートのプログラムステート間の電圧マージンより大きくなり、このことにより隣接する第1セルと第2セル間のFG−FG干渉の悪影響を低減させることを特徴とする方法。 - 前記第1の複数のプログラムステートを割り当てるステップが、前記第1のサブセットに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップであって、前記セルの第1のサブセットが、偶数番号が付けられたセンス線に結合されるステップを含み、
前記第2の複数のプログラムステートを割り当てるステップが、前記第2のサブセットに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップであって、前記第2のサブセットに対する前記非整数のビット割り当てが、前記第1のサブセットに対する前記ビット割り当てよりも大きく、前記セルの第2のサブセットが、奇数番号が付けられたセンス線に結合されるステップを含む、請求項9に記載される方法。 - 前記第1のサブセットをプログラムするステップが、複数の偶数番号が付けられたセンス線に結合されたサブセットをプログラムするステップを含み、
前記第2のサブセットをプログラムするステップが、複数の奇数番号が付けられたセンス線に結合されたサブセットをプログラムするステップを含み、
前記第3のサブセットをプログラムするステップが、前記第1の複数の偶数番号が付けられたセンス線とは異なる複数の偶数番号が付けられたセンス線に結合されたサブセットをプログラムするステップ含む、請求項9に記載される方法。 - 前記第1の複数のプログラムステートを割り当てるステップが、前記第1のサブセットに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含み、
前記第3の複数のプログラムステートを割り当てるステップが、前記第3のサブセットに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含む、請求項11に記載される方法。 - 不揮発性メモリデバイスであって、
行選択線によって結合された行およびセンス線によって結合された列に配列された不揮発性メモリセルのアレイと、
前記アレイに結合され、センス線毎に実行されるプログラミングシーケンスにしたがって、選択された行選択線に結合されたセルをプログラムするように構成される制御回路と、を含み、
前記選択された行選択線に結合され、最初にプログラムされるべき複数のセンス線に関連するセルが、第1の割り当てられた数の複数のプログラムステートを有し、前記選択された行選択線に結合され、2番目にプログラムされるべき複数のセンス線に関連するセルが、第2の割り当てられた数の複数のプログラムステートを有し、前記第2の割り当てら得た複数のプログラムステートの数が、前記第1の割り当てられた複数のプログラムステートの数よりも多く、
前記アレイが、第3の割り当てられた複数のプログラムステートにプログラムされるべき前記選択された行選択線に結合されたセルを含み、
前記第1の割り当てられた複数のプログラムステート、前記第2の割り当てられた複数のプログラムステートおよび前記第3の割り当てられた複数のプログラムステートのうち少なくとも1つが、非整数のビット割り当てに対応し、
前記後でプログラムされる第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いことにより、前記第1の複数のプログラムステートのプログラムステート間の電圧マージンが前記第2の複数のプログラムステートのプログラムステート間の電圧マージンより大きくなり、このことにより隣接する第1セルと第2セル間のFG−FG干渉の悪影響を低減させることを特徴とするデバイス。 - 前記最初にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線に対応し、前記2番目にプログラムされるべき複数のセンス線が、奇数番号が付けられたセンス線に対応する、請求項13に記載されるデバイス。
- 前記第1の割り当てられた複数のプログラムステートが、前記最初にプログラムされるべき複数のセンス線に関連する前記セルに対する第1の非整数のビット割り当てに対応し、前記第2の割り当てられた複数のプログラムステートが、前記2番目にプログラムされるべき複数のセンス線に関連する前記セルに対する第2の非整数のビット割り当てに対応する、請求項13に記載されるデバイス。
- 前記第1の非整数のビット割り当てが、少なくとも2.5ビット/セルであり、前記第2の非整数のビット割り当てが、少なくとも3.5ビット/セルである、請求項15に記載されるデバイス。
- 不揮発性メモリデバイスであって、
行選択線によって結合された行およびセンス線によって結合された列に配列された不揮発性メモリセルのアレイと、
前記アレイに結合され、センス線毎に実行されるプログラミングシーケンスにしたがって、選択された行選択線に結合されたセルをプログラムするように構成される制御回路と、を含み、
前記選択された行選択線に結合され、最初にプログラムされるべき複数のセンス線に関連するセルが、第1の割り当てられた数の複数のプログラムステートを有し、
前記選択された行選択線に結合され、2番目にプログラムされるべき複数のセンス線に関連するセルが、第2の割り当てられた数の複数のプログラムステートを有し、前記第2の割り当てられた複数のプログラムステートの数が、前記第1の割り当てられた複数のプログラムステートの数よりも多く、
前記選択された行選択線に結合され、3番目にプログラムされるべき複数のセンス線に関連するセルが、第3の割り当てられた複数のプログラムステートを有し、前記第3の割り当てられた複数のプログラムステートの数が、前記第2の割り当てられた複数のプログラムステートの数よりも多く、
前記第1の割り当てられた複数のプログラムステート、前記第2の割り当てられた複数のプログラムステートおよび前記第3の複数の割り当てられたプログラムステートのうち少なくとも1つが、非整数のビット割り当てに対応し、
前記後でプログラムされる第2の複数のプログラムステートの数が、前記第1の複数のプログラムステートの数よりも多いことにより、前記第1の複数のプログラムステートのプログラムステート間の電圧マージンが前記第2の複数のプログラムステートのプログラムステート間の電圧マージンより大きくなり、このことにより隣接する第1セルと第2セル間のFG−FG干渉の悪影響を低減させることを特徴とするデバイス。 - 前記最初にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線の第1のサブセットに対応し、前記3番目にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線の第2のサブセットに対応する、請求項17に記載されるデバイス。
- 前記第1の割り当てられた複数のプログラムステートが、前記最初にプログラムされるべき複数のセンス線に関連する前記セルに対する非整数のビット割り当てに対応し、前記第3の割り当てられた複数のプログラムステートが、前記3番目にプログラムされるべき複数のセンス線に関連する前記セルに対する異なる非整数のビット割り当てに対応する、請求項17に記載されるデバイス。
- 前記第2の割り当てられた複数のプログラムステートが、前記2番目にプログラムされるべき複数のセンス線に関連するセルに対する整数のビット割り当てに対応する、請求項19に記載されるデバイス。
- 前記制御回路が、前記センス線毎に実行されるプログラミングシーケンスにしたがって、次に続く選択された行選択線に結合されるセルをプログラムするように構成される、請求項17に記載されるデバイス。
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