KR101121610B1 - 비휘발성 다중레벨 메모리 셀 - Google Patents

비휘발성 다중레벨 메모리 셀 Download PDF

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Abstract

본 발명의 실시예는 비휘발성 다중레벨 메모리 셀을 운용하기 위한 방법, 장치 및 시스템을 제공한다. 하나의 방법 실시예는 로우 선택 라인과 연결되는 제 1 셀에, 상기 제 1 셀이 프로그램될 수 있는 제 1 개수의 프로그램 상태를 할당하는 단계를 포함한다. 상기 방법은 상기 로우 선택 라인과 연결되는 제 2 셀에, 상기 제 2 셀이 프로그램될 수 있는 제 2 개수의 프로그램 상태를 할당하며, 이때, 상기 제 2 개수의 프로그램 상태는 상기 제 1 개수의 프로그램 상태보다 많다. 상기 방법은, 상기 제 2 셀을 상기 제 2 개수의 프로그램 상태 중 하나로 프로그램하기 전에, 상기 제 1 셀을 상기 제 1 개수의 프로그램 상태 중 하나로 프로그램하는 단계를 포함한다.

Description

비휘발성 다중레벨 메모리 셀{NON-VOLATILE MULTILEVEL MEMORY CELLS}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더 구체적으로, 비휘발성 다중레벨 메모리 셀을 갖는 메모리 장치에 관한 것이다.
메모리 장치는 컴퓨터, 또는 그 밖의 다른 전자 장치에 내부 반도체 집적 회로로서 제공되는 것이 통상적이다. 다수의 여러 다른 타입의 메모리가 존재하며, 특히, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 플래시 메모리가 있다.
플래시 메모리 장치는 광범위한 전자 응용예에서 비휘발성 메모리로서 사용된다. 통상적으로, 플래시 메모리 장치는, 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소모를 가능하게 하는 1-트랜지스터 메모리 셀을 사용한다.
플래시 메모리의 용도로는 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라 및 셀방식 전화기 등이 있다. 통상적으로, 프로그램 코드 및 시스템 데이터, 가령, BIOS(basic input/output system)가 플래시 메모리 장치에 저장되어 있다. 이 정보는 특히 개인용 컴퓨터 시스템에서 사용될 수 있다.
2가지 일반적인 유형의 플래시 메모리 어레이 아키텍처로는, 이른바, NAND와 NOR 기본 메모리 셀 구성이 배열되는 논리 형태를 위한, “NAND" 아키텍처와 "NOR" 아키텍처가 있다.
NAND 어레이 아키텍처는 자신의 플로팅 게이트 메모리 셀의 어레이를, 어레이의 각각의 플로팅 게이트 메모리 셀의 게이트가, 로우(row) 별 선택 라인, 가령, 워드 라인에 연결하도록, 매트릭스로 배열한다. 그러나 각각의 메모리 셀은 자신의 드레인을 컬럼 감지 라인(column sense line)(가령, 비트 라인)에 직접 연결하지 않는다. 대신, 어레이의 메모리 셀들은 소스 라인과 컬럼 감지 라인 사이에서, 서로, 직렬로, 소스에서 드레인으로 연결되어 있다.
NAND 어레이 아키텍처의 메모리 셀들은 희망 상태로 설정(가령 프로그램)될 수 있다. 즉, 메모리 셀을 복수의 저장 상태로 만들기 위해, 상기 메모리 셀의 플로팅 게이트에 전하를 주거나 제거할 수 있다. 예를 들어, 단일 레벨 셀(SLC: single level cell)은 2개의 이진 상태, 가령 1 또는 0을 표현할 수 있다. 또한 플래시 메모리 셀은 셋 이상의 자릿수, 가령, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110 등의 복수의 이진 상태도 저장할 수 있다. 이러한 셀은 다중 상태 메모리 셀, 또는 다중비트 셀, 또는 다중레벨 셀(MLC: multilevel cell)라고 일컬어질 수 있다. 각각의 셀이 2이상의 비트를 나타낼 수 있기 때문에, MLC는 메모리 셀의 개수를 증가시키지 않으면서 더 높은 밀도의 메모리의 제조를 가능하게 한다. MLC는 둘 이상의 프로그램된 상태를 가질 수 있다. 가령, 4 비트를 표현할 수 있는 셀은 15개의 프로그램된 상태와 하나의 소거된 상태(erased state)를 가질 수 있다.
NAND 플래시 메모리가 확장됨에 따라, 인접한 메모리 셀의 플로팅 게이트들 간의 기생 커패시턴스 연결이 문제가 된다. 플로팅 게이트 간 간섭(FG-FG 간섭)에 의해, Vt 분포가 조밀해야할 때 더 넓은 Vt 분포가 초래될 수 있다. 이러한 넓은 분포는 프로그래밍 성능 저하뿐 아니라 그 밖의 다른 문제까지도 초래할 수 있다.
단일 레벨 셀(SLC) NAND 어레이에 대한 이러한 문제들은 다중 레벨 셀(MLC) NAND 어레이에서는 훨씬 더 커진다. MLC 메모리는 저장되는 각각의 상태에 대해 서로 다른 문턱 레벨을 이용함으로써 각각의 셀에 복수의 비트를 저장한다. 인접한 문턱 전압 분포 간의 차이는 SLC 메모리 장치에 비교할 때 매우 작을 수 있다. 따라서 MLC 장치 내 플로팅 게이트 간 연결의 효과가 크게 증가된다.
도 1은 본 발명의 실시예와 함께 사용될 수 있는 비휘발성 메모리 어레이의 일부분의 개략도이다.
도 2는 본 발명의 하나의 실시예에 따라 서로 다른 비트 할당값을 갖는 셀들과 연계된 문턱 전압 분포 이미지를 도시한다.
도 3은 본 발명의 하나의 실시예에 따라 서로 다른 비트 할당값을 갖는 셀들과 연계되는 문턱 전압 분포 이미지를 도시한다.
도 4는 본 발명의 하나의 실시예에 따라 하나 이상의 메모리 장치를 갖는 전자 메모리 시스템의 기능 블록도이다.
도 5는 본 발명의 하나의 실시예에 따라 하나 이상의 메모리 장치를 갖는 메모리 모듈의 기능 블록도이다.
본 발명의 실시예는 비휘발성 다중레벨 메모리 셀을 운용하기 위한 방법, 장치 및 시스템을 제공한다. 하나의 방법 실시예는 로우 선택 라인과 연결되는 제 1 셀에, 상기 제 1 셀이 프로그램될 수 있는 제 1 개수의 프로그램 상태를 할당하는 단계를 포함한다. 상기 방법은 상기 로우 선택 라인과 연결되는 제 2 셀에, 상기 제 2 셀이 프로그램될 수 있는 제 2 개수의 프로그램 상태를 할당하며, 이때, 상기 제 2 개수의 프로그램 상태는 상기 제 1 개수의 프로그램 상태보다 많다. 상기 방법은, 상기 제 2 셀을 상기 제 2 개수의 프로그램 상태 중 하나로 프로그램하기 전에, 상기 제 1 셀을 상기 제 1 개수의 프로그램 상태 중 하나로 프로그램하는 단계를 포함한다.
일부 실시예에서, 상기 로우 선택 라인과 연결되어 있는 제 3 셀에, 상기 제 3 셀이 프로그램될 수 있는 제 3 개수의 프로그램 상태가 할당된다. 이러한 실시예에서, 상기 제 3 개수의 프로그램 상태는 제 2 개수의 프로그램 상태보다 크고, 상기 제 2 셀은, 제 1 및 제 2 셀보다 나중에, 프로그램된다. 복수의 셀에 할당되는 복수의 프로그램 상태 및/또는 셀의 비트 할당값은 상기 복수의 셀과 관련된 프로그래밍 시퀀스를 기초로 할 수 있다.
다음의 본 발명의 구체적인 내용에서, 본 명세서의 일부분이며, 본 발명의 실시예들이 얼마나 다양하게 실시될 수 있는지를 나타내는 도면에 대한 참조가 이뤄진다. 이들 실시예는 해당 업계 종사자가 상기 실시예를 실시하기에 충분히 상세하게 기재되었으며, 본 발명의 범위 내에서, 그 밖의 다른 실시예가 사용될 수 있고, 프로세스, 전기적 및/또는 구조적 변화가 이뤄질 수 있음을 이해해야 한다.
도 1은 본 발명의 실시예와 함께 사용될 수 있는 비휘발성 메모리 어레이(100)의 일부분의 개략도이다. 도 1의 실시예는 NAND 아키텍처의 비휘발성 메모리를 도시한다. 그러나 본 발명의 실시예들이 이 예시로 국한되는 것은 아니다. 도 1에서 도시된 바와 같이, 메모리 어레이(100)는 로우 선택 라인(row select line)(105-1, ..., 105-N) 및 이와 교차하는 컬럼 감지 라인(column sense line)(107-1, ..., 107-M)을 포함한다. 본원에서 로우 선택 라인은 “워드 라인”으로, 컬럼 감지 라인은 “비트 라인”으로 일컬어질 수 있다. 디지털 환경에서의 어드레싱의 편의를 위해, 워드 라인(105-1, ..., 105-N)의 개수 및 비트 라인(107-1, ..., 107-M)의 개수는 각각, 2의 몇 승 값이다. 예를 들면, 256개의 워드 라인 x 4,096개의 비트 라인일 수 있다.
메모리 어레이(100)는 NAND 스트링(109-1, ..., 109-M)을 포함한다. 각각의 NAND 스트링은 비휘발성 메모리 셀(111-1, ..., 111-N)을 포함하며, 각각의 메모리 셀은 워드 라인(105-1, ..., 105-N)과 로컬 비트 라인(107-1, ..., 107-M)의 교차점에 위치한다. 각각의 NAND 스트링(109-1, ..., 109-M)의 비휘발성 메모리 셀(111-1, ..., 111-N)은, 소스 선택 게이트(SGS)(가령, 전계 효과 트랜지스터(FET)(113))와 드레인 선택 게이트(SGD)(가령, FET(119)) 사이에서, 직렬로, 소스에서 드레인으로 연결된다. 소스 선택 게이트(113)는 로컬 비트 라인(107-1)과 소스 선택 라인(117)의 교차점에 위치하며, 드레인 선택 게이트(119)는 로컬 비트 라인(107-1)과 드레인 선택 라인(115)의 교차점에 위치한다.
도 1에서 도시된 실시예에서 나타나는 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)으로 연결된다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스로 연결된다. 드레인 선택 게이트(119)의 드레인은, 드레인 컨택트(121-1)에서, 대응하는 NAND 스트링(109-1)을 위한 로컬 비트 라인(107-1)로 연결된다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 마지막 메모리 셀(111-N)의 드레인, 가령, 플로팅-게이트 트랜지스터로 연결된다.
다양한 실시예에서, 비휘발성 메모리 셀(111-1, ..., 111-N)의 구성은 소스, 드레인, 플로팅 게이트(또는 전하 저장 층) 및 제어 게이트를 포함한다. 비휘발성 메모리 셀(111-1, ..., 111-N)은 각각 워드 라인(105-1, ..., 105-N)에 연결되어 있는 제어 게이트를 갖는다. 하나의 컬럼의 비휘발성 메모리 셀(111-1, ..., 111-N)이, 주어진 로컬 비트 라인(가령, 107-1, ..., 107-M)에 각각 연결되어 있는 NAND 스트링(가령, 109-1, ..., 109-M)을 구성한다. 하나의 로우의 비휘발성 메모리 셀은 주어진 워드 라인(가령, 105-1, ..., 105-N)에 공통적으로 연결되어 있다. AND 어레이 아키텍처는, 메모리 셀의 스트링이 선택 게이트들 간에서 병렬로 연결되는 것을 제외하고, 이와 유사하게 설계될 것이다.
해당 업계 종사자라면 선택된 워드 라인(가령, 105-1, ..., 105-N)에 연결되어 있는 셀들의 부분집합이 집단적으로 다 함께 프로그램 및/또는 판독될 수 있음을 알 것이다. 프로그램 동작(가령, 기입(write) 동작)은, 선택된 셀의 문턱 전압Vt을 희망 프로그램 상태에 대응하는 희망 프로그램 전압 레벨까지로 증가시키기 위해, 복수의 프로그램 펄스, 가령 16V-20V를 선택된 워드 라인에 인가하는 단계를 포함할 수 있다. 판독/감지(read/sense) 동작은, 선택된 셀의 상태를 판단하기 위해, 상기 선택된 셀에 연결되어 있는 비트 라인의 전압 및/또는 전류 변화를 감지하는 단계를 포함할 수 있다. 판독 및/또는 프로그램 검증 동작은 선택된 워드 라인에 판독 전압(가령, 0V-5V)을 인가하고, 스트링의 선택되지 않은 셀을, 상기 셀이 상기 셀의 문턱 전압과 무관하게 전도 상태로 되기에 충분한 전압(가령, 5.5V)으로 바이어스하는 단계를 포함할 수 있다. 선택된 워드 라인에 인가되는 특정 판독 전압에 반응하여, 선택된 셀이 전도성을 띄는지의 여부를 판단하도록, 판독/검증되는 선택된 셀에 대응하는 비트 라인이 감지될 수 있다.
다양한 예에서, 비트 라인(107-1, ..., 107-M)이 짝수 넘버링된 비트 라인과 홀수 넘버링된 비트 라인으로 분리될 수 있다. 이러한 경우, 이하에서 도 2 및 3과 관련하여 더 설명되겠지만, 선택된 워드 라인 및 짝수 넘버링된 비트 라인에 대응하는 셀이 함께 프로그램되며, 짝수 논리적 데이터 페이지(odd logical page of data)라고 일컬어질 수 있다. 마찬가지로, 선택된 워드 라인과 홀수 넘버링된 비트 라인에 대응하는 셀이 함께 프로그램되고, 홀수 논리적 데이터 페이지(even logical page of data)라고 일컬어질 수 있다. 교대하는 짝수 넘버링된 비트 라인과 홀수 넘버링된 비트 라인에 연결되어 있는 셀(가령, 짝수 페이지 및 홀수 페이지)은 서로 다른 시점에서 프로그램 및/또는 판독될 수 있다. 예를 들어, 선택된 워드 라인과 연계된 짝수 페이지는, 상기 선택된 워드 라인과 연계되는 홀수 페이지보다 먼저 프로그램 및/또는 판독될 수 있다.
해당 업계 종사자라면, 워드 라인(105-1, ..., 105-N)(가령, 물리적 로우)을 따로 따로 프로그램 및/또는 판독되는 복수의 논리적 페이지로 분할함으로써, 인접한 비트 라인들(가령, 인접하는 짝수 비트 라인과 홀수 비트 라인) 간에 차폐(shielding)가 제공될 수 있으며, 이러한 차폐에 의해, 판독 및/또는 프로그램 검증 동작과 연계된 비트 라인들의 연결이 감소될 수 있다. 인접한 비트 라인들의 연결은 비트 라인에 전압 노이즈를 발생시킬 수 있으며, 이러한 전압 노이즈는 부정확한 판독 및/또는 검증 동작을 초래할 수 있다.
그러나 인접하는 메모리 셀들을 따로 따로 프로그램하는 것은 FG-FG 간섭 효과로 인한 바람직하지 않은 Vt 편이(shift)를 초래할 수 있다. 예를 들어, 먼저 프로그램된 셀(가령, 짝수 비트 라인에 연결된 셀)의 Vt 레벨은, 뒤 이어 프로그램되는 인접한 셀(가령, 홀수 비트 라인에 연결된 셀)의 Vt의 증가로 인해서, 자신의 프로그램된 레벨로부터 편이될 수 있다. FG-FG 간섭으로 인한 프로그램된 셀의 Vt 레벨 편이는 데이터 판독의 오류를 초래할 수 있다. 메모리 장치 확장(memory device scaling)으로 인해 바람직하지 않은 FG-FG 간섭이 증가한다. 즉, 인접한 셀들(가령, 인접한 플로팅 게이트들)의 물리적 거리(proximity)가 감소할수록 FG-FG 간섭 효과가 증가한다.
도 2 및 3과 관련하여 설명되는 바와 같이, 본 발명의 다양한 실시예가, 짝수 비트 라인 셀과 홀수 비트 라인 셀에 할당되는 프로그램 상태의 개수를 변경시킴으로써, 짝수 논리 페이지와 홀수 논리 페이지에 대응하며 교대로 프로그램 및/또는 판독되는 셀과 관련된 FG-FG 간섭 효과를 보상할 수 있다. 할당되는 프로그램 상태의 개수(가령, 주어진 셀이 프로그램될 수 있는 여러 다른 Vt 레벨의 개수)는 메모리 셀에 대한 비트 할당값에 대응한다. 일부 실시예에서, 비트 할당값은 비-정수(non-integer) 비트 할당값이다. 즉, 특정 셀에 비-정수 비트(가령, 1.5비트, 2.5비트, 3.5비트, 4.5비트 등)를 나타내는 비트 값이 할당될 수 있다.
다양한 실시예에서, 여러 다른 셀에 할당되는 프로그램 상태의 개수(가령, 여러 다른 셀에 의해 저장 가능한 이진 비트의 수)는 특정 프로그래밍 시퀀스를 기초로 한다. 즉, 다양한 실시예에서, 선택된 워드 라인에 연결되어 있는 셀들의 부분집합에, 상기 부분집합이 프로그램되는 순서에 따라 서로 다른 개수의 프로그램 상태가 할당된다. 이러한 실시예에서, 먼저 프로그램되는 셀의 부분집합은, 나중에 프로그램되는 셀의 부분집합보다 더 적은 개수의 할당된 프로그램 상태를 갖는다. 먼저 프로그램된 부분집합에 비교적 적은 개수의 프로그램 상태를 할당하고, 나중에 프로그램된 부분집합에 비교적 많은 개수의 프로그램 상태를 할당함으로써, 인접한 셀들(가령, 짝수 비트 라인과 홀수 비트 라인에 연결된 인접한 셀들)에 관련된 부정적인 FG-FG 간섭 효과는 감소되면서, 비휘발성 다중레벨 메모리 셀의 어레이(가령, 도 1에서 도시된 어레이(100))에 연계된 저장 용량은 유지되거나 증가될 수 있다.
도 2는 본 발명의 하나의 실시예에 따르는 서로 다른 비트 할당값을 갖는 셀과 관련된 문턱 전압 분포 이미지를 도시한다. 도 2에서 도시된 실시예는 하나의 워드 라인(WL)(205)에 연결되어 있는 복수의 셀(202/203)을 도시한다. 도 2에서 도시되는 바와 같이, 셀(202)은 짝수 넘버링된 비트 라인(232-1(BLe-1), 232-2(BLe-2), ..., 232-N(BLe-N))에 연결되어 있으며, 셀(203)은 홀수 넘버링된 비트 라인(233-1(BLo-1), 233-2(BLo-2), ..., 233-N(BLo-N)에 연결되어 있다. 즉, 워드 라인(205)을 따라 교대하는 비트 라인들 상에서 셀(202)은 셀(203)과 엮여있다(interweave). 비트 라인은, 동작 동안 셀(202/203)의 Vt 레벨을 결정하도록 사용될 수 있는 감지 회로(sensing circuitry)(도면상 도시되지 않음)에 연결되어 있을 수 있다. 도 2의 실시예에서 단 하나의 워드 라인(205)만 도시되어 있지만, 임의의 개수의 워드 라인(가령, 도 1에서 도시된 워드 라인(105-1 내지 105-N))을 포함하는 실시예가 존재할 수 있다.
도 2의 실시예에서, 짝수 비트 라인 셀(202)은 집단적으로 다 함께 프로그램되고 판독되며, 워드 라인(205)과 연계된 짝수 페이지에 대응한다. 마찬가지로, 홀수 비트 라인 셀(203)이 집단적으로 다 함께 프로그램되고 판독되며, 워드 라인(205)과 연계된 홀수 페이지에 대응한다. 즉, 프로그램 동작, 검증 동작 및/또는 판독 동작이 짝수 비트 라인 셀(202) 상에서 집단적으로 수행되고, 홀수 비트 라인 셀(203) 상에서 집단적으로 수행될 수 있다.
도 2의 실시예는 각각의 짝수 비트 라인(232-1, 232-2, ..., 232-N)에 연결되어 있는 셀(202)에 대응하는 복수의 문턱 전압(Vt) 분포 이미지(234-1, 234-2, ..., 234-N)를 도시한다. Vt 분포 이미지(235-1, 235-2, ..., 235-N)는 각각의 홀수 비트 라인(233-1, 233-2, ..., 233-N)에 연결되어 있는 셀(203)에 대응한다. 짝수 비트 라인의 Vt 분포 이미지(234-1, 234-2, ..., 234-N)는 3개의 할당된 프로그램 상태(가령, 도시된 Vt 분포(L0, L1 및 L2))를 갖는 셀(202)에 대응한다. 홀수 비트 라인의 Vt 분포 이미지(235-1, 235-2, ..., 235-N)는 6개의 할당된 프로그램 상태(가령, 도시된 Vt 분포(L0, L1, L2, L3, L4 및 L5))를 갖는 홀수 비트 라인 셀(203)에 대응한다. 즉, 짝수 비트 라인 셀(202)은, 상기 셀(202)의 Vt가 분포 이미지(234-1, 234-2, ..., 234-N)와 연계된 3개의 할당된 Vt 분포(L0, L1 및 L2) 중 하나 내에 존재하도록 프로그램될 수 있다. 마찬가지로, 홀수 비트 라인 셀(203)은, 상기 셀(203)의 Vt가 분포 이미지(235-1, 235-2, ..., 235-N)와 연계된 6개의 할당된 Vt 분포(L0, L1, L2, L3, L4 및 L5) 중 하나 내에 존재하도록 프로그램될 수 있다. L0 상태는 소거 상태(erase state), 또는 최하위 프로그램 상태라고 일컬어질 수 있다. 동작 중에, 메모리 셀(202 및 203)은, 기입 동작을 통해 각각의 할당된 상태 중 하나로 프로그램되기에 앞서서, L0 소거 상태가 될 수 있다.
동작 동안, 짝수 비트 라인 셀(202)은, 선택된 워드 라인(205)에 연결되어 있는 엮여진 홀수 비트 라인 셀(203)보다 먼저 프로그램된다. 즉, 기입 동작 동안, 짝수 비트 라인(232-1, 232-2, ..., 232-N)에 연결되어 있는 셀(202)은 각각의 Vt 분포 이미지(234-1, 234-2, ..., 234-N)에서 나타난 3개의 프로그램 상태 중 하나로 프로그램되며, 그 후, 뒤 이어 홀수 비트 라인(233-1, 233-2, ..., 233-N)에 연결되어 있는 셀(203)이, 각각의 Vt 분포 이미지(235-1, 235-2, ..., 235-N)에서 나타나는 6개의 프로그램 상태 중 하나로 프로그램된다.
도 2에서 도시되는 바와 같이, Vt 분포 이미지(234-1, 234-2, ..., 234-N)는 1.5비트/셀을 나타내는 셀(202)에 대응하고, Vt 분포 이미지(235-1, 235-2, ..., 235-N)는 2.5비트/셀을 나타내는 셀(203)에 대응한다. 즉, 주어진 메모리 셀(202/203)이 프로그램될 수 있는 상태의 할당된 개수는 상기 주어진 셀에 의해 저장될 수 있는 이진 비트의 할당된 수에 대응한다. 도 2에서 도시된 실시예에서, 각각의 셀(202 및 203)은 비-정수 비트 할당값을 갖는다. 예를 들어, 짝수 비트 라인 셀(202)은 1.5비트 셀이다(예를 들어, 상기 셀(202)과 연계되는 3개의 할당된 프로그램 상태가 저장된 데이터의 1.5 이진 비트를 표현할 수 있다). 홀수 비트 라인 셀(203)은 2.5비트 셀이다(예를 들어, 셀(203)과 연계된 6개의 할당된 프로그램 상태가 저장된 데이터의 2.5 이진 비트를 표현할 수 있다). 본 발명의 실시예들은 도 2에서 도시되는 예시로 국한되지 않는다.
예를 들어, 짝수 및 홀수 비트 라인 셀은 다양한 서로 다른 프로그램 상태 할당 및 이에 대응하는 서로 다른 비트 할당값을 가질 수 있다. 일부 실시예에서, 짝수 비트 라인 셀(202)은 6개의 상태로 프로그램가능하고(가령, 셀(202)은 2.5비트 셀이다), 홀수 비트 라인 셀(203)은 12개의 상태로 프로그램가능하다(가령, 셀(203)은 3.5비트 셀이다). 일부 실시예에서, 짝수 비트 라인 셀(202)은 3개의 상태로 프로그램가능하며(가령, 셀(202)은 1.5비트 셀이다), 홀수 비트 라인 셀(203)은 24개의 상태로 프로그램가능하다(가령, 셀(203)은 4.5비트 셀이다). 본 발명의 실시예는 비-정수 비트 할당값을 갖는 메모리 셀로 국한되지 않는다. 예를 들어, 일부 실시예에서, 짝수 및/또는 홀수 비트 라인 셀은 4개의 상태, 8개의 상태, 16개의 상태, 또는 32개의 상태로 각각 프로그램가능한 2비트, 3비트, 4비트, 또는 5비트 셀일 수 있다.
도 2에서 도시된 실시예는 짝수 비트 라인 셀(202) 및 홀수 비트 라인 셀(203)과 연계된 판독 마진(read margin)을 포함한다. Vt 분포 이미지(234-1, 234-2, ..., 234-N)에서 도시되는 바와 같이, 짝수 비트 라인 셀(202)은, 인접한 프로그램 상태(L1)와 프로그램 상태(L2) 사이에 관련 판독 마진(RDe)을 포함한다. Vt 분포 이미지(235-1, 235-2, ..., 235-N)에서 도시되는 바와 같이, 홀수 비트 라인 셀(203)은, 인접한 프로그램 상태(L1)와 프로그램 상태(L2) 사이에 관련 판독 마진(RDo)을 포함한다. 짝수 비트 라인 셀(202)이 홀수 비트 라인 셀(203)보다 더 적은 개수의 할당된 프로그램 상태/비트를 갖기 때문에, 판독 마진(RDe)은 판독 마진(RDo)보다 더 크다. 프로그래밍 윈도우(programming window)는 유한하기 때문에, 할당된 상태의 개수가 증가함에 따라 인접한 프로그램 상태 사이의 전압 마진은 감소한다. 인접한 프로그램 상태 사이의 판독 마진이 감소함에 따라, 목표 셀의 상태를 정확하게 판독할 수 있는 능력이 감소할 수 있다. 이 문제는, 목표 셀이 희망 상태로 프로그램된 후 이어서 프로그램되는 인접 셀에 의해 초래되는 FG-FG 간섭 효과로 인한 프로그램된 목표 셀로의 Vt 편이에 의해 악화될 수 있다.
도 2의 실시예에서 도시되는 바와 같이, 기입 동작 동안 먼저 프로그램된 짝수 비트 라인 셀(202)은, 기입 동작 동안 워드 라인(205)에 연결되어 있는 엮인 셀(202)보다 나중에 프로그램되는 홀수 비트 라인 셀(203)보다 더 적은 개수의 할당된 프로그램 상태를 갖는다. 짝수 비트 라인 셀(202)에, 뒤 이어 프로그램될 인접한 홀수 비트 라인 셀(203)에 할당된 프로그램 상태의 개수보다 더 적은 개수의 프로그램 상태를 할당하는 것은 다양한 이점을 제공할 수 있다. 예를 들어, 짝수 및 홀수 셀에 할당된 서로 다른 개수의 프로그램 상태는 교대로 프로그램되는 짝수 비트 라인 셀(202)과 홀수 비트 라인 셀(203)과 관련된 부정적인 FG-FG 간섭 효과를 감소시킬 수 있다.
예를 들어, 짝수 비트 라인 셀(202)이 홀수 비트 라인 셀(203)보다 먼저 프로그램되기 때문에, 상기 짝수 비트 라인 셀(202)에는 더 적은 개수의 프로그램 상태가 할당되며, 상기 더 적은 개수의 프로그램 상태는 인접한 상태들 사이에, 홀수 비트 라인 셀(203)에 대응하는 판독 마진(RDo)보다 더 큰 대응하는 판독 마진(RDe)을 갖는다. 짝수 비트 라인 셀(202)과 연계된 판독 마진(RDe)이 홀수 비트 라인 셀(203)과 연계된 판독 마진(RDo)보다 크기 때문에, 짝수 비트 라인 셀(202)은, 뒤 이어 프로그램되는 인접한 홀수 비트 라인 셀(203)로부터의 FG-FG 간섭과 연계된 Vt 편이로 인한 데이터 판독값 오류에 덜 영향을 받는다.
홀수 비트 라인 셀(203)이 짝수 비트 라인 셀(202)보다 나중에 프로그램되기 때문에, 상기 홀수 비트 라인 셀(203)에는 더 많은 개수의 프로그램 상태가 할당되며, 상기 더 많은 개수의 프로그램 상태는 인접한 상태들 사이에, 짝수 비트 라인 셀(202)에 대응하는 판독 마진(RDe)보다 더 작은 대응하는 판독 마진(RDo)을 갖는다. 짝수 비트 라인 셀(202)의 Vt 레벨이 희망 프로그램 상태로 프로그램되고, 뒤 이은 추가적인 프로그래밍에 의해 증가되지 않기 때문에, 홀수 비트 라인 셀(203)은 인접한 짝수 비트 라인 셀(202)에 의해 초래되는 FG-FG 간섭에 덜 영향을 받는다.
본 발명의 다양한 실시예에서, 인접한 비트 라인 셀(202 및 203)에 의해 저장되는 데이터는, 비휘발성 메모리 셀의 어레이와 연계된 프로세서, 또는 외부 호스트로부터 수신된 데이터 검색 요청(data retrieval request)에 반응하여 조합될 수 있다. 예를 들어, 도 2에서 도시된 실시예에서, 1.5비트/셀 비트 할당값을 갖는 셀(202)에 의해 저장되는 데이터는, 2.5비트/셀 비트 할당값을 갖는 인접 셀(203)에 의해 저장되는 데이터와 조합될 수 있다. 인접한 셀(202)과 셀(203)의 조합은 총 4의 논리 비트, 가령, 1.5+2.5비트를 나타낸다.
예를 들어, 도 2에서 도시된 실시예에서, 한 쌍의 인접한 셀들(가령, 3개의 할당된 프로그램 상태를 갖는 1.5비트 셀(202)과 6개의 할당된 프로그램 상태를 갖는 2.5비트 셀(203))이 4 이진 비트로 사상될 수 있다. 이러한 실시예에서, 인접한 3-상태 셀(202)과 6-상태 셀(203)은 조합된 18개의 가능한 상태(가령, 4 이진 비트를 나타내는 16개의 데이터 상태와 2개의 여분의 상태)를 갖는다.
일부 실시예에서, 선택된 워드 라인(가령, 워드 라인(205))에서 데이터를 검색(retrieve)하기 위해, 짝수 비트 라인과 홀수 비트 라인이 다 함께 감지될 수 있다. 이러한 실시예에서, 비트 라인(232-1, 232-2, ..., 232-N)에 연결되어 있는 셀(202)과 비트 라인(233-1, 233-2, ..., 233-N)에 연결되어 있는 셀(203)은 선택된 워드 라인(205)과 연계된 2개의 논리 데이터 페이지를 나타낼 수 있다. 해당업계 종사자면 알고 있다시피, 특정 워드 라인과 연계되는 논리 페이지는, 예를 들어, 각각 512바이트의 데이터를 나타내는 복수의 논리 섹터(logical sector)를 포함할 수 있다. 본 발명의 실시예는 특정 논리 페이지 크기나 논리 섹터 크기로 국한되거나, 특정 워드 라인(가령, 워드 라인(205))과 연계되는 특정 개수의 논리 페이지 및/또는 섹터로 국한되지 않는다.
도 3은 본 발명의 하나의 실시예에 따르는, 서로 다른 비트 할당값을 갖는 셀과 연계된 문턱 전압 분포 이미지를 도시한다. 도 3에서 도시된 실시예는 하나의 워드 라인(WL)(305)에 연결되어 있는 복수의 셀(302/303/306)을 도시한다. 도 3에서 도시될 때, 셀(302)은 짝수 넘버링된 비트 라인의 제 1 부분집합(332-1(BLe-1), 332-2(BLe-3) 및 332-3(BLe-5))에 연결되어 있다. 상기 셀(306)은 짝수 넘버링된 비트 라인의 제 2 부분집합(336-1(BLe-2) 및 336-2(BLe-4))에 연결되어 있다. 상기 셀(303)은 홀수 넘버링된 비트 라인(333-1(BLo-1), 333-2(BLo-2), 333-3(BLo-3) 및 333-4(BLo-4))에 연결되어 있다. 워드 라인(305)에 연결되어 있는 셀(302/303/306)의 패턴이 비트 라인 단위로 연속되며, 이때, 셀(303)은 인접 셀(302)과 인접 셀(306) 사이에 연결되어 있다. 즉, 홀수 비트 라인 셀(303)은 워드 라인(305)을 따라 인접하며 교대하는 짝수 비트 라인 셀들(302 및 306) 사이에서 엮여져 있다.
비트 라인은 동작 동안 셀(302/303/306)의 Vt 레벨을 판단하도록 사용될 수 있는 감지 회로(도면상 도시되지 않음)에 연결되어 있을 수 있음이 자명하다. 도 3의 실시예에서 단 하나의 워드 라인(305)이 도시되지만, 본 발명의 실시예들은 임의의 개수의 워드 라인(가령, 도 1에서 도시되는 워드 라인(105-1 내지 105-N))을 포함할 수 있다.
도 3의 실시예에서, 짝수 비트 라인 셀의 제 1 부분집합(302)은 집단적으로 다 함께 프로그램되고, 짝수 비트 라인 셀의 제 2 부분집합(306)은 집단적으로 다 함께 프로그램되며, 홀수 비트 라인 셀(303)이 집단적으로 다 함께 프로그램된다. 다양한 실시예에서, 홀수 비트 라인 셀(303)은 집단적으로 다 함께 판독되고 워드 라인(305)과 연계된 데이터의 홀수 페이지에 대응하며, 반면에, 짝수 비트 라인 셀(302 및 306)은 다 함께 판독되고, 조합되어, 워드 라인(305)과 연계된 데이터의 짝수 페이지에 대응한다.
도 3의 실시예는 각각의 짝수 비트 라인(332-1, 332-2 및 332-3)에 연결되어 있는 셀(302)에 대응하는 복수의 문턱 전압(Vt) 분포 이미지(334-1, 334-2 및 334-3)를 도시한다. Vt 분포 이미지(338-1 및 338-2)는 각각의 짝수 비트 라인(336-1 및 336-2)에 연결되어 있는 셀(306)에 대응한다. Vt 분포 이미지(335-1, 335-2, 335-3 및 335-4)는 각각의 홀수 비트 라인(333-1, 333-2, 333-3 및 333-4)에 연결되어 있는 셀(303)에 대응한다. 짝수 비트 라인의 Vt 분포 이미지(334-1, 334-2 및 334-3)는 3개의 할당된 프로그램 상태(가령, 도시된 Vt 분포(L0, L1 및 L2))를 갖는 셀(302)에 대응한다. 짝수 비트 라인의 Vt 분포 이미지(338-1 및 338-2)는 6개의 할당된 프로그램 상태(가령, 도시된 Vt 분포(L0, L1, L2, L3, L4 및 L5))를 갖는 셀(306)에 대응한다. 홀수 비트 라인의 Vt 분포 이미지(335-1, 335-2, 335-3 및 335-4)가 4개의 할당된 프로그램 상태(가령, 도시된 Vt 분포(L0, L1, L2 및 L3))를 갖는 홀수 비트 라인 셀(303)에 대응한다.
즉, 도 3에서 도시된 실시예에서, 짝수 비트 라인 셀(302)은, 상기 셀(302)의 Vt가 분포 이미지(334-1, 334-2 및 334-3)와 연계된 3개의 할당된 Vt 분포(L0, L1 및 L2) 중 하나 내에 있도록, 프로그램될 수 있다. 마찬가지로, 짝수 비트 라인 셀(306)은, 상기 셀(306)의 Vt가 분포 이미지(338-1 및 338-2)와 연계된 6개의 할당된 Vt 분포(L0, L1, L2, L3, L4 및 L5) 중 하나 내에 있도록, 프로그램될 수 있다. 홀수 비트 라인 셀(303)은, 상기 셀(303)의 Vt가 분포 이미지(335-1, 335-2, 335-3 및 335-4)와 연계된 4개의 할당된 Vt 분포(L0, L1, L2 및 L3) 중 하나 내에서 있도록 프로그램될 수 있다. L0 상태는 소거 상태, 또는 최하위 프로그램 상태라고 일컬어질 수 있다. 동작 중에, 메모리 셀(302, 303 및 306)은 기입 동작을 통해 각각의 할당된 상태 중 하나로 프로그램되기에 앞서서 L0 소거 상태가 될 수 있다.
동작 중에, 선택된 워드 라인(305)에 연결되어 있는 셀들(302/303/306)은 프로그래밍 시퀀스에 따라 기입되는데, 상기 프로그래밍 시퀀스는 짝수 비트 라인 셀의 제 1 부분집합(302)을 프로그램하는 것과, 이와 엮여져 있는 홀수 비트 라인 셀(303)을 프로그램하는 것보다 먼저, 짝수 비트 라인 셀의 제 1 부분집합(302)을 프로그램하는 것을 포함한다. 도 3에서 도시된 실시예와 연계된 프로그래밍 시퀀스는, 짝수 비트 라인 셀의 제 2 부분집합(306)을 프로그램하는 것보다 먼저, 홀수 비트 라인 셀(303)을 프로그램하는 것을 포함한다. 예를 들어, 짝수 비트 라인 셀의 제 1 절반부분(가령, 짝수 비트 라인(332-1, 332-2 및 332-3)에 연결되어 있는 셀(302))은 각각의 Vt 분포 이미지(334-1, 334-2 및 334-3)에서 나타난 3개의 프로그램 상태 중 하나로 프로그램된다. 뒤 이어, 홀수 비트 라인(가령, 333-1, 333-2, 333-3 및 333-4)에 연결되어 있는 셀(303)은 각각의 Vt 분포 이미지(335-1, 335-2, 335-3 및 335-4)에서 나타나는 4개의 프로그램 상태 중 하나로 프로그램된다. 뒤 이어, 짝수 비트 라인 셀의 제 2 절반부분(가령, 짝수 비트 라인(336-1 및 336-2)에 연결되어 있는 셀(306))은 각각의 Vt 분포 이미지(338-1 및 338-2)에서 나타난 6개의 프로그램 상태 중 하나로 프로그램된다.
도 3에서 도시되는 바와 같이, Vt 분포 이미지(334-1, 334-2 및 334-)는 1.5비트/셀을 나타내는 짝수 비트 라인 셀(302)에 대응하고, Vt 분포 이미지(338-1 및 338-2)는 2.5비트/셀을 나타내는 짝수 비트 라인 셀(306)에 대응하며, Vt 분포 이미지(335-1, 335-2, 335-3 및 335-4)는 2비트/셀을 나타내는 셀(303)에 대응한다. 즉, 주어진 메모리 셀(302/303/306)이 프로그램될 수 있는 할당되는 상태의 개수는, 주어진 셀에 의해 저장가능한 할당 이진 비트 수에 대응한다. 도 3에서 도시된 실시예에서, 짝수 비트 라인 셀(302 및 306)은 비-정수 비트 할당값(가령, 각각 1.5비트/셀 및 2.5비트/셀)을 가지며, 반면에, 홀수 비트 라인 셀(303)은 정수 비트 할당값(가령, 2비트/셀)을 갖는다. 일부 실시예에서, 인접한 짝수 비트 라인 셀들(가령, 짝수 비트 라인 셀(302)과, 그 옆에 인접하게 위치하는 비트 라인에 연결되어 있는 셀(306))에 대한 비트 할당값의 합계는, 홀수 비트 라인 셀(303)에 대한 비트 할당값의 두 배인 비트 할당값이 된다. 예를 들어, 도 3에서 도시된 실시예에서, 짝수 비트 라인 셀(302)에 대한 비트 할당값(가령, 1.5비트/셀)과 짝수 비트 라인 셀(306)에 대한 비트 할당값(가령, 2.5비트/셀)의 합계는, 홀수 비트 라인 셀(303)에 대한 비트 할당값(가령, 2비트/셀)의 두 배인 4비트/셀이 된다. 본 발명의 실시예들은 도 3에서 도시된 예시에 국한되지 않는다.
다양한 선행 프로그래밍 시퀀스(prior programming sequence)에서, 모든 홀수 비트 라인 셀은 집단적으로 다 함께 프로그램되고, 모든 짝수 비트 라인 셀은 집단적으로 다 함께 프로그램된다. 이러한 선행 접근법에서, 짝수 비트 라인 셀에, 홀수 비트 라인 셀과 동일한 개수의 프로그램 상태가 할당된다(가령, 짝수 비트 라인 셀과 홀수 비트 라인 셀이 셀 당 동일한 비트 할당값을 갖는다). 이와 달리, 본 발명의 다양한 실시예에서, 주어진 워드 라인을 따르는 짝수 및/또는 홀수 비트 라인에 연결되어 있는 셀의 다수의 부분집합들이 서로 다른 시점에서 따로 따로 프로그램될 수 있다. 예를 들어, 도 3의 실시예와 관련하여 기재된 바와 같이, 짝수 비트 라인 셀의 제 1 부분집합(가령, 302)은, 짝수 비트 라인 셀의 제 2 부분집합(가령, 306)이 프로그램되는 것보다 먼저, 다 함께 프로그램된다. 도 3의 실시예에서, 짝수 비트 라인 셀(302)은 주어진 워드 라인과 연계되는 짝수 비트 라인의 절반부분(가령, BLe-1, BLe-3, BLe-5 등)에 연결되어 있는 셀을 나타내고, 짝수 비트 라인 셀(306)은 주어진 워드 라인(가령, 305)과 연계된 짝수 비트 라인의 나머지 절반부분(BLe-2, BLe-4 등)에 연결되어 있는 셀을 나타낸다. 본 발명의 실시예들은 주어진 워드 라인의 셀이 임의의 특정 개수의 부분집합으로 분할되는 프로그래밍 시퀀스에 국한되지 않는다. 예를 들어, 일부 실시예에서, 짝수 비트 라인 셀 및/또는 홀수 비트 라인 셀이 셋 이상의 부분집합으로 분할될 수 있다.
도 3에서 도시된 실시예는 짝수 비트 라인 셀의 제 1 부분집합(302), 짝수 비트 라인 셀의 제 2 부분집합(306) 및 홀수 비트 라인 셀(303)과 연계된 판독 마진을 포함한다. Vt 분포 이미지(334-1, 334-2 및 334-3)에서 도시되는 바와 같이, 짝수 비트 라인 셀의 제 1 부분집합(302)은 인접한 프로그램 상태(L1 및 L2) 사이에, 관련 판독 마진(RDe-1)을 포함한다. Vt 분포 이미지(338-1 및 338-2)에서 도시되는 바와 같이, 짝수 비트 라인 셀의 제 2 부분집합(306)은 인접한 프로그램 상태(L1 및 L2) 사이에, 관련 판독 마진(RDe-2)을 포함한다. Vt 분포 이미지(335-1, 335-2, 335-3 및 335-4)에서 나타나는 바와 같이, 홀수 비트 라인 셀(303)은 인접한 프로그램 상태(L1 및 L2) 사이에, 관련 판독 마진(RDo)을 포함한다.
도 3에서 도시되는 실시예에서, 짝수 비트 라인 셀의 제 1 부분집합(302)은 짝수 비트 라인 셀의 제 2 부분집합(306) 및 홀수 비트 라인 셀(303)보다 더 적은 수의 할당된 프로그램 상태/비트를 갖기 때문에, 판독 마진(RDe-1)은 판독 마진(RDe-2 및 RDo)보다 더 크다. 마찬가지로, 홀수 비트 라인 셀(303)은 짝수 비트 라인 셀의 제 2 부분집합(306)보다 더 적은 수의 할당된 프로그램 상태/비트를 갖기 때문에, 판독 마진(RDo)은 판독 마진(RDe-2)보다 더 크다. 앞서 언급된 바와 같이, 프로그램 윈도우는 유한하기 때문에, 할당되는 상태의 개수가 증가함에 따라 인접한 프로그램 상태들 사이의 전압 마진이 감소한다. 인접한 프로그램 상태들 사이의 판독 마진이 감소함에 따라, 목표 셀의 상태를 정확하게 판독하는 능력이 감소할 수 있다. 이러한 문제가, 목표 셀이 희망 상태로 프로그램되는 것에 뒤 이어 프로그램되는 인접한 셀에 의해 야기되는 FG-FG 간섭 효과로 인한 프로그램된 목표 셀로의 Vt 편이에 의해 악화될 수 있다.
도 3의 실시예에서 도시된 바와 같이, 기입 동작 동안 먼저 프로그램되는 짝수 비트 라인 셀의 제 1 부분집합(302)은, 기입 동작 동안 워드 라인(305)에 연결되어 있는 엮여진 셀(302)보다 나중에 프로그램되는 짝수 비트 라인 셀의 제 2 부분집합(306)과 짝수 비트 라인 셀(303)보다, 더 적은 개수의 할당된 프로그램 상태를 갖는다. 도 3의 실시예에서, 기입 동작 중에 두 번째에서 프로그램되는 홀수 비트 라인 셀(303)은, 기입 동작 중에 워드 라인(305)에 연결되어 있는 엮여 있는 셀(303) 다음에 프로그램되는 짝수 비트 라인 셀의 제 2 부분집합(306)보다 더 적은 개수의 할당된 프로그램 상태를 갖는다.
본 발명의 다양한 실시예는, 복수의 셀들과 연계된 프로그래밍 시퀀스를 바탕으로 하여, 주어진 워드 라인(가령, 305)에 연결되어 있는 셀에 할당되는 프로그램 상태의 개수를 변화시키는 것을 포함한다. 비트 라인 단위로, 할당되는 프로그램 상태의 개수를 변화시킴으로써, 선택된 워드 라인을 따라 인접한 셀들을 프로그램하는 것과 관련된 부정적인 FG-FG 간섭 효과가 감소될 수 있다. 인접한 플로팅 게이트들이 물리적으로 서로 가까울수록, 이러한 부정적인 FG-FG 간섭 효과가 더 문제가 된다. 주어진 워드 라인에 연결되어 있는 셀에 대한 할당된 프로그램 상태의 개수 및/또는 비트 할당의 수가 비트 라인 단위로 변하는 실시예에서, 선택된 워드 라인의 먼저 프로그램될 셀의 부분집합에, 상기 선택된 워드 라인의 뒤 이어 프로그램될 셀의 부분집합보다 더 적은 수의 프로그램 상태 및/또는 비트를 할당하는 것이 다양한 이점을 제공할 수 있다.
예를 들어, 도 3에서 도시된 실시예에서, 짝수 비트 라인 셀의 제 1 부분집합(302)은, 짝수 비트 라인 셀의 제 2 부분집합(306)과 홀수 비트 라인 셀(303)보다 먼저 프로그램되기 때문에, 상기 짝수 비트 라인 셀의 제 1 부분집합(302)에 더 적은 개수의 프로그램 상태가 할당되며, 상기 더 적은 개수의 프로그램 상태들은 인접한 상태들 사이에, 짝수 비트 라인 셀의 제 2 부분집합(306) 및 홀수 비트 라인 셀(303) 각각에 대응하는 판독 마진(RDo 및 RDe-2)보다 더 큰 대응하는 판독 마진(RDe-1)을 갖는다. 짝수 비트 라인 셀(302)과 연계된 판독 마진(RDe-1)이 홀수 비트 라인 셀(303) 및 짝수 비트 라인 셀(306)과 연계된 판독 마진(RDo 및 RDe-2)보다 크기 때문에, 상기 짝수 비트 라인 셀(302)은, 뒤 이어 프로그램되는 인접한 홀수 비트 라인 셀(303) 및/또는 인접한 짝수 비트 라인 셀(306)로부터의 FG-FG 간섭과 관련된 Vt 편이로 인한 데이터 판독값 오류에 덜 영향을 받는다.
도 3에서 도시된 실시예에서, 홀수 비트 라인 셀(303)은 짝수 비트 라인 셀(302)보다 나중에 프로그램되기 때문에, 홀수 비트 라인 셀(303)에는 더 많은 개수의 프로그램 상태가 할당되며, 상기 더 많은 개수의 프로그램 상태는 인접한 상태들 사이에, 짝수 비트 라인 셀(302)에 대응하는 판독 마진(RDe-1)보다 더 작은 대응하는 판독 마진(RDo)을 갖는다. 짝수 비트 라인 셀(302)의 Vt 레벨이 희망 프로그램 상태로 프로그램되기 때문에(가령, 짝수 비트 라인 셀(302)이 희망 프로그램 상태에 도달한 후에는 추가적인 프로그래밍을 통해 짝수 비트 라인 셀(302)의 Vats가 증가하지 않기 때문에), 홀수 비트 라인 셀(303)은 인접한 짝수 비트 라인 셀(302)의 프로그래밍에 의해 초래되는 FG-FG 간섭에 영향을 덜 받는다.
그러나 도 3에서 도시된 실시예에서, 짝수 비트 라인 셀의 제 2 부분집합(306)은, 인접한 홀수 비트 라인 셀이 희망 프로그램 상태로 프로그램된 것에 뒤 이어, 프로그램된다. 짝수 비트 라인 셀의 제 2 부분집합(306)은, 홀수 비트 라인 셀(303)보다 나중에 프로그램되기 때문에, 짝수 비트 라인 셀(306)에는 더 많은 개수의 프로그램 상태가 할당되며, 상기 더 많은 개수의 프로그램 상태는 인접한 상태들 사이에, 홀수 비트 라인 셀(303)에 대응하는 판독 마진(RDo)보다 더 작은 대응하는 판독 마진(RDe-2)을 갖는다. 홀수 비트 라인 셀(303)의 Vt 레벨은 희망 프로그램 상태로 프로그램되기 때문에(가령, 홀수 비트 라인 셀(303)이 희망 프로그램 상태에 도달한 후에는 추가적인 프로그래밍을 통해 상기 홀수 비트 라인 셀(303)의 Vats가 증가하지 않기 때문에), 짝수 비트 라인 셀(306)은 인접한 홀수 비트 라인 셀(303)의 프로그래밍에 의해 초래된 FG-FG 간섭에 덜 영향 받는다.
본 발명의 다양한 실시예에서, 인접한 홀수 비트 라인 셀(303)에 의해 저장되는 데이터들은 집단적으로 다 함께 판독되며, 주어진 워드 라인(305)과 연계되는 논리적 데이터 페이지(가령, 홀수 논리 페이지)에 대응할 수 있다. 이러한 실시예에서, 짝수 비트 라인 셀의 제 1 부분집합(302) 및 짝수 비트 라인 셀의 제 2 부분집합(306)도 집단적으로 다 함께 판독될 수 있으며, 주어진 워드 라인(305)과 연계되는 논리적 데이터 페이지(가령, 짝수 논리 페이지)에 대응할 수 있다. 짝수 비트 라인 셀의 제 1 부분집합(302)과 짝수 비트 라인 셀의 제 2 부분집합(306)이 다 함께 판독되는 실시예에서, 인접한 짝수 비트 라인 셀들(가령, 짝수 비트 라인(332-1)에 연결되어 있는 셀(302)과 짝수 비트 라인(336-1)에 연결되어 있는 셀(306))이, 비휘발성 메모리 셀의 어레이와 연계된 프로세서나 외부 호스트로부터 수신되는 데이터 검색 요청(data retrieval request)에 따라서, 조합될 수 있다. 예를 들어, 도 3에서 도시된 실시예에서, 1.5비트/셀의 비트 할당값을 갖는 짝수 비트 라인 셀(302)에 의해 저장되는 데이터가, 2.5비트/셀의 비트 할당값을 갖는 인접한 짝수 비트 라인 셀(306)에 의해 저장되는 데이터와 조합되어, 인접한 짝수 비트 라인 셀(302)과 셀(306)의 조합이 총 4의 논리 비트, 가령, 1.5+2.5비트 또는 2비트/셀을 나타낼 수 있다.
도 3에서 도시된 실시예에서, 한 쌍의 인접한 짝수 비트 라인 셀(가령, 3개의 할당된 프로그램 상태를 갖는 1.5비트 셀(302)과 6개의 할당된 프로그램 상태를 갖는 2.5비트 셀(306))이 4 이진 비트로 사상될 수 있다. 이러한 실시예에서, 인접한 3-상태 셀(302)과 6-상태 셀(306)은 조합된 18개의 가능한 상태를 갖는다(가령, 셀(302)과 셀(306)의 조합이 4 이진 비트를 나타내는 16개의 데이터 상태와 2개의 여분의 상태로 사상될 수 있다). 이러한 실시예에서, 한 쌍의 인접한 홀수 비트 라인 셀(가령, 4개의 할당된 프로그램 상태를 갖는 2비트 셀(303))도 4 이진 비트로 사상되어, 선택된 워드 라인에 연계된 논리적 홀수 페이지 크기와 논리적 짝수 페이지 크기가 서로 같아질 수 있다.
도 3에서 도시된 실시예에서, 셀(302)에 연결되어 있는 짝수 비트 라인과 셀(306)에 연결되어 있는 짝수 비트 라인은 다 함께 감지되어, 선택된 워드 라인(305)으로부터 데이터를 검색할 수 있다. 셀(303)에 연결되어 있는 홀수 비트 라인들도 다 함께 감지되어, 선택된 워드 라인(305)으로부터 데이터를 검색할 수 있다. 이러한 실시예에서, 워드 라인(305)의 짝수 비트 라인 셀(302 및 306)에 저장된 데이터는 논리적 데이터 페이지를 나타내고, 워드 라인(305)의 홀수 비트 라인 셀(303)에 저장된 데이터는 상이한 논리적 데이터 페이지를 나타낸다.
도 4는 본 발명의 하나의 실시예에 따라 프로그램된 하나 이상의 메모리 장치(420)를 갖는 전자 메모리 시스템(400)의 기능 블록도이다. 메모리 시스템(400)은 다중레벨 비휘발성 셀의 메모리 어레이(430)를 포함하는 비휘발성 메모리 장치(420)에 연결된 프로세서(410)를 포함한다. 메모리 시스템(400)이 별도의 집적 회로를 포함하거나, 프로세서(410)와 메모리 장치(420) 모두가 동일한 집적 회로 상에 위치할 수 있다. 상기 프로세서(410)는 마이크로프로세서, 또는 그 밖의 다른 임의의 타입의 제어 회로(가령, ASIC(application-specific integrated circuit))일 수 있다.
명료성을 위해, 본 발명과 특정 관련성이 있는 특징에 초점을 맞추기 위해 전자 메모리 시스템(400)은 단순화되었다. 메모리 장치(420)는 비휘발성 메모리 셀(430)의 어레이를 포함하며, 상기 비휘발성 메모리 셀(430)은 NAND 아키텍처를 갖는 플로팅 게이트 플래시 메모리 셀일 수 있다. 메모리 셀의 각각의 로우의 제어 게이트는 하나의 워드 라인과 연결되어 있으며, 반면에, 메모리 셀의 드레인 영역은 비트 라인에 연결되어 있다. 도 1에서 도시된 바와 같이, 메모리 셀의 소스 영역은 소스 라인에 연결되어 있다. 해당업계 종사자라면 알다시피, 비트 라인 및 소스 라인으로 메모리 셀을 연결하는 방식은, 어레이가 NAND 아키텍처, NOR 아키텍처 및 AND 아키텍처를 갖는지, 또는 그 밖의 다른 임의의 메모리 어레이 아키텍처를 갖는지에 따라 달라진다.
도 4의 실시예는 I/O 연결(462)을 통해 제공되는 어드레스 신호를 I/O 회로(460)를 통해 래치(latch)하기 위한 어드레스 회로(440)를 포함한다. 로우 디코더(row decoder, 444) 및 컬럼 디코더(column decoder, 446)에 의해, 어드레스 신호가 수신되고 디코딩되어, 메모리 어레이(430)를 액세스할 수 있다. 본 발명에 따르면, 해당업계 종사자라면 어드레스 입력 연결의 개수가 메모리 어레이(430)의 밀도 및 아키텍처에 따라 달라지며, 메모리 셀의 개수와 메모리 블록 및 어레이의 개수 모두가 증가하면 어드레스의 개수가 증가함을 알 것이다.
본원에서 기재된 실시예에 따라 비휘발성 셀의 메모리 어레이(430)는 가변 개수의 할당된 프로그램 상태와 가변 비트 할당값을 갖는 비휘발성 다중레벨 메모리 셀을 포함할 수 있다. 메모리 장치(420)는, 감지/버퍼 회로(이 실시예에서는 판독/래치 회로(450)일 수 있음)를 이용하여 메모리 어레이 컬럼에서의 전압 및/또는 전류 변화를 감지함으로써, 메모리 어레이(430)의 데이터를 판독한다. 판독/래치 회로(450)는 메모리 어레이(430)로부터 데이터 페이지 또는 데이터 로우를 판독하고 래치할 수 있다. 프로세서(410)를 이용한 I/O 연결(462)을 통한 양방향 데이터 통신을 위해 I/O 회로(460)가 포함된다. 메모리 어레이(430)로 데이터를 기입하기 위한 기입 회로(455)가 포함된다.
제어 회로(470)는, 제어 연결(472)에 의해 프로세서(410)로부터 제공되는 신호를 디코딩한다. 이들 신호는 메모리 어레이(430)에 대한 동작(가령, 데이터 판독, 데이터 기입 및 데이터 소거 동작)을 제어하도록 사용되는 칩 신호(chip signal), 기입 활성화 신호(write enable signal) 및 어드레스 래치 신호(address latch signal)를 포함할 수 있다. 다양한 실시예에서, 제어 회로(470)는 본 발명의 실시예에 따르는 동작 및 프로그래밍을 수행하도록 프로세서(410)로부터의 인스트럭션을 실행시킨다. 상기 제어 회로(470)는 상태 머신, 시퀀서(sequencer), 또는 그 밖의 다른 임의의 타입의 제어기일 수 있다. 해당업계 종사자라면 추가적인 회로 및 제어 신호가 제공될 수 있으며, 도 4의 메모리 장치 세부사항은 설명의 편의를 위해 간소화된 것임을 알 것이다.
도 5는 본 발명의 하나의 실시예에 따라 프로그램된 하나 이상의 메모리 장치를 갖는 메모리 모듈의 기능 블록도이다. 메모리 모듈(500)은 메모리 카드로 도시되었지만, 메모리 모듈(500)을 참조하여 설명되는 개념은 그 밖의 다른 타입의 탈착가능형, 또는 휴대용 메모리(가령, USB 플래시 드라이브)에 적용가능하며, 본원에서 사용될 때 “메모리 모듈”의 범위 내에 있는 것으로 의도된다. 덧붙이자면, 도 5에서 하나의 예시적 폼 팩터가 도시되지만, 메모리 모듈(500)을 참조하여 설명되는 개념은 그 밖의 다른 폼 팩터에도 적용가능하다.
일부 실시예에서, 메모리 모듈(500)은 하나 이상의 메모리 장치(510)를 넣기 위한 하우징(505)을 포함할 것이지만, 이러한 하우징은 모든 장치 응용예에 필수적인 것은 아니다. 하나 이상의 메모리 장치(510)는, 본원에서 기재된 실시예에 따라 판독될 수 있는 비휘발성 다중레벨 메모리 셀의 어레이를 포함한다. 하우징(505)(제공되는 경우)은 호스트 장치와의 통신을 위한 하나 이상의 접촉부(515)를 포함한다. 호스트 장치의 예로는, 디지털 카메라, 디지털 레코딩 및 재생 장치, PDA, 개인용 컴퓨터, 메모리 카드 판독기, 인터페이스 허브 등이 있다. 일부 실시예에 있어서, 상기 접촉부(515)는 표준화된 인터페이스의 형태를 갖는다. 예를 들어, USB 플래시 드라이브를 사용할 때, 상기 접촉부(515)는 USB 타입-A 메일 커넥터(male connector)의 형태를 가질 수 있다. 일부 실시예에 있어서, 상기 접촉부(515)는 반-독점적(semi-proprietary) 인터페이스의 형태를 가지며, 예를 들어, 이러한 인터페이스 형태는 SanDisk Corporation에서 제공하는 CompactFlashTM 메모리 카드, Sony Corporation에서 제공하는 Memory StickTM 메모리, Toshiba Corporation에서 제공하는 SD Secure DigitalTM 메모리 카드 등에서 발견될 수 있다. 그러나 일반적으로 접촉부(515)는 메모리 모듈(500)과 접촉부(515)를 위한 호환가능한 리셉터를 갖는 호스트 사이에서 제어, 어드레스 및/또는 데이터 신호를 통과시키기 위한 인터페이스를 제공한다.
메모리 모듈(500)은, 선택사항으로서, 하나 이상의 집적 회로 및/또는 이산 구성요소일 수 있는 추가적인 회로(520)를 포함할 수 있다. 일부 실시예에 있어서, 추가적인 회로(520)는 복수의 메모리 장치(510) 간의 액세스를 제어하기 위한, 또는 외부 호스트와 메모리 장치(510) 사이에 해석 계층(translation layer)을 제공하기 위한, 또는 둘 모두를 위한 메모리 제어기(가령, 제어 회로)를 포함할 수 있다. 예를 들어, 복수의 접촉부(515)와 하나 이상의 메모리 장치(510)로의 복수의 연결 간에 1대1 대응이 존재하지 않을 수 있다. 따라서 적정 시점에서 적정 I/O 연결에서 적정 신호를 수신하도록, 또는 적정 시점에서 적정 접촉부(515)에서 적정 신호를 제공하도록 메모리 제어기가 메모리 장치(510)의 I/O 연결(도 5에는 도시되지 않음)을 선택적으로 연결할 수 있다. 마찬가지로, 호스트와 메모리 모듈(500) 간의 통신 프로토콜은 메모리 장치(510)의 액세스를 위해 요구되는 것과는 상이할 수 있다. 그 후, 메모리 제어기는 호스트로부터 수신된 명령어 시퀀스를, 메모리 장치(510)로의 바람직한 액세스를 달성하기에 적합한 명령어 시퀀스로 해석할 수 있다. 이러한 해석은 명령어 시퀀스에 추가로 신호 전압 레벨의 변화를 더 포함할 수 있다.
추가적인 회로(520)는 메모리 장치(510)의 제어와 관련되지 않은 기능(가령, ASIC에 의해 수행될 수 있는 것과 같은 논리 기능)을 더 포함할 수 있다. 또한 상기 추가적인 회로(520)는 메모리 모듈(500)로의 판독 또는 기입 액세스를 제한하기 위한 회로(가령, 가령, 패스워드 보호, 또는 생체인식(biometric) 등)도 포함할 수 있다. 상기 추가적인 회로(520)는 메모리 모듈(500)의 상태를 나타내기 위한 회로를 포함할 수 있다. 예를 들어, 상기 추가적인 회로(520)는 메모리 모듈(500)로 전력이 공급되는지의 여부와 메모리 모듈(500)이 현재 액세스 중인지의 여부를 판단하고, 메모리 모듈(500)의 상태에 대한 표시(indication)(가령, 전력이 공급되는 동안은 일정한 빛(solid light), 액세스 되는 동안은 깜박거리는 빛)를 디스플레이하기 위한 기능을 포함할 수 있다. 추가적인 회로(520)는 수동 장치(가령, 메모리 모듈(500) 내의 전력 요구치를 조정하는 것을 보조하기 위한 디커플링 커패시터)를 더 포함할 수 있다.
결론
비휘발성 메모리 셀을 운용하기 위한 방법, 장치, 모듈 및 시스템이 제시되었다. 한 가지 방법 실시예는 워드 라인에 연결되어 있는 제 1 셀에, 상기 제 1 셀이 프로그램될 수 있는 제 1 개수의 프로그램 상태들을 할당하는 단계를 포함한다. 상기 방법은 상기 워드 라인에 연결되어 있는 제 2 셀에, 상기 제 2 셀이 프로그램될 수 있는 제 2 개수의 프로그램 상태들을 할당하는 단계를 포함하며, 이때, 상기 프로그램 상태의 제 2 개수는 프로그램 상태의 제 1 개수보다 더 크다. 상기 방법은 상기 제 2 셀을 상기 제 2 개수의 프로그램 상태들 중 하나로 프로그램하기 전에, 상기 제 1 셀을 상기 제 1 개수의 프로그램 상태들 중 하나로 프로그램하는 단계를 포함한다.
일부 실시예에서, 상기 워드 라인에 연결되어 있는 제 3 셀에, 상기 제 3 셀이 프로그램될 수 있는 제 3 개수의 프로그램 상태들이 할당된다. 이러한 실시예에서, 프로그램 상태의 제 3 개수는 프로그램 상태의 제 2 개수보다 크며, 상기 제 3 셀은 상기 제 1 셀 및 상기 제 2 셀보다 나중에 프로그램된다. 복수의 셀에 할당되는 프로그램 상태의 개수 및/또는 상기 셀의 비트 할당값은 상기 복수의 셀과 연계된 프로그램 시퀀스를 기초로 할 수 있다.
본원에서 특정 실시예가 도시되고 기재되었지만, 해당업계 종사자라면 동일한 결과를 얻기 위해 계산된 배열이 제시된 특정 실시예를 대체할 수 있음을 알 것이다. 본 발명은 본원의 다양한 실시예의 각색이나 변형을 포함한다. 지금까지의 기재는 예를 들기 위한 것이지, 제한하기 위한 것이 아니다. 해당업계 종사자라면, 지금까지의 기재를 통해, 앞서 언급된 실시예들의 조합과, 본원에서 특정하게 언급되지 않은 그 밖의 다른 실시예들도 자명하게 이해할 것이다. 본 발명의 다양한 실시예의 범위는 앞서 언급된 구조와 방법이 사용되는 그 밖의 다른 응용예를 포함한다. 따라서 본 발명의 다양한 실시예의 범위는 첨부된 청구범위를 참조하되, 상기 청구범위의 등가물의 전체 범위와 함께 판단될 것이다.
지금까지 기재된 발명의 구체적 내용에서, 기재를 간소화하기 위한 목적으로 다양한 특징들이 하나의 단일 실시예로 그룹지워졌다. 이러한 기재 방법이 본 발명의 실시예들이 각각의 청구항에서 명시적으로 기재된 것보다 더 많은 특징을 사용해야 한다는 의도로 받아들여져선 안된다. 오히려, 이하의 청구범위가 반영하는 바와 같이, 발명의 대상은 하나의 실시예의 모든 특징들보다 더 적은 특징을 사용한다. 따라서 다음의 청구범위는 상세한 설명에 포함되는 것이며, 각각의 청구항은 개별 실시예로서 독립적이다.

Claims (25)

  1. 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법에 있어서, 상기 방법은
    로우 선택 라인(row select line)에 연결되어 있는 제 1 셀에, 상기 제 1 셀이 프로그램될 제 1 개수의 프로그램 상태를 할당하는 단계와,
    상기 로우 선택 라인에 연결되어 있는 제 2 셀에, 상기 제 2 셀이 프로그램될 제 2 개수의 프로그램 상태를 할당하는 단계로서, 이때, 상기 제 2 개수의 프로그램 상태는 상기 제 1 개수의 프로그램 상태보다 많은 것을 특징으로 하는, 상기 할당하는 단계와,
    상기 로우 선택 라인에 연결되어 있는 제 3 셀에, 상기 제 3 셀이 프로그램될 제 3 개수의 프로그램 상태를 할당하는 단계로서, 이때, 프로그램 상태의 제 3 개수는 프로그램 상태의 제 1 개수 및 프로그램 상태의 제 2 개수와 상이한 것을 특징으로 하는, 상기 할당하는 단계와,
    상기 제 2 셀을 제 2 개수의 프로그램 상태 중 하나로 프로그램하기 전에, 상기 제 1 셀을 상기 제 1 개수의 프로그램 상태 중 하나로 프로그램하는 단계
    를 포함하며, 상기 할당하는 단계는, 제 1 셀과 제 3 셀 각각에, 상기 셀에 대한 비-정수 비트 할당값(non-integer bit assignment)에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  2. 제 1 항에 있어서, 상기 방법은, 데이터 검색 요청(data retrieval request)에 응답하여, 제 1 프로그램된 셀에 의해 저장된 데이터와, 제 3 프로그램된 셀에 의해 저장된 데이터를 조합하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  3. 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법에 있어서, 상기 방법은,
    로우 선택 라인(row select line)에 연결되어 있는 제 1 셀에, 상기 제 1 셀이 프로그램될 제 1 개수의 프로그램 상태를 할당하는 단계와,
    상기 로우 선택 라인에 연결되어 있는 제 2 셀에, 상기 제 2 셀이 프로그램될 제 2 개수의 프로그램 상태를 할당하는 단계로서, 이때, 상기 제 2 개수의 프로그램 상태는 상기 제 1 개수의 프로그램 상태보다 많은 것을 특징으로 하는, 상기 할당하는 단계와,
    상기 로우 선택 라인에 연결되어 있는 제 3 셀에, 상기 제 3 셀이 프로그램될 제 3 개수의 프로그램 상태를 할당하는 단계로서, 이때 상기 제 3 개수의 프로그램 상태는 상기 제 2 개수의 프로그램 상태보다 많은 것을 특징으로 하는, 상기 할당하는 단계와,
    상기 제 2 셀을 제 2 개수의 프로그램 상태 중 하나로 프로그램하는 것과, 상기 제 3 셀을 제 3 개수의 프로그램 상태 중 하나로 프로그램하는 것보다 먼저 상기 제 1 셀을 상기 제 1 개수의 프로그램 상태 중 하나로 프로그램하는 단계
    를 포함하며, 이때, 할당하는 단계는, 상기 제 1 셀에, 상기 제 1 셀에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계와, 상기 제 3 셀에, 상기 제 3 셀에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  4. 제 3 항에 있어서, 상기 방법은
    상기 제 1 셀에 대한 비-정수 비트 할당값과 제 3 셀에 대한 비-정수 비트 할당값의 합이 상기 제 2 셀의 비트 할당값의 2배가 되도록, 상기 제 1 셀과 제 3 셀에, 프로그램 상태의 개수를 할당하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  5. 제 4 항에 있어서, 상기 제 2 셀은 상기 제 1 셀과 제 3 셀 사이의 로우 선택 라인에 연결되어 있으며, 상기 방법은 프로그램된 제 1 셀과 프로그램된 제 3 셀을 다 함께 판독하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  6. 제 5 항에 있어서, 상기 방법은 프로그램된 제 1 셀로부터 판독된 데이터와, 프로그램된 제 3 셀로부터 판독된 데이터를 조합하는 단계를 포함하며, 이때, 상기 판독된 데이터는 논리적 데이터 페이지(logical page of data)에 대응하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  7. 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법에 있어서, 상기 방법은
    제 1 로우 선택 라인에 연결되어 있는 복수의 셀에, 상기 셀들이 프로그램될 복수의 프로그램 상태를 할당하는 단계와,
    상기 복수의 셀과 연계된 프로그래밍 시퀀스를 기초로, 상기 복수의 셀에 할당된 프로그램 상태의 개수를 변화시키는 단계
    를 포함하며, 상기 프로그래밍 시퀀스는 상기 복수의 셀의 제 2 부분집합을 프로그램하는 단계 전에 상기 복수의 셀의 제 1 부분집합을 프로그램하는 단계를 포함하며, 할당된 프로그램 상태의 개수를 변화시키는 단계는
    상기 제 1 부분집합에 제 1 개수의 프로그램 상태를 할당하는 단계와,
    상기 제 2 부분집합에 제 2 개수의 프로그램 상태를 할당하는 단계로서, 이때, 상기 제 2 개수의 프로그램 상태는 상기 제 1 개수의 프로그램 상태보다 많은 것을 특징으로 하는, 상기 할당하는 단계
    를 포함하며,
    상기 프로그래밍 시퀀스는 상기 복수의 셀의 제 2 부분집합을 프로그램하는 단계 후에 상기 복수의 셀의 제 3 부분집합을 프로그램하는 단계를 포함하며, 상기 할당된 프로그램 상태의 개수를 변화시키는 단계는 제 3 부분집합에 제 3 개수의 프로그램 상태를 할당하는 단계를 포함하며, 이때 상기 제 3 개수의 프로그램 상태는 상기 제 2 개수의 프로그램 상태보다 더 많고,
    상기 제 1 개수의 프로그램 상태를 할당하는 단계는 상기 제 1 부분집합에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하고, 상기 셀의 제 1 부분집합은 짝수 넘버링된 감지 라인에 연결되어 있고, 상기 제 2 개수의 프로그램 상태를 할당하는 단계는 상기 제 2 부분집합에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하며, 이때, 제 2 부분집합에 대한 비-정수 비트 할당값은 제 2 부분집합에 대한 비트 할당값보다 큰 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 제 1 부분집합을 프로그램하는 단계는 복수의 짝수 넘버링된 감지 라인에 연결되어 있는 부분집합을 프로그램하는 단계를 포함하며,
    상기 제 2 부분집합을 프로그램하는 단계는 복수의 홀수 넘버링된 감지 라인에 연결되어 있는 부분집합을 프로그램하는 단계를 포함하며,
    상기 제 3 부분집합을 프로그램하는 단계는 제 1 복수의 짝수 넘버링된 감지 라인과 상이한 복수의 짝수 넘버링된 감지 라인에 연결되어 있는 부분집합을 프로그램하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 제 1 개수의 프로그램 상태를 할당하는 단계는 제 1 부분집합에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하며,
    상기 제 3 개수의 프로그램 상태를 할당하는 단계는 제 3 부분집합에 대한 비-정수 비트 할당값에 대응하는 개수의 프로그램 상태를 할당하는 단계를 포함하는 것을 특징으로 하는 비휘발성 다중레벨 메모리 셀의 어레이를 운용하기 위한 방법.
  10. 비휘발성 메모리 장치에 있어서, 상기 장치는
    로우 선택 라인(row select line)에 의해 연결되어 있는 로우(row)와 감지 라인(sense line)에 의해 연결되어 있는 컬럼(column)으로 배열된 비휘발성 메모리 셀의 어레이와,
    감지 라인 단위로 수행되는 프로그래밍 시퀀스에 따라, 선택된 로우 선택 라인에 연결되어 있는 셀을 프로그램하도록 구성되며, 상기 어레이에 연결되어 있는 제어 회로
    를 포함하며, 이때,
    선택된 로우 선택 라인에 연결되어 있고, 첫 번째로 프로그램될 복수의 감지 라인과 연계된 셀은 할당된 제 1 개수의 프로그램 상태를 가지며,
    선택된 로우 선택 라인에 연결되어 있고, 두 번째로 프로그램될 복수의 감지 라인과 연계된 셀은 할당된 제 2 개수의 프로그램 상태를 가지며, 상기 할당된 제 2 개수의 프로그램 상태는 상기 할당된 제 1 개수의 프로그램 상태보다 많고,
    상기 어레이는, 상기 선택된 로우 선택 라인에 연결되어 있으며, 할당된 제 3 개수의 프로그램 상태로 프로그램될 셀을 포함하며,
    할당되는 프로그램 상태의 제 1 개수는 첫 번째로 프로그램될 복수의 감지 라인과 연계된 셀에 대한 제 1 비-정수 비트 할당값에 대응하고, 할당되는 프로그램 상태의 제 2 개수는 두 번째로 프로그램될 복수의 감지 라인과 연계되는 셀에 대한 제 2 비-정수 비트 할당값에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 10 항에 있어서, 상기 첫 번째로 프로그램될 복수의 감지 라인은 짝수 넘버링된 감지 라인에 대응하고, 상기 두 번째로 프로그램될 복수의 감지 라인은 홀수 넘버링된 감지 라인에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 10 항에 있어서, 상기 제 1 비-정수 비트 할당값은 2.5비트/셀(bits per cell) 이상이며, 상기 제 2 비-정수 비트 할당값은 3.5비트/셀 이상인 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 비휘발성 메모리 장치에 있어서, 상기 장치는
    로우 선택 라인(row select line)에 의해 연결되어 있는 로우(row)와 감지 라인(sense line)에 의해 연결되어 있는 컬럼(column)으로 배열된 비휘발성 메모리 셀의 어레이와,
    감지 라인 단위로 수행되는 프로그래밍 시퀀스에 따라 선택된 로우 선택 라인에 연결되어 있는 셀을 프로그램하도록 구성되며, 상기 어레이에 연결되어 있는 제어 회로
    를 포함하며, 이때,
    상기 선택된 로우 선택 라인에 연결되어 있고, 첫 번째로 프로그램될 복수의 감지 라인과 연계된 셀은 할당되는 제 1 개수의 프로그램 상태를 가지며,
    상기 선택된 로우 선택 라인에 연결되어 있고, 두 번째로 프로그램될 복수의 감지 라인과 연계된 셀은 할당되는 제 2 개수의 프로그램 상태를 가지며, 상기 할당되는 제 2 개수의 프로그램 상태는 상기 할당되는 제 1 개수의 프로그램 상태보다 많으며,
    로우 선택 라인에 연결되어 있고, 세 번째로 프로그램될 복수의 감지 라인과 연계된 셀은 할당되는 제 3 개수의 프로그램 상태를 가지며, 상기 할당되는 제 3 개수의 프로그램 상태는 상기 할당되는 제 2 개수의 프로그램 상태보다 많고,
    할당되는 프로그램 상태의 제 1 개수는 첫 번째로 프로그램될 복수의 감지 라인과 연계된 셀에 대한 비-정수 비트 할당값에 대응하고, 할당되는 프로그램 상태의 제 3 개수는 세 번째로 프로그램될 복수의 감지 라인과 연계되는 셀에 대한 상이한 비-정수 비트 할당값에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서, 첫 번째로 프로그램될 복수의 감지 라인은 짝수 넘버링된 감지 라인의 제 1 부분집합에 대응하고, 세 번째로 프로그램될 복수의 감지 라인은 짝수 넘버링된 감지 라인의 제 2 부분집합에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 13 항에 있어서, 할당되는 프로그램 상태의 제 2 개수는 두 번째로 프로그램될 복수의 감지 라인과 연계된 셀에 대한 정수 비트 할당값에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 13 항에 있어서, 상기 제어 회로는, 감지 라인 단위로 수행되는 프로그래밍 시퀀스에 따라 다음 번 선택된 로우 선택 라인에 연결되어 있는 셀을 프로그램하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치.
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