WO2018174514A1 - 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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oxide
resistance
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memory device
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장재형
아눕라니
오세이
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광주과학기술원
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Definitions

  • the present invention provides a nonvolatile memory device having a multilevel resistance and a capacitive memory, and a method of manufacturing the same, more specifically, a nonvolatile memory device capable of implementing a multilevel cell operation by changing the resistance and capacitance of an active layer according to an applied voltage, and It relates to a manufacturing method.
  • NAND flash is widely used as a nonvolatile memory device in the industry.
  • reducing transistor elements to 7 nm or less in the long term has physical and technical limitations, and thus miniaturization. This situation is also facing difficulties.
  • ReRAM High-density, high-density, low-power resistive change memory
  • ReRAM uses a simple device structure (metal / resistance change layer / metal) and has the characteristic of recording information according to the resistance state while increasing or decreasing the electrical resistance through an appropriate electrical signal. Due to its process advantages, it is very advantageous for incorporating a three-dimensional stacked structure, which has been spotlighted as a high integration memory.
  • the multilevel cell operation capable of storing several bits in one cell is known as an effective method for storing a large amount of data. Accordingly, researches on a ReRAM memory device having a multilevel cell operation characteristic are being actively conducted.
  • Patent Document 1 Republic of Korea Patent Publication No. 10-2010-0087347
  • An object of the present invention is to provide a nonvolatile memory device having a multi-level resistance and capacitive memory characteristics and a method of manufacturing the same.
  • nonvolatile memory device having both self-rectification characteristics and a method of manufacturing the same are provided.
  • an aspect of the present invention provides a nonvolatile memory device having a multi-level resistance and capacitive memory characteristics.
  • the nonvolatile memory device is positioned on the substrate, the first electrode on the substrate, and the first electrode, and the resistance and the capacitance are changed by tunneling conduction of charge according to the applied voltage, and have a rectifying characteristic.
  • a dielectric layer including a dielectric material, a resistance layer and a capacitance change depending on a voltage applied to the dielectric layer, an active layer including a graphene oxide composite, and a second electrode positioned on the active layer, It has a multi-level resistance and capacitance value according to the voltage applied.
  • the graphene oxide composite may include a graphene oxide layer and a metal oxide layer located on the graphene oxide layer.
  • the metal oxide of the metal oxide layer is characterized in that the oxide semiconductor material.
  • the metal oxide layer may include iron oxide, titanium oxide, copper oxide, zinc oxide, tin oxide, or manganese oxide.
  • the dielectric layer may include Si 3 N 4 , SiO 2 , SiO x N y , AlN or Al 2 O 3 .
  • the active layer is characterized in that formed on the dielectric layer by performing a solution process method.
  • another aspect of the present invention provides a method of manufacturing a nonvolatile memory device.
  • the method of manufacturing a nonvolatile memory device includes forming a first electrode on a substrate, changing resistance and capacitance due to tunneling conduction of charge according to a voltage applied on the first electrode, and having a rectifying characteristic.
  • the graphene oxide composite may include a graphene oxide layer and a metal oxide layer located on the graphene oxide layer.
  • the metal oxide layer is characterized in that it comprises iron oxide, nickel oxide, copper oxide, or manganese oxide.
  • the forming of the active layer may include forming an active layer including the graphene oxide composite by applying a solution including graphene oxide and a metal oxide on the dielectric layer.
  • a nonvolatile memory device having a multilevel resistance and a capacitive memory characteristic can be provided.
  • a method for changing a resistance value of a low resistance state has been proposed as a method for multilevel cell operation according to a maximum current value set during a SET operation.
  • the present invention is a method of changing the resistance value and the capacitance value of the low resistance state according to the magnitude of the applied SET voltage (+8 V, +12 V), the circuit is simple because no separate maximum allowable current is required. There is an advantage.
  • the nonvolatile memory device of the present invention has an advantage that the structure and the process of the orthogonal bar cell array having the self-rectification characteristics are simplified by implementing the self-rectification characteristics together. Therefore, an error due to the interference current between adjacent cells can be prevented without additional rectifying device, thereby achieving high integration and large capacity of the memory device.
  • FIG. 1 is a cross-sectional view of a nonvolatile memory device having multilevel resistance and capacitive memory characteristics according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram of a nonvolatile memory device according to Preparation Example 1;
  • FIG. 3 is a GO / FeO x of the nonvolatile memory device according to Preparation Example 1 ; AFM image of the layer.
  • FIG. 5 is a graph showing I-V characteristics of the nonvolatile memory device according to Preparation Example 1.
  • FIG. 7 is a graph showing I-V characteristics of the nonvolatile memory device according to Preparation Example 1.
  • FIG. 9 is a graph showing retention characteristics of a nonvolatile memory device according to Preparation Example 1.
  • 10 to 13 are graphs illustrating an impedance spectra according to a resistance state of a nonvolatile memory device according to Preparation Example 1;
  • FIG. 14 is an equivalent circuit diagram corresponding to the nonvolatile memory device according to Preparation Example 1.
  • FIG. 14 is an equivalent circuit diagram corresponding to the nonvolatile memory device according to Preparation Example 1.
  • 15 to 17 are graphs showing simulations of an impedance spectra according to a resistance state of a nonvolatile memory device according to Manufacturing Example 1 based on a device equivalent circuit.
  • FIG. 19 is a graph showing capacitance values according to resistance states of the nonvolatile memory device according to Preparation Example 1.
  • a / B / C multi-layer structure used in the present invention means a structure in which the B layer and the C layer are sequentially located on the A layer.
  • a nonvolatile memory device having multilevel resistance and capacitive memory characteristics according to an embodiment of the present invention will be described.
  • FIG. 1 is a cross-sectional view of a nonvolatile memory device having multilevel resistance and capacitive memory characteristics according to an embodiment of the present invention.
  • a nonvolatile memory device having multilevel resistance and capacitive memory characteristics may include a substrate 100, a first electrode 200, a dielectric layer 300, an active layer 400, and a second electrode 500. It may include.
  • the substrate 100 may be any material as long as the material can serve as a supporting substrate.
  • the substrate 100 may also be an electrode substrate that can serve as an electrode. Therefore, if the substrate 100 is an electrode substrate, the first electrode 200 to be described later may be omitted.
  • the electrode substrate may be an n + -Si substrate.
  • the first electrode 200 is located on the substrate 100.
  • the first electrode 200 may be any electrode material.
  • the first electrode 200 may include Ti, Al, or W.
  • the material of the first electrode 200 may be a material having a work function difference from the material of the second electrode 500 to be described later.
  • the first electrode 200 may be sputtered, RF sputtered, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, electron beam deposition, or molecular beam epitaxy deposition. Can be formed.
  • the dielectric layer 300 is located on the first electrode 200.
  • the dielectric layer 300 has a change in resistance due to tunneling conduction of charge depending on the applied voltage.
  • tunneling conduction of charge may occur through defects generated in the thin film according to the applied voltage, and thus resistance and capacitance may be changed.
  • the dielectric layer 300 may include a dielectric material.
  • dielectric layer 300 may include Si 3 N 4 , SiO 2 , SiO x N y , AlN or Al 2 O 3 .
  • the dielectric layer 300 has a self rectifying characteristic.
  • the Si 3 N 4 layer is a self-rectifying property due to the asymmetric tunnel barrier effect of silicon nitride according to the bias polarity applied thereto.
  • the dielectric layer 300 may be formed using sputtering, RF sputtering, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, or molecular beam epitaxy deposition.
  • the active layer 400 is located on the dielectric layer 300.
  • the active layer 400 may include a graphene oxide composite.
  • the graphene oxide composite may include a graphene oxide layer 410 and a metal oxide layer 420 positioned on the graphene oxide layer 410.
  • the metal oxide of the metal oxide layer 420 is characterized in that the oxide semiconductor material. Therefore, the metal oxide layer 420 made of an oxide semiconductor material is positioned between the graphene oxide layer 410 and the second electrode 500, which will be described later. The interface resistance between the second electrodes 500 can be reduced.
  • the metal oxide layer 420 at this time may include iron oxide, titanium oxide, copper oxide, zinc oxide, tin oxide, or manganese oxide.
  • the active layer 400 is changed in resistance and capacitance according to the applied voltage. The mechanism for this will be described later.
  • the active layer 400 may be formed using a solution process.
  • the active layer 400 may be formed by performing a spin coating method.
  • the second electrode 500 is located on the active layer 400.
  • the second electrode 500 may be any electrode material.
  • the second electrode 200 may include Ni or Ni / Au.
  • the Ni / Au electrode refers to a Ni layer and an Au layer structure positioned on the Ni layer.
  • the second electrode 500 may be formed by sputtering, RF sputtering, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, electron beam deposition, or molecular beam epitaxy deposition. Can be.
  • a nonvolatile memory device manufacturing method according to an embodiment of the present invention will be described.
  • the step of forming a first electrode on a substrate, the resistance and capacitance change due to the tunneling conduction of the charge according to the voltage applied on the first electrode And forming a dielectric layer having a rectifying characteristic and including a dielectric material, changing resistance and capacitance according to a voltage applied on the dielectric layer, forming an active layer including a graphene oxide composite, and the active layer Forming a second electrode on the, characterized in that having a multi-level resistance and capacitance values according to the applied voltage.
  • a first electrode may be formed on a substrate.
  • the first electrode 200 may be sputtered, RF sputtered, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, electron beam deposition, or molecular beam epitaxy deposition. Can be formed.
  • a dielectric layer comprising a dielectric material may then be formed on the first electrode.
  • such a dielectric layer can be formed using sputtering, RF sputtering, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, electron beam deposition, or molecular beam epitaxy deposition. have.
  • An active layer comprising a graphene oxide composite can then be formed on the dielectric layer.
  • the graphene oxide composite at this time may include a graphene oxide layer and a metal oxide layer positioned on the graphene oxide layer.
  • the active layer including the graphene oxide composite may be formed by performing a solution process.
  • an active layer including the graphene oxide composite may be formed by applying a solution including graphene oxide and iron oxide on the dielectric layer.
  • a solution containing graphene oxide and iron oxide particles is applied onto the dielectric layer using a solution process such as spin coating, the dielectric layer Graphene oxide is deposited on a thin film to form a graphene oxide layer, and iron oxide (FeO x ) nanoparticles are evenly attached on the graphene oxide surface to form a GO / FeO x thin film.
  • the metal oxide layer forming a thin film in the form of nanoparticles on the graphene oxide layer may be a layer composed of metal oxide nanoparticles such as iron oxide, titanium oxide, copper oxide, zinc oxide, tin oxide, or manganese oxide. .
  • two electrodes can be formed on the active layer.
  • the second electrode 500 may be sputtered, RF sputtered, RF magnetron sputtering, pulsed laser deposition, chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, electron beam deposition, or molecular beam epitaxy deposition. Can be formed.
  • a nonvolatile memory device according to an embodiment of the present invention is manufactured.
  • FIG. 2 is a schematic diagram of a nonvolatile memory device according to Preparation Example 1;
  • a 20 nm thick Si 3 N 4 dielectric layer was formed on the n + -Si lower electrode substrate by PECVD.
  • Si 3 N 4 layer when a mixed solution (FeO x -GO solution) mixing the graphene oxide and iron oxide in the coating using a spin coating method Si 3 N 4 layer by the density difference Graphene oxide is deposited on a thin film, and on the graphene oxide layer, iron oxide (FeO x ) forms another thin film in the form of nanoparticles to form an active layer (GO / FeO x ).
  • soft-baking is performed to spin-coate a mixed solution of graphene oxide and iron oxide to remove the solvent after coating. This soft-baking was performed at 90 ° C. for about 10 minutes using a hot plate. Then annealing was carried out in an oven at 90 ° C. for about 60 minutes.
  • a 40 nm thick Ni layer / 150 nm thick Au electrode was formed on the active layer (GO / FeO x ) by an e-beam evaporation using a shadow mask.
  • FIG. 3 is a GO / FeO x of the nonvolatile memory device according to Preparation Example 1 ; AFM image of the layer. Referring to Figure 3, it can be seen that the iron oxide on the graphene oxide layer forms a thin film in the form of nanoparticles.
  • FIG. 4 is a GO / FeO x of the nonvolatile memory device according to Preparation Example 1 ; SEM image of the layer. Referring to Figure 4, 200 nm thick GO / FeO x It can be seen that the layer is formed.
  • the active layer (GO / FeO x ) was first examined, and the iron oxide (FeO x ) layer was composed of ⁇ -Fe 2 O 3 and Fe 3 O 4 particles are mixed at a predetermined ratio.
  • oxygen ions (O 2- ) are randomly distributed in the graphene oxide (GO) layer.
  • Such an active layer may change its properties into two states, conductive and non-conductive, depending on the polarity and magnitude of the applied voltage.
  • the set state in which a positive voltage is applied to a predetermined level or more is a conductive state in which a resistance becomes small, and the reset state in which a negative electrode is below a predetermined level may be described as a non-conductive state in which a resistance is increased.
  • Such resistance switching in a graphene oxide-based resistive change memory device may occur by adsorption and desorption of oxygen ions present in the graphene oxide layer.
  • oxygen ions are depleted inside graphene oxide, disordered regions are formed in the hexagonal graphene lattice, which causes electron traps to trap electrons.
  • the formation of the movement path of the electrons formed in the electron trap state enables the switching of the resistor.
  • the iron oxide layer which is the boundary layer between the upper electrode and the graphene oxide layer, is conductive Fe 3 O 4 Since the ions are present in abundance and the electrons become actively conductive through Fe 3 O 4 , the conductive filaments can be easily formed.
  • the graphene oxide layer is sp 2 is predominantly bonded in the form of a two-dimensional hexagon.
  • the resistance change reaction as described above is caused by the oxidation and reduction between Fe 3 O 4 and ⁇ -Fe 2 O 3 It is expressed as a reaction equation as follows.
  • Fe 3 O 4 may be divided into a predominantly conductive state and a ⁇ -Fe 2 O 3 predominantly insulated state.
  • the characteristics of the memory device may be changed so that the memory device may have conductivity or insulation due to oxidation and reduction by the movement of oxygen ions occurring in the iron oxide layer.
  • Another conductive path may be formed between the iron oxide and graphene oxide.
  • the ⁇ orbits of C-O bonds in graphene oxide are more localized and the interaction of d- ⁇ orbits can occur as they interact with Fe.
  • the functional ions, including oxygen, are suitable for reaction with Fe ions, resulting in large-scale bonding between Fe-C-O, which forms a charge transfer channel between the C2p and Fe3d states.
  • the charges are transferred between the C2p-Fe3d states and the resistance of the active layer due to the formation of the filamentary paths formed in the graphene oxide layer and the iron oxide layer.
  • the state can be switched to a low resistance state.
  • the interfacial layer is in a state where the non-conductive ⁇ -Fe 2 O 3 is predominant, and thus the conductive channel is disconnected.
  • oxygen ions are attached to graphene oxide, and graphene oxide forms a two-dimensional hexagon in sp 3 state. Therefore, the conductive channels formed in the interfacial layer and the graphene oxide are partially disconnected, and the resistance increases rapidly. That is, the nanoscale conductive filaments formed in the SET state are broken so that the resistance state of the active layer is converted into a high resistance state.
  • resistance switching in the Si 3 N 4 layer in the n + -Si / Si 3 N 4 / GO / FeO x / Ni / Au structure results in tunneling conduction of charge through defects generated in the Si 3 N 4 thin film. (tunneling conduction) is caused by the phenomenon.
  • V SET _ LRS defects such as Si-dangling bonds are formed in the thin film, and these defects generate energy levels in a band gap. This results in a two-step tunneling conduction, which facilitates the transfer of charge, resulting in significant tunneling currents in the Si 3 N 4 thin film.
  • the current increase by this trap-assisted tunneling results in resistance switching of Si 3 N 4 .
  • FIG. 5 is a graph showing I-V characteristics of the nonvolatile memory device according to Preparation Example 1.
  • the n + -Si electrode substrate is connected to ground, and a positive voltage is applied to the Ni / Au electrode.
  • a positive voltage of + 8V is applied to the Ni / Au electrode, the current suddenly increases, and the change in the amount of current causes an intermediate resistance state in the high resistance state (HRS) of the resistance. ), And the voltage at this time is defined as a SET_IRS voltage (V SET _IRS ).
  • the voltage at this time is defined as a SET_LRS voltage (V SET _ LRS ).
  • Table 1 shows the SET Voltage (V SET ) value and the resistance value at +2.0 V in the HRS, IRS and LRS states.
  • V SET State SET Voltage
  • HRS High resistance state
  • IIRS Intermediate resistance state
  • Low resistance state +12.0 1.8 x 10 6
  • each of the HRS, IRS and LRS state has a different level of resistance value.
  • the nonvolatile memory device according to Preparation Example 1 has a multilevel resistance value.
  • FIG. 7 is a graph showing I-V characteristics of the nonvolatile memory device according to Preparation Example 1.
  • the LRS current I LRS and HRS current I HRS were read at 1.5 V and the rectifying current I R was read at ⁇ 1.5 V.
  • V SET , I R , I LRS and I HRS values of the nonvolatile memory device according to Preparation Example 1 exhibit excellent uniformity even as the number of cycles increases.
  • the LRS / HRS current ratio (I LRS / I HRS ) and the rectification ratio (I LRS / I R ) are higher than 10 4 .
  • this large rectification ratio helps to suppress parasitic sneak currents.
  • FIG. 9 is a graph showing retention characteristics of a nonvolatile memory device according to Preparation Example 1.
  • the nonvolatile memory device according to Manufacturing Example 1 was read at +1.5 V while being kept at 85 ° C. for at least 5 hours. 9, it can be seen that the HRS resistance value and the LRS resistance value are stable during the measurement.
  • 10 to 13 are graphs illustrating an impedance spectra according to a resistance state of a nonvolatile memory device according to Preparation Example 1;
  • FIG. 10 shows the impedance spectra in the HRS state, the IRS state, and the LRS state.
  • FIG. 11 shows the impedance spectra in the HRS state, FIG. 12 in the IRS state, and FIG. 13 in the LRS state.
  • FIG. 14 is an equivalent circuit diagram corresponding to the nonvolatile memory device according to Preparation Example 1.
  • FIG. 14 is an equivalent circuit diagram corresponding to the nonvolatile memory device according to Preparation Example 1.
  • an interface (Int) of a Si 3 N 4 layer, a GO layer, a FeO x layer, a FeO x layer, and a Ni / Au electrode is disposed in parallel, and R is respectively. And a circuit having a C value. Interface of this time, FeO x layer and the Ni / Au electrode interface (Int) FeO x layer of oxygen and Ni / Au Ni is reported to be formed of nickel oxide wherein the FeO x layer and the Ni / Au electrode of the electrode in the ( Considering Int), the equivalent circuit diagram was constructed.
  • 15 to 17 are graphs showing simulations of an impedance spectra according to a resistance state of a nonvolatile memory device according to Manufacturing Example 1 based on a device equivalent circuit.
  • 18 is a graph illustrating resistance values according to resistance states of the nonvolatile memory device according to Manufacturing Example 1; That is, 18 is the interface region (Interface region with Ni), FeO x layer (Iron oxide layer), GO layer (Graphene oxide layer) and the Si 3 in HRS, IRS and LRS of the non-volatile memory device status in accordance with Preparation Example 1 It is a graph showing the resistance value of the N 4 layer (Silicon nitride layer).
  • FIG. 19 is a graph showing capacitance values according to resistance states of the nonvolatile memory device according to Manufacturing Example 1.
  • FIG. 19 is the interface area in the HRS, IRS and LRS state of the non-volatile RAM according to a Preparation Example 1 (Interface region with Ni), FeO x layer (Iron oxide layer), GO layer (Graphene oxide layer) and the Si 3 N It is a graph showing the capacitance value of the silicon nitride layer.
  • Table 2 is a table showing the resistance value and the capacitance value of the interface region (Interface region with Ni), FeO x , GO and Si 3 N 4 using the impedance spectra in the HRS, IRS and LRS state.
  • the resistance values of the interface region with Ni, the Si 3 N 4 layer, the GO layer, and the FeO x layer change according to the resistance state.
  • a nonvolatile memory device having a multilevel resistance and a capacitive memory characteristic can be provided.
  • a method for changing a resistance value of a low resistance state has been proposed as a method for multilevel cell operation according to a maximum current value set during a SET operation.
  • the method of changing the resistance value and the capacitance value of the low resistance state according to the magnitude of the applied SET voltage (+8 V, +12 V) does not require a separate maximum allowable current, so the circuit is simple. There is this.
  • the present invention has the advantage that the structure and the process of the orthogonal bar cell array having the self-rectification characteristics can be simplified by presenting a simple device structure of the nonvolatile memory having the self-rectification characteristics. In addition, it is possible to prevent errors due to interference currents between adjacent cells without additional rectifying devices, thereby achieving high integration and increasing the capacity of memory devices.

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Abstract

다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다. 이러한 비휘발성 메모리 소자는 기판, 상기 기판 상에 위치하는 제1 전극, 상기 제1 전극 상에 위치하되, 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층, 상기 유전체층 상에 위치하되, 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층 및 상기 활성층 상에 위치하는 제2 전극을 포함한다. 또한, 인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 한다.

Description

다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법
본 발명은 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법, 보다 구체적으로 인가전압에 따라 활성층의 저항 및 정전용량이 변화함으로써 다중레벨 셀 동작 구현이 가능한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 메모리 반도체의 크기가 줄어들게 되면 더 높은 저장용량을 갖게 되기 때문에 집적도 향상을 위한 미세화 기술 개발이 메모리 기술의 핵심 이슈로 여겨져 왔다.
현재 산업계에서는 비휘발성 메모리 소자로 '낸드 플래시(NAND Flash)'가 널리 사용되고 있는데, 트랜지스터 구조를 바탕으로 제작되는 낸드 플래시 메모리의 경우 장기적으로 7nm 이하로 트랜지스터 소자를 줄이는 것은 물리적, 기술적 한계가 있어 미세화에 따른 집적도 어려움에 직면하고 있는 실정이다.
최근에는 기존의 평면 구조인 낸드 플래시를 3차원으로 적층해 면적당 기억 용량을 크게 향상 시킬 수 있는 구조가 제안되어 미세화의 한계로 인한 정체된 메모리 용량을 증가시킬 수 있는 가능성을 열기도 하였다. 하지만 3차원 적층 구조를 개발하는데 있어서 많은 문제점과 난관에 봉착하게 되었고 이러한 흐름에서 낸드 플래시 메모리의 한계를 극복하기 위한 차세대 메모리에 대한 연구가 매우 활발히 진행되고 있는 중이다.
고밀도와 고집적, 저전력 성질의 저항변화 메모리(ReRAM)는 낸드 플래시의 바톤을 넘겨받을 수 있는 미래형 메모리 소자로 주목 받고 있다. ReRAM은 간단한 소자 구조(금속/저항 변화층/금속)을 이용하며, 적절한 전기적 신호를 통해 전기 저항을 높이거나 낮추면서 저항상태에 따라 정보를 기록할 수 있는 특징을 갖고 있으며 상술한 바와 같이 간단한 구조로 인한 공정상의 이점으로 3차원 적층형 구조를 접목시키는데 매우 유리하여 높은 집적도를 가지는 메모리로 각광받고 있다.
특히, 하나의 셀에 여러 bit를 저장할 수 있는 다중레벨 셀 동작은 대용량의 데이터 저장을 위한 효과적인 방법으로 알려져 있어 다중레벨 셀 동작 특성을 갖는 ReRAM 메모리 소자 연구가 활발히 진행 중에 있다.
또한, 고집적의 이상적인 메모리 소자의 구성을 위해 4F2의 메모리 셀 크기를 가지는 직교 막대 셀 어레이(cross-bar array)의 개발이 중요한데, 직교 막대 셀 어레이가 가지는 고유의 특성으로 인해 인접한 셀들 사이의 간섭현상이 발생된다. 이는 메모리에 저장된 데이터의 읽기 동작에 오류를 유발하는 원인이 된다. 이를 해결하기 위해 각각의 셀들을 선택적으로 읽을 수 있는 다이오드 또는 트랜지스터와 같은 선택소자가 부가적으로 각 셀들마다 구비된다. 그러나 저항 변화층 상부 또는 하부에 집적되는 선택소자는 제조공정이 매우 까다롭다는 단점과 함께, 이런 선택소자의 집적은 셀 크기의 증가를 가져와 고집적화를 이루는데 실질적으로 한계를 갖고 있다는 문제가 있다.
따라서, 부가적인 선택소자가 필요 없도록 단위 소자 구조의 자가 정류(self-rectifying) 특성을 갖는 메모리 소자에 대한 연구가 매우 활발히 진행되고 있는 중이다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 대한민국 공개특허공보 제 10-2010-0087347호
본 발명이 이루고자 하는 기술적 과제는 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
또한, 자가 정류 특성을 함께 갖는 비휘발성 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 측면은 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자를 제공한다. 비휘발성 메모리 소자는 기판, 상기 기판 상에 위치하는 제1 전극, 상기 제1 전극 상에 위치하되, 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층, 상기 유전체층 상에 위치하되, 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층 및 상기 활성층 상에 위치하는 제2 전극을 포함하고, 인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 한다.
또한, 상기 산화그래핀 복합체는, 산화그래핀층 및 상기 산화그래핀층 상에 위치하는 금속산화물층을 포함할 수 있다.
또한, 상기 금속산화물층의 금속산화물은 산화물 반도체 물질인 것을 특징으로 한다. 이때의 금속산화물층은 철산화물, 티타늄산화물, 구리산화물, 아연산화물, 주석산화물, 또는 망간산화물을 포함할 수 있다.
또한, 상기 유전체층은 Si3N4, SiO2, SiOxNy, AlN 또는 Al2O3를 포함할 수 있다.
또한, 상기 활성층은 용액공정법을 수행하여 상기 유전체층 상에 형성된 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 측면은 비휘발성 메모리 소자 제조방법을 제공한다. 비휘발성 메모리 소자 제조방법은 기판 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층을 형성하는 단계, 상기 유전체층 상에 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층을 형성하는 단계 및 상기 활성층 상에 제2 전극 형성하는 단계를 포함하고, 인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 한다.
또한, 상기 산화그래핀 복합체는, 산화그래핀층 및 상기 산화그래핀층 상에 위치하는 금속산화물층을 포함할 수 있다.
또한, 상기 금속산화물층은 철산화물, 니켈산화물, 구리산화물, 또는 망간산화물을 포함하는 것을 특징으로 한다.
또한, 상기 활성층을 형성하는 단계는, 상기 유전체층 상에 산화그래핀 및 금속산화물을 포함하는 용액을 도포하여 상기 산화그래핀 복합체를 포함하는 활성층을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자를 제공할 수 있다.
기존에는 다중레벨 셀 동작을 하기 위한 방법으로 SET 동작 시 설정되는 최대허용전류(current compliance)값에 따라 낮은 저항 상태의 저항값을 변화시키는 방법이 제시되어 왔다. 본 발명은 인가되는 SET 전압의 크기(+8 V, +12 V)에 따른 낮은 저항 상태의 저항값과 정전용량값을 변화시키는 방법으로서, 별도의 최대허용전류가 필요하지 않기 때문에 회로가 단순하다는 장점이 있다.
또한, 본 발명의 비휘발성 메모리 소자는 자가 정류 특성을 함께 갖도록 구현함으로써, 자가 정류 특성을 갖는 직교 막대 셀 어레이의 구조와 공정 과정이 간단하다는 장점을 가지고 있다. 따라서, 부가적인 정류 소자 없이도 인접 셀 간의 간섭 전류에 의한 에러를 방지 할 수 있어 고집적화를 이룰 수 있을 뿐만 아니라 메모리 소자의 대용량화가 가능하다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자의 일 단면도이다.
도 2는 제조예 1에 따른 비휘발성 메모리 소자의 개략도이다.
도 3은 제조예 1에 따른 비휘발성 메모리 소자의 GO/FeOx 층의 AFM 이미지이다.
도 4는 제조예 1에 따른 비휘발성 메모리 소자의 GO/FeOx 층의 SEM 이미지이다.
도 5는 제조예 1에 따른 비휘발성 메모리 소자의 I-V 특성을 나타낸 그래프이다.
도 6은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 전류값을 나타낸 그래프이다.
도 7은 제조예 1에 따른 비휘발성 메모리 소자의 I-V 특성을 나타낸 그래프이다.
도 8은 제조예 1에 따른 비휘발성 메모리 소자의 VSET, IR, ILRS 및 IHRS 값의 cycle-to-cycle variation을 측정한 그래프들이다.
도 9는 제조예 1에 따른 비휘발성 메모리 소자의 retention 특성을 나타낸 그래프이다.
도 10 내지 도 13은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 Impedance spectra를 나타낸 그래프들이다.
도 14는 제조예 1에 따른 비휘발성 메모리 소자에 대응하는 등가회로도이다.
도 15 내지 도 17은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 Impedance spectra를 소자 등가회로에 기반하여 시뮬레이션하여 나타낸 그래프들이다.
도 18은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 저항값을 나타낸 그래프이다.
도 19는 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 정전용량값을 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 발명에서 사용하는 용어 “A/B/C 다층구조”는 A층 상에 B층 및 C층이 차례로 위치하는 구조를 의미한다.
본 발명의 일 실시예에 따른 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자를 설명한다.
도 1은 본 발명의 일 실시예에 따른 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자의 일 단면도이다.
도 1을 참조하면, 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자는 기판(100), 제1 전극(200), 유전체층(300), 활성층(400) 및 제2 전극(500)을 포함할 수 있다.
기판(100)은 지지기판 역할을 할 수 있는 물질이면 어는 것이나 가능할 것이다. 한편, 이러한 기판(100)은 전극 역할을 할 수 있는 전극기판도 가능하다. 따라서, 만일 기판(100)이 전극기판인 경우, 후술하는 제1 전극(200)은 생략 가능하다. 예를 들어, 전극기판은 n+-Si 기판일 수 있다.
제1 전극(200)은 기판(100) 상에 위치한다. 제1 전극(200)은 전극 물질이면 어느 것이나 가능할 것이다. 예를 들어, 제1 전극(200)은 Ti, Al 또는 W을 포함할 수 있다. 한편, 이러한 제1 전극(200)의 물질은 후술하는 제2 전극(500) 물질과 일함수 차이가 나는 물질을 사용하는 것이 바람직하다.
예를 들어, 제1 전극(200)은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법, 전자빔증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
유전체층(300)은 제1 전극(200) 상에 위치한다. 유전체층(300)은 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항이 변화한다.
예를 들어, 인가되는 전압에 따라 박막 내에 생성되는 결함(defect)들을 통하여 전하의 터널링(tunneling) 전도현상이 발생될 수 있고, 이에 따라 저항 및 정전용량이 변화될 수 있다.
이러한 유전체층(300)은 유전체 물질을 포함할 수 있다. 예를 들어, 유전체층(300)은 Si3N4, SiO2, SiOxNy, AlN 또는 Al2O3을 포함할 수 있다.
또한, 유전체층(300)은 자가 정류 특성을 갖는다. 예를 들어, 유전체층(300)이 Si3N4층인 경우, 이때의 Si3N4층은 인가되는 바이어스 극성에 따른 질화규소의 비대칭 터널 베리어(asymmetric tunnel barrier) 효과로 자가 정류(Self-rectifying) 특성을 가진다.
이러한 유전체층(300)은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
활성층(400)은 상기 유전체층(300) 상에 위치한다. 이러한 활성층(400)은 산화그래핀 복합체를 포함할 수 있다. 예를 들어, 산화그래핀 복합체는 산화그래핀층(410) 및 상기 산화그래핀층(410) 상에 위치하는 금속산화물층(420)을 포함할 수 있다.
이때의 금속산화물층(420)의 금속산화물은 산화물 반도체 물질인 것을 특징으로 한다. 따라서, 산화그래핀층(410)과 후술하는 제2 전극(500) 사이에 산화물 반도체 물질로 구성된 금속산화물층(420)이 위치됨으로써, 이러한 금속산화물층(420)에 의해 산화그래핀(410)과 제2 전극(500) 사이의 계면저항을 줄일 수 있다. 예를 들어, 이때의 금속산화물층(420)은 철산화물, 티타늄산화물, 구리산화물, 아연산화물, 주석산화물, 또는 망간산화물을 포함할 수 있다.
이러한 활성층(400)은 인가되는 전압에 따라 저항 및 정전용량 변화가 일어난다. 이에 대한 메커니즘은 별도로 후술하도록 한다.
예를 들어, 이러한 활성층(400)은 용액공정을 이용하여 형성할 수 있다. 예를 들어, 이러한 활성층(400)은 스핀코팅법을 수행하여 형성할 수 있다.
제2 전극(500)은 활성층(400) 상에 위치한다. 제2 전극(500)은 전극 물질이면 어느 것이나 가능할 것이다. 예를 들어, 제2 전극(200)은 Ni 또는 Ni/Au 를 포함할 수 있다. 이때의 Ni/Au 전극은 Ni층 및 Ni층 상에 위치하는 Au층 구조를 의미한다.
이러한 제2 전극(500)은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법, 전자빔증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조방법을 설명한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조방법은 기판 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층을 형성하는 단계, 상기 유전체층 상에 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층을 형성하는 단계 및 상기 활성층 상에 제2 전극 형성하는 단계를 포함하고, 인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 한다.
먼저 기판 상에 제1 전극을 형성할 수 있다.
예를 들어, 제1 전극(200)은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법, 전자빔증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
그 다음에 제1 전극 상에 유전체 물질을 포함하는 유전체층을 형성할 수 있다.
예를 들어, 이러한 유전체층은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법, 전자빔증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
그 다음에 유전체층 상에 산화그래핀 복합체를 포함하는 활성층을 형성할 수 있다.
예를 들어, 이때의 산화그래핀 복합체는 산화그래핀층 및 상기 산화그래핀층 상에 위치하는 금속산화물층을 포함할 수 있다.
이러한 산화그래핀 복합체를 포함하는 활성층은 용액공정을 수행하여 형성할 수 있다.
예를 들어, 상기 활성층을 형성하는 단계는, 상기 유전체층 상에 산화그래핀 및 철산화물을 포함하는 용액을 도포하여 상기 산화그래핀 복합체를 포함하는 활성층을 형성할 수 있다. 산화그래핀 및 철산화물 입자를 포함하는 용액을 유전체층 상에 스핀코팅법 등의 용액공정을 이용하여 도포할 경우, 유전체층 상에 산화그래핀이 박막 형태로 증착되면서 산화그래핀층을 형성하며, 철산화물 (FeOx) 나노입자는 산화그래핀 면 위에 고르게 붙게 되면서 GO/FeOx 박막 형태를 생성한다. 이 때, 산화그래핀층 상에 나노입자의 형태로 박막을 이루는 금속산화물층은 철산화물, 티타늄산화물, 구리산화물, 아연산화물, 주석산화물, 또는 망간산화물 등의 금속산화물 나노입자들로 구성된 층일 수 있다.
그 다음에, 활성층 상에 2 전극을 형성할 수 있다.
예를 들어, 제2 전극(500)은 스퍼터링법, RF 스퍼터링법, RF 마그네트론 스퍼터링법, 펄스 레이저 증착법, 화학기상증착법, 플라즈마 강화 화학기상증착법, 원자층 증착법, 전자빔증착법 또는 분자선 에피택시 증착법을 이용하여 형성할 수 있다.
제조예 1
본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 제조하였다.
도 2는 제조예 1에 따른 비휘발성 메모리 소자의 개략도이다.
도 2를 참조하면, 하부전극기판/유전체층/활성층/상부전극 구조로서, n+-Si 하부전극기판/Si3N4 유전체층/산화그래핀(GO)/철산화물(FeOx)/Ni/Au상부전극 구조를 제조하였다.
먼저, n+-Si 하부전극기판 상에 PECVD법을 이용하여 20nm 두께의 Si3N4 유전체층을 형성하였다.
그 다음에, Si3N4층 상에 산화그래핀과 철산화물을 혼합한 혼합용액(FeOx-GO solution)을 스핀코팅법을 이용하여 도포하면, 밀도 차이에 의해 Si3N4 층 상에 산화 그래핀이 박막 형태로 증착되며, 이러한 산화 그래핀층 상에 철산화물(FeOx)이 나노입자의 형태로 또 다른 박막을 이루면서 활성층(GO/FeOx)을 형성한다.
보다 구체적으로 산화그래핀과 철산화물을 혼합한 혼합용액을 스핀코팅하여 도포 후에 용매를 제거하기 위해 소프트-베이킹(soft baking)을 수행한다. 이러한 소프트-베이킹은 핫 플레이트(hot plate)를 이용하여 90 ℃에서 약 10분 동안 수행되었다. 그 다음에 오븐(oven)에서 90 ℃에서 약 60분 동안 어닐링(annealing)을 수행하였다.
그 다음에, 활성층(GO/FeOx) 상에 shadow mask를 이용하여 전자빔 증착법(e-beam evaporation)에 의해 40 nm 두께의 Ni층/150 nm 두께의 Au 전극을 형성하였다.
도 3은 제조예 1에 따른 비휘발성 메모리 소자의 GO/FeOx 층의 AFM 이미지이다. 도 3을 참조하면, 산화 그래핀층 상에 철산화물이 나노입자의 형태로 박막을 이룬 것을 확인할 수 있다.
도 4는 제조예 1에 따른 비휘발성 메모리 소자의 GO/FeOx 층의 SEM 이미지이다. 도 4를 참조하면, 200 nm두께의 GO/FeOx 층이 형성된 것을 확인할 수 있다.
이러한 제조예 1의 구조를 예로 다중레벨 저항 및 정전용량 특성을 갖는 메커니즘을 살펴본다.
제조예 1의 n+-Si/Si3N4/GO/FeOx/Ni/Au 구조에서 먼저 활성층(GO/FeOx)을 살펴보면, 철산화물(FeOx)층은 γ-Fe2O3 및 Fe3O4 입자가 소정의 비율로 혼재되어 있다. 또한, 산화그래핀(GO)층은 내부에 산소 이온(O2-)이 랜덤하게 분포되어 있다.
이러한 활성층은 인가되는 전압의 극성과 크기에 따라 도전성과 비도전성의 두개의 상태로 성질이 변화될 수 있다. 일정 수준 이상의 양의 전압이 걸린 Set 상태는 저항이 작아지는 도전성 상태이며, 일정 수준 이하의 음의 전극이 걸린 Reset 상태는 저항이 커지는 비도전성 상태인 것으로 설명될 수 있다.
먼저, 산화그래핀 기반의 저항변화 메모리 소자에서의 이러한 저항 스위칭은 산화그래핀층에 존재하는 산소 이온들의 흡착 및 탈착에 의해 일어날 수 있다. 산화 그래핀 내부에서 산소 이온이 공핍되면 육각형의 그라핀 격자 내부에 무질서 영역이 형성되며, 이로 인해 전자를 붙잡아 둘 수 있는 전자 트랩 상태로 만든다. 이러한 전자 트랩 상태에서 형성되는 전자의 이동 경로 형성으로 인해 저항의 스위칭이 가능하다.
상부전극(Ni/Au)에 양의 전압이 가해지고 SET 상태가 되는 소정의 크기에 도달하면, 전기장은 산화그래핀 내부에 존재하는 산소 이온을 상부전극 방향으로 밀어내게 되며, 이에 산화그래핀층 내부에는 산소 이온 이동으로 인한 정공이 발생하게 된다. 따라서, 산화그래핀에는 전하의 농도 증가로 인해 금속과 같은 도전 경로가 생성되며, 산화그래핀층은 높은 도전성의 성질을 가지게 된다. 이러한 도전 경로는 산화 그래핀 내부에 복수개가 형성될 수 있다.
또한, 상부 전극에 양의 전압이 걸린 경우, γ-Fe2O3에서 산소 이온이 상부 전극 쪽으로 밀려나가게 됨과 동시에, 철산화물 박막의 내부는 Fe3O4이 우세한 상태가 된다. 상부전극과 산화그래핀층 사이에 경계층인 철산화물층에는 도전성의 Fe3O4 이온이 풍부하게 존재하게 되며 Fe3O4을 통해 전자들이 활발한 도전성을 띄게 되므로, 도전성 필라멘트들이 쉽게 형성될 수 있다. 산화그래핀층은 sp2가 우세하게 2차원 육각형의 형태로 결합된 형태가 된다.
따라서, 양의 전압이 가해지면, 철산화물의 환원 반응과 산화그래핀층에 생기는 산소 이온의 빈격자점으로 인해 상부 및 하부 전극 사이에 금속과 같은 도전 경로가 형성되는 것이다.
상기와 같은 저항 변화 반응은 Fe3O4과 γ-Fe2O3 사이의 산화와 환원 작용에 의해 일어나는데 이를 반응식으로 표현하면 다음과 같다.
[반응식 1]
2Fe3O4 + O2- ↔ 3 γ-Fe2O3 +2e-
산화그래핀층/철산화물층 내에서 Fe3O4이 우세한 도전 상태와 γ-Fe2O3 이 우세한 절연 상태로 나뉘어 질 수 있다.
상기와 같이 철산화물층 내부에서 일어나는 산소 이온의 이동에 따른 산화 및 환원 작용에 의해 메모리 소자가 도전성 또는 절연성을 띄도록 특성이 변화할 수 있다.
또한, 철산화물과 산화그래핀 사이에는 또 다른 도전 경로가 형성될 수 있다. 산화그래핀 내 C-O 결합의 π 궤도가 더욱 국한되며 Fe와 상호작용함에 따라 d-π 궤도의 상호작용이 일어날 수 있다. 산소를 포함하는 기능적 역할을 하는 이온들은 Fe 이온과의 반응에 적합하며, 이에 Fe-C-O 간의 대규모 결합이 이루어지는데, 이는 C2p와 Fe3d 상태 사이에 전하 전송 채널을 형성하게 된다.
철산화물층과 산화그래핀층의 계면층에서 도전형 필라멘트가 형성됨에 따라, 전하들은 C2p-Fe3d 상태 사이에서 전송되며, 산화그래핀층과 철산화물층에 형성되는 필라멘트형 경로의 형성으로 인해 활성층의 저항상태가 저저항 상태로 스위칭 될 수 있다.
상부 전극을 통해 음의 전압이 가해지는 경우에, 산소 이온(O2-)들은 상부 전극으로부터 산화그래핀 및 Fe3O4이 우세한 철산화물 박막으로 이동하게 된다. 이 때, 상기 계면층은 비전도성의 γ-Fe2O3이 우세한 상태가 되고, 이에 전도성 채널이 단절된 상태가 된다. 동시에, 산소 이온들은 산화그래핀에 부착되며, 산화그래핀은 sp3 상태로 이차원의 육각형 형태를 이루게 된다. 따라서, 계면층과 산화그래핀 내부에 형성된 도전 채널들은 부분적으로 단절되며, 저항이 급격히 증가하게 된다. 즉, SET 상태에서 형성되는 나노스케일의 도전형 필라멘트들이 끊어져 활성층의 저항상태는 고저항 상태로 전환된다.
한편, n+-Si/Si3N4/GO/FeOx/Ni/Au 구조에서 Si3N4층에서의 저항스위칭은 Si3N4 박막 내에 생성되는 결함(defect)들을 통한 전하의 터널링 전도(tunneling conduction)현상으로 인해 발생된다. VSET _ LRS을 인가했을 때, Si-dangling bond와 같은 결함(defect)들이 박막 내에 형성되고, 이 결함들은 밴드 갭(band gap) 내에 에너지 준위를 생성시킨다. 이를 통하여 two-step tunneling conduction이 일어나게 되어 전하의 이동이 용이해지므로 Si3N4 박막에서 상당한 터널링 전류가 존재하게 된다. 이러한 트랩 지원된 터널링(trap-assisted tunneling)에 의한 전류 증가는 Si3N4의 저항 스위칭을 일으킨다.
반면에, 음의 전압을 인가하게 되면, Si3N4의 높은 터널 베리어 장벽(tunneling barrier height)으로 인해 전하가 Si3N4을 터널링 할 수 없게 된다. 따라서, 음의 전압을 일정하게 증가해주면, Si3N4의 트랩 상태(trap state)에 포획된 전자들이 디트랩(de-trap)되어 저저항 상태에서 고저항 상태로의 저항 스위칭이 가능하다.
도 5는 제조예 1에 따른 비휘발성 메모리 소자의 I-V 특성을 나타낸 그래프이다.
도 5를 참조하면, n+-Si 전극기판은 ground에 연결하고, Ni/Au전극에 양의 전압을 준다. 이러한 Ni/Au전극에 +8V 크기의 양의 전압이 걸리면, 전류가 급작스럽게 증가하게 되는데, 이러한 전류량의 변화는 저항이 고저항 상태(High resistance state: HRS)에서 중간저항(Intermediate resistance state: IRS)로 변화되었음을 의미하며, 이 때의 전압을 SET_IRS 전압(VSET _IRS)이라 정의한다.
또한, 양의 전압이 +12V 이상으로 증가하게 되면, 전류가 다시 한번 급작스럽게 증가되는 추이가 나타나는데, 이러한 전류량의 변화는 소자가 중간저항 상태에서 저저항 상태(Low resistance state: LRS)로 스위칭 되었음을 의미하고, 이 때의 전압을 SET_LRS 전압(VSET _ LRS)이라 정의한다.
반면에, Ni/Au전극에 음의 전압이 인가된 경우, 전류가 100 pA 이하로 억제되는 현상이 나타나는데, 이는 소자 셀 자체에 내부적인 정류 특성을 가지고 있음을 나타낸다. 즉, 일함수(work function)가 다른 상부 및 하부전극 사용으로 인해 Si3N4의 비대칭 터널 베리어 (asymmetric tunnel barrier) 효과가 발생되는데, 인가되는 바이어스 극성에 따라 Si3N4의 터널 베리어 장벽(tunnel barrier height)이 변화하게 된다.
따라서, 음의 전압이 인가된 경우, 높은 터널 베리어 장벽이 형성됨에 따라 자가 정류(Self-rectifying) 특성을 가지게 된다.
또한, 소자의 균일하고 안정된 동작 특성을 위해서는 활성층의 완전한 RESET(저저항 상태에 고저항 상태로의 스위칭 현상) 단계가 필요하며, 이를 위해서는 -10 V 크기의 충분한 음의 전압의 인가가 필요하다.
도 6은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 전류값을 나타낸 그래프이다.
하기 표 1은 HRS, IRS 및 LRS 상태에서 SET Voltage(VSET)값과 +2.0 V에서의 저항값을 나타내었다.
State SET Voltage(VSET) Resistance read at +2.0 V (Ω)
HRS(High resistance state) - 1.2 x 1011
IRS(Intermediate resistance state) +8.0 7.4 x 108
LRS(Low resistance state) +12.0 1.8 x 106
도 6 및 표 1을 참조하면, HRS, IRS 및 LRS 상태에서 각각 다른 레벨의 저항값을 갖는 것을 알 수 있다. 따라서, 제조예 1에 따른 비휘발성 메모리 소자는 다중레벨의 저항값을 갖는 것을 알 수 있다.
도 7은 제조예 1에 따른 비휘발성 메모리 소자의 I-V 특성을 나타낸 그래프이다.
도 7을 참조하면, -10 V에 +10 V로 voltage sweep을 수행하면 비휘발성 메모리 소자의 I-V 특성을 측정하였다.
도 8은 제조예 1에 따른 비휘발성 메모리 소자의 VSET, IR, ILRS 및 IHRS 값의 cycle-to-cycle variation을 측정한 그래프들이다.
도 8을 참조하면, LRS 전류(ILRS) 및 HRS 전류(IHRS)는 1.5 V에서 판독(read)하고, 정류 전류(rectifying current, IR)는 -1.5 V에서 판독하였다.
도 8을 참조하면, 제조예 1에 따른 비휘발성 메모리 소자의 VSET, IR, ILRS 및 IHRS 값이 cycle 횟수가 증가함에도 우수한 uniformity를 보이는 것을 알 수 있다.
또한, LRS/HRS 전류비 (ILRS/IHRS) 및 정류비(ILRS/IR)는 104보다 높은 것을 확인할 수 있다. 특히 이러한 큰 정류비는 기생 스니크 전류(parasitic sneak current)를 억제하는 도움이 된다.
도 9는 제조예 1에 따른 비휘발성 메모리 소자의 retention 특성을 나타낸 그래프이다.
도 9를 참조하면, 제조예 1에 따른 비휘발성 메모리 소자를 85 ℃에서 5시간 이상 두면서 +1.5 V에서 판독(Read)한 저항값이다. 도 9를 참조하면, 측정 동안에 HRS 저항값과 LRS 저항값이 안정적인 것을 확인할 수 있다.
도 10 내지 도 13은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 Impedance spectra를 나타낸 그래프들이다.
도 10은 HRS 상태, IRS 상태 및 LRS 상태에서의 Impedance spectra를 나타냈다. 또한, 도 11는 HRS 상태, 도 12는 IRS 상태 및 도 13은 LRS 상태에서의 Impedance spectra를 각각 나타냈다.
도 11 내지 도 13을 참조하면, 소자의 3 저항상태에 따라 임피던스 특성이 변화됨을 알 수 있다.
도 14는 제조예 1에 따른 비휘발성 메모리 소자에 대응하는 등가회로도이다.
도 14를 참조하면, 제조예 1에 따른 비휘발성 메모리 소자는 Si3N4층, GO층, FeOx층 및 FeOx층과 Ni/Au전극의 계면(Int)이 병렬로 배치되고, 각각 R 및 C 값을 갖는 회로에 대응된다. 이 때, FeOx층과 Ni/Au전극의 계면(Int)에서 FeOx층의 산소와 Ni/Au전극의 Ni 이 니켈산화물을 형성될 것으로 보고 이때의 FeOx층과 Ni/Au전극의 계면(Int)을 참작하여 등가회로도를 구성하였다.
도 15 내지 도 17은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 Impedance spectra를 소자 등가회로에 기반하여 시뮬레이션하여 나타낸 그래프들이다.
도 15를 참조하면, 제조예 1에 따른 비휘발성 메모리 소자의 HRS 상태에서 측정된 Impedance spectra와 도 14의 등가회로를 이용한 시뮬레이션을 통한 Impedance spectra가 일치하는 것을 확인할 수 있다.
도 16을 참조하면, 제조예 1에 따른 비휘발성 메모리 소자의 IRS 상태에서 측정된 Impedance spectra와 도 14의 등가회로를 이용한 시뮬레이션을 통한 Impedance spectra가 일치하는 것을 확인할 수 있다.
도 17을 참조하면, 제조예 1에 따른 비휘발성 메모리 소자의 LRS 상태에서 측정된 Impedance spectra와 도 14의 등가회로를 이용한 시뮬레이션을 통한 Impedance spectra가 일치하는 것을 확인할 수 있다.
도 18은 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 저항값을 나타낸 그래프이다. 즉, 도 18은 제조예 1에 따른 비휘발성 메모리 소자의 HRS, IRS 및 LRS 상태에서 계면영역(Interface region with Ni), FeOx층(Iron oxide layer), GO층(Graphene oxide layer) 및 Si3N4층(Silicon nitride layer)의 저항값을 나타낸 그래프이다.
또한, 도 19는 제조예 1에 따른 비휘발성 메모리 소자의 저항 상태에 따른 정전용량값을 나타낸 그래프이다. 즉 도 19는 제조예 1에 따른 비휘발성 메모리 소자의 HRS, IRS 및 LRS 상태에서 계면영역(Interface region with Ni), FeOx층(Iron oxide layer), GO층(Graphene oxide layer) 및 Si3N4층(Silicon nitride layer)의 정전용량값을 나타낸 그래프이다.
또한, 하기 표 2는 HRS, IRS 및 LRS 상태에서 impedance spectra를 이용하여 계면영역(Interface region with Ni), FeOx, GO 및 Si3N4의 저항값 및 정전용량값을 나타낸 표이다.
Resistance state Resistance Capacitance
Interface region with Ni FeOx GO Si3N4 Interface region with Ni FeOx GO Si3N4
HRS 0.189 MΩ 1.704 MΩ 99.960 MΩ 204 MΩ 3.344 pF 15.415 pF 30.404 pF 22.600 pF
IRS 0.543 MΩ 5.967 MΩ 27.122 MΩ 84.623 MΩ 1.449 pF 15.771 pF 70.517 pF 22.600 pF
LRS 0.054 MΩ 0.094 MΩ 2.011 MΩ 6.114 MΩ 5.963 pF 48.079 pF 76.080 pF 0.738 pF
도 18및 표 2를 참조하면, 저항상태(resistance state)에 따라 계면영역(Interface region with Ni), Si3N4층, GO층 및 FeOx층의 저항값이 각각 변화함을 알 수 있다.
또한, 도 19 및 표 2를 참조하면, 저항상태(resistance state)에 따라 계면영역(Interface region with Ni), Si3N4층, GO층 및 FeOx층 정전용량값이 각각 변화함을 알 수 있다.
본 발명에 따르면, 다중레벨 저항 및 정전용량 메모리 특성을 갖는 비휘발성 메모리 소자를 제공할 수 있다.
기존에는 다중레벨 셀 동작을 하기 위한 방법으로 SET 동작 시 설정되는 최대허용전류(current compliance)값에 따라 낮은 저항 상태의 저항값을 변화시키는 방법이 제시되어 왔다. 본 발명에서는 인가되는 SET 전압의 크기(+8 V, +12 V)에 따른 낮은 저항 상태의 저항값과 정전용량값을 변화시키는 방법은 별도의 최대허용전류가 필요하지 않기 때문에 회로가 단순하다는 장점이 있다.
본 발명에서는 또한, 자가 정류 특성을 갖는 비휘발성 메모리의 간단한 소자 구조를 제시함으로써, 자가 정류 특성을 갖는 직교 막대 셀 어레이의 구조와 공정 과정이 간단할 수 있다는 장점을 가지고 있다. 또한, 부가적인 정류 소자 없이도 인접 셀 간의 간섭 전류에 의한 에러를 방지 할 수 있어 고집적화를 이룰 수 있을 뿐만 아니라 메모리 소자의 대용량화가 가능하다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
[부호의 설명]
100: 기판 200: 제1 전극
300: 유전체층 400: 활성층
410: 산화그래핀층 420: 금속산화물층
500: 제2 전극

Claims (10)

  1. 기판;
    상기 기판 상에 위치하는 제1 전극;
    상기 제1 전극 상에 위치하되, 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층;
    상기 유전체층 상에 위치하되, 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층; 및
    상기 활성층 상에 위치하는 제2 전극을 포함하고,
    인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 산화그래핀 복합체는,
    산화그래핀층; 및
    상기 산화그래핀층 상에 위치하는 금속산화물층을 포함하는 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 금속산화물층의 금속산화물은 산화물 반도체 물질인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제2항에 있어서,
    상기 금속산화물층은 철산화물, 티타늄산화물, 구리산화물, 아연산화물, 주석산화물, 또는 망간산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 유전체층은 Si3N4, SiO2, SiOxNy, AlN 또는 Al2O3를 포함하는 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 활성층은 용액공정법을 수행하여 상기 유전체층 상에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 인가되는 전압에 따른 전하의 터널링 전도현상에 의해 저항 및 정전용량이 변화하고, 정류 특성을 갖고, 유전체 물질을 포함하는 유전체층을 형성하는 단계;
    상기 유전체층 상에 인가되는 전압에 따라 저항 및 정전용량 변화가 일어나고, 산화그래핀 복합체를 포함하는 활성층을 형성하는 단계; 및
    상기 활성층 상에 제2 전극을 형성하는 단계를 포함하고,
    인가되는 전압에 따라 다중레벨의 저항 및 정전용량 값을 갖는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  8. 제7항에 있어서,
    상기 산화그래핀 복합체는,
    산화그래핀층; 및
    상기 산화그래핀층 상에 위치하는 금속산화물층을 포함하는 비휘발성 메모리 소자 제조방법.
  9. 제8항에 있어서,
    상기 금속산화물층은 철산화물, 티타늄산화물, 구리산화물, 아연산화물, 주석산화물, 또는 망간산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
  10. 제8항에 있어서,
    상기 활성층을 형성하는 단계는, 상기 유전체층 상에 산화그래핀 및 금속산화물을 포함하는 용액을 도포하여 상기 산화그래핀 복합체를 포함하는 활성층을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.
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