JPH04171978A - メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、有機物超薄膜を用いたメモリ素子に関する。

［従来の技術］ エレクトロニクス分野に於けるＬＳＩ技術の進歩の段階
が、超微細化の方向に進み、現在の材料及び製造技術で
はその限界が既に意識されだしている近年、メゾスコピ
ック領域に関する理解がますます重要になりつつある。

ここで、メゾスコピック領域とは、量子力学が支配する
ミクロな領域とマクロな領域との中間領域である。

このメゾスコピック領域の素子を作製するために、分子
エレクトロニクスという研究分野が生まれた。この分野
に於いて、ＬＢ（ラングミュア・プロジェット）膜の研
究及びその応用に強い関心が寄せられている。ここで、
ＬＢ膜とは、有機物超薄膜作製法の−っであるＬＢ法を
用いて常温。

常圧の条件下で分子オーダ、即ちオングストロームオー
ダで規則正しく分子を配列して作製した膜の総称である
。

一般に、親水性基と疎水性基の双方を持つ分子を水面に
展開すると、親水性基を水面に接した形で単分子膜を形
成する。このようにしてできた単分子膜に絶えず一定の
圧力を加え、それと共に基板を水中で上下運動させるこ
とにより、基板上に単分子膜を何層にも累積させること
ができる。

ＬＢ膜は、通常、以上のような方法で作製される。

一般に、有機物分子集合体は、電子が動き難い。

従って、その電子の動き難さ、即ち絶縁性をより制御さ
れた形で用いるためには、このＬＢ法を用いて薄膜化す
ることが第１に考えられる。このような有機物超薄膜の
応用として、例えば、特願平２−３２７０３号に、第８
図に示すように、ＭＩＭ素子１００をスイッチング素子
として用い、それとキャパシタ１０２を直列接続して成
るメモリセルのメモリ電荷量を、キャパシタ１０２に接
続されたｎ−ＭＯＳ）ランジスタ１０４及びｐ−ＭＯＳ
）ランジスタ１０６を介して読み出し、電流計１０８に
より読出すメモリ素子が開示されている。なお、図中の
参照番号１１０は、書き込み電極である。

ここで、Ｍ　Ｉ　Ｍ素子１００の絶縁Ｈ（１）には有機
物超薄膜を用いているため、素子にはトンネル電流が流
れ、その非線形性により極めて単純な回路構成でクロス
トークを除去することができる。

また、ＭＩＭ素子１００の上下電極（Ｍ）を同種金属に
することにより、対称のポテンシャル障壁を形成し、正
負対称のスイッチング特性を持たせることができる。従
って、１つのメモリセルに最低３値の情報を記録するこ
とができ、ニューラルネットワーク等の論理演算素子へ
の応用が期待されている。

Ｃ発明が解決しようとする課題］ このような機能は、基本的には、有機物超薄膜の特性に
負うものである。しかし、実際に素子を作製する場合に
は、有機物超薄膜プロセスは、所謂無機半導体製造プロ
セスと基本的に異なるため、工程数が増えたり、作業が
複雑化し、コスト増加、歩留まり低下等の可能性がある
。従って、従来の半導体製造プロセスの内、有機物超薄
膜プロセスで置き換えられるところは、積極的に置き換
える必要がある。

本発明は、半導体製造プロセスの内、有機物超薄膜プロ
セスで置き換え得るところを積極的に置き換えることに
より、工程数減少、作業の簡略化を可能とするメモリ素
子を提供することを目的とするものである。

［課題を解決するための手段〕 本発明によるメモリ素子は、導電体（Ｍ）−絶縁体（１
）−導電体（Ｍ）の積層構造で構成された非線形導電率
を持ったＭＩＭ素子と、上記ＭＩＭ素子に直列に接続さ
れた電荷保持特性を持った電荷保持素子と、上記電荷保
持素子にゲートが並列に接続された電界効果トランジス
タとを備えている。

ここで、上記ＭＩＭ素子の絶縁体と、上記電界効果トラ
ンジスタのゲート絶縁膜とは、同一のプロセスで形成さ
れたラングミュア・プロジェット膜から成り、上記電荷
保持素子は誘電体１強誘電体、電荷トラップ性物質の何
れかから成る。また、上記ＭＩＭ素子の一方の電極が上
記電界効果トランジスタのドレイン端子又はソース端子
を兼ねている。

また本発明によるメモリ素子は、電荷保持特性を持った
電荷保持素子と、上記電荷保持素子にゲートが並列に接
続された電界効果トランジスタとを具備し、上記電界効
果トランジスタのゲート絶縁膜が有機物超薄膜により形
成されていることを特徴とするものである。

ここで、上記有機物超薄膜はラングミュア・プロジェッ
ト膜から成り、上記電荷保持素子が誘電体９強誘電体、
電荷トラップ性物質の何れかから成る。また、上記電荷
保持素子の一方の電極は上記電界効果トランジスタのド
レイン端子又はソース端子を兼ねている。

［作用］ ＬＢ法は有機物超薄膜の絶縁性をより制御された形で発
現させるために有効な方法モある。

一方、従来の半導体素子では、シリコン熱酸化膜（Ｓ　
ｒ　Ｏ２）が良好な絶縁性を持つため広く利用されてい
る。特に、ＭＯＳ）ランジスタのゲート絶縁膜として用
いられ、このことはシリコンブレーナＩＣ技術の重要な
ポイントとなっている。

従って、ＭＯＳトランジスタのゲート絶縁膜として、Ｌ
Ｂ法で作成した有機物超薄膜を用いることは、前述した
ように有機物超薄膜ＭＩＭ素子と無機半導体素子とを複
合させたメモリ素子を作製する場合、工程数減少、作業
の簡略化にとって極めて有効な方法となる。

また、ＬＢ膜は、任意の電極の上に数１０オングストロ
ームの厚さで作製することができ、これを用いてＭＩＭ
素子を作るとトンネル電流が流れる。トンネル電流は、
電圧に対して極めて高次の非線形性を示すため、大略的
に言えば、ＬＢ膜は比較的低電圧では絶縁膜として作用
し、比較的高電圧では導電性膜として作用する。従って
、このようなＬＢ膜をＭＯＳトランジスタのゲート絶縁
膜として用いると、単純にゲートをチャネルから絶縁す
る他に、スイッチング素子として能動的な動作もするた
めに、小さな素子面積に多くの機能を詰め込むことがで
きる。即ち、集積度のより高いＩＣを作ることも容易に
なる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第１図は第１の実施例のメモリ素子の構造を示すための
断面図であり、第２図はこのメモリ素子の電気的等価回
路である。

即ち、ポリイミドＬＢ（ラングミュア・プロジェット）
膜を絶縁層（１層）として用いた導電体（Ｍ）−絶縁体
（１）−導電体（Ｍ）素子（以降、ＭＩＭ素子と略す）
１０と、ＰＺＴ（ＰｂＺｎＯ−ＰｂＴｉＯ３固溶体）強
誘電体キャパシタ１２が直列に接続され、その接続点に
ｎ−チャネルＦＥＴ（電界効果トランジスタ）１４のゲ
ート電極が接続された構造になっている。

このメモリ素子は、ｐ型Ｓｉ基板１６上に作り込まれて
いるため、ＦＥＴ１４はｎ−チャネルとなっているが、
ソース拡散領域１８及びドレイン拡散領域２０を、基板
１６の一部に形成したｎウェル領域内に作り込むことに
より、ｐ−チャネルＦＥＴとすることも可能である。ま
た、ＰＺＴ膜２２は、スパッタリング法により作製され
、厚みは１μｍである。ＭＩＭ素子１０．ＰＺＴ強誘電
体キャパシタ１２．及びｎ−チャネルＦＥＴ１４の間の
接続には、Ａｌｌ電極２４が用いられるが、他の金属、
あるいは多結晶シリコン等、導電性物質なら何れも用い
ることができる。

ポリイミドＬＢ膜２６は、絵本等の方法（電気学会論文
誌Ａ、１０６巻９号、Ｐ４３５　（昭６ｌ−９））に従
って作製されることができる。このポリイミドＬＢ膜２
６の厚みは、７分子層（２８オングストローム）である
。このポリイミドＬＢ膜２６には、トンネル電流が流れ
ることが確認されている。

第２図のポリイミドＬ　Ｂ１１１Ｍ　Ｉ　Ｍ素子と等価
なＭＩＭ素子のみを作製して、その電流−電圧特性（Ｉ
−Ｖ特性）を測定した結果を第３図に示す。

図中、実線Ａが実測値を示す。電極は直径３ｍｍの円と
した。シモンズの方法（Ｊ、Ｇ、５ｉｌＩＩＩｌｏｎｓ
。

Ｊ、ＡＩ）ｐｌ、Ｐｈｙｓ、、　　Ｖｏｌ、３４．　　
Ｎｏ、８．　　Ｐ、１７９３　　（１９６３））による
と、充分に薄い絶縁膜を電子がトンネルする際、トンネ
ル電流ｊと印加電圧Ｖの関係は、次の（１）式のように
なる。

ｊ−ｊｏ　　（Ｖｅｘｐ　（−ＡＶ　”２）−（Ｖ＋ｅ
Ｖ）　ｅｘｐ　　［−Ａ　（Ｖ＋ｅＶ）　”’　］ｌ　
　−・・（１）ここで、 （但し、Ｖ　（ｘ）は電極のフェルミ面から見た絶縁膜
のポテンシャルであり、Ｓ　　Ｓ　は絶縁膜の各端面の
Ｘ座標 １″　　２ （Ｘ座標は膜の垂直方向）であり、 ΔＳ−Ｓ　　−Ｓ　　　即ち絶縁膜の厚み２　１ゝ である。） また、ＡＩ電極の裏面にできた自然酸化膜（Ａｆ！２０
３）は容量の測定からその厚みが２９オングストローム
、またそのエネルギ障壁の高さが４．３ｅＶであること
から存在を無視することができず、ポリイミドＬＢ膜と
複合した形で絶縁膜として作用すること、またポリイミ
ドＬＢ膜のエネルギ障壁の高さが１２０オングストロー
ム厚の素子を流れるファウラーノルドハイム電流の解析
から０．６５ｅＶと見積られたことを考慮して、（１）
式からトンネル電流理論値を計算した結果が第３図中に
破線Ｂ（各計算値を×て示す）に示されている。但し、
この理論値の絶対値は、実測値に最もよく一致するよう
なＪ□を任意に選んだものである。また、高電圧部に於
いては、ポリイミドＬＢ膜は存在しない。即ち、自然酸
化（Ａｇ２Ｏ３）膜のみが絶縁膜として作用しているＭ
ＩＭ素子のＩ−Ｖ特性（破線Ｃ）に制限されている。

従って、本実施例で作製したメモリ素子のポリイミドＬ
Ｂ膜ＭＩＭ素子１０には、トンネル電流が支配的に流れ
ている。このトンネル電流は極めて高次の非線形性を持
っているため、このＭＩＭ素子１０は良好なスイッチン
グ素子として作用し、スイッチング閾値は０．７Ｖであ
る。

そこで、第１の書き込み電極２８に、第２の書き込み電
極３０に対して１ｖの電位差で１００μｓの矩形パルス
を印加すると、ＰＺＴ強誘電体キャパシタ１２には０．
５Ｖの電圧が保持される。

このＰＺＴ強誘電体キャパシタ１２への電圧書き込みの
後、第２の書き込み電極３０とソース端子３２を同電位
にし、それに対してドレイン端子３４に２Ｖの電圧を印
加すると、ドレイン−ソース間に電流が流れることから
、ＰＺＴ強誘電体キャパシタ１２の保持電圧をそれによ
り確認することができる。

第１図に示したような構造のメモリ素子を作製する場合
、ポリイミドＬＢ［ＬＭＩＭ素子１０の絶縁膜として用
いられたポリイモドＬＢ膜が同時にｎ−チャネルＦＥＴ
１４のゲート絶縁膜としても利用されているため、ゲー
ト酸化膜作製工程及びそのエツチング工程が不要となり
、作製プロセスを極めて簡略化することができる。

また、ｎ−チャネルＦＥＴ１４のゲート絶縁膜（ポリイ
ミドＬＢ膜）を誘電体としたキャパシタンスＣｏが、ポ
リイミドＬＢ膜の厚みが薄いために大きくなり、その結
果、ＦＥＴのスイッチング閾値電圧ｖＴが低くなる。従
って、ＰＺＴ強誘電体キャパシタ１２の保持電圧を比較
的低くしておいても容易に読出すことができる。そのた
め、メモリ書き込み電圧が低く抑えられること、それに
より消費電力や発熱を低く抑えられること、また書き込
み時間を短くすること、等のメモリ素子にとって望まし
い要件を実現することができる。

本実施例の重要な点は、ポリイミドＬＢ膜ＭＩＭ素子１
０に用いられる絶縁膜と、ｎ−チャネルＦＥＴ１４のゲ
ート絶縁膜とが同一のプロセスで作製された同一の物質
からなっているということであり、その他の部分の構造
やプロセスは様々な場合か可能である。また、このよう
に用いられる絶縁膜は、トンネル電流が流れる程度の厚
みで電極間を絶縁できる物質であればどの様なものでも
良く、特に高分子有機化合物分子をＬＢ法によって膜化
したものが有効である。また、ＰＺＴ強誘電体キャパシ
タ１２を構成するＰＺＴ膜２２もこれに限定されるもの
ではなく、他の誘電体又は強誘電体を用いることも可能
である。

特に、ＳｉＯＡＮ　　ＯＳｉ　　Ｎ ２″　　　２３’３４　　・ Ｔ　ａ　　ＯＰ　ｂ　Ｎ　ｂ　　ＯＫ　Ｎ　ｂ　Ｏ３。

２　５’　　　　　　２　６’ ＢａＴｉ０　　　ＰｂＴａ　　ＯＰｂＴｉＯ３゜３°　
　　　　２６゜ Ｃｄ　　Ｎ　ｂ　　ＯＳ　ｂ　Ｓ　Ｉ　、　　Ｎ　ａ　
Ｎ　Ｏ２。

２　２７″ ＰＬＺＴ　（ＰＺＴにＬａを添加したもの）、ポリフッ
化ビニリデン（ＰＶＤＦ）、又はフッ素を含む有機重合
体が有効である。

第４図は本発明の第２の実施例のメモリ素子の構造を示
すための断面図であり、第５図はこのメモリ素子の電気
的等価回路である。これらの図に於いて、第１図及び第
２図と同一のものには同一の参照番号を付すものとする
。

即ち、第１の実施例のメモリ素子にｐ−チャネルＦＥＴ
３６を追加し、そのゲート電極をｎ−チャンネルＦＥＴ
１４のゲート電極に接続した形となっている。

このような構成とすると、ＰＺＴ強誘電体キャパシタ１
２に正及び負の２種類の電圧を保持させることができる
。例えば、第２の書き込み電極３０に対して１ｖの電位
差で１００μｓの矩形パルスを第１の書き込み電極２８
に印加すると、第２の書き込み電極３０を基準にして、
＋Ｑ、５Ｖの電圧がＰＺＴ強誘電体キャパシタ１２に保
持される。この場合、第２の書き込み電極３０とｎ　−
チャネルＦＥＴ１４のソース端子（Ｎ）３２を同電位と
し、それに対してドレイン端子（Ｎ）３４に＋２ｖの電
圧を印加すると、ドレイン端子３４とソース端子３２と
の間に電流が流れ、これによりＰＺＴ強誘電体キャパシ
タ１２に正の電圧が保持されたことが確認されることが
できる。

一方、上記の場合と正負対称の電位差を第１及び第２の
書き込み電極２８．３０間に印加すると、ＰＺＴ強誘電
体キャパシタ１２には、第２の書き込み電極３０に対し
て一〇、５ｖの電圧が保持される。これは、第２の書き
込み電極３０とｐ−チャネルＦＥＴ３６のドレイン端子
（Ｐ）３８を同電位とし、それに対してソース端子（Ｐ
）４０に一２ｖの電圧を印加した時に、ドレイン端子３
８とソース端子４０との間に電流が流れるかどうかによ
り、ＰＺＴ強誘電体キャパシタ１２に負の電圧が保持さ
れたことが確認できる。

このようにして、本節２の実施例のメモリ素子にあって
は、正及び負の電圧を保持し、且つそれを読出すことが
できる。また、電圧を保持していない状態も情報の１つ
と考えれば、メモリ素子１つにつき最低３つの情報を記
録し、且つ読出すことが可能となる。従って、このよう
な構造のメモリ素子を多数並べたメモリＩＣを作製した
場合、単位面積当り、あるいは１チツプ当りに記録され
る情報の数を極めて増加させることができる。

また、同一のメモリ素子に正又は負の情報を任意に記録
できるということは、ニューラルネットワーク等の論理
演算回路への応用する際に極めて有益な要件となる。

なお、ｐ型Ｓｉ基板１６上にｐチャネルＦＥＴ３６を作
り込むために、このＦＥＴ３６は、第４図に示すように
、ソース拡散領域４２及びドレイン拡散領域４４を、基
板１６の一部に形成したｎウェル領域４６内に作り込む
ことにより作製されている。

第６図は本発明の第３の実施例のメモリ素子の構造を示
すための断面図であり、第７図はこのメモリ素子の電気
的等価回路である。これらの図に於いて、第１図及び第
２図と同一のものには同一の参照番号を付すものとする
。

即ち、本実施例のメモリ素子は、第１実施例のメモリ素
子の第１の書き込み電極２８を省いた構造となっている
。この場合でも、各端子への供給電圧を適当に選択する
ことにより、ｎ−チャネルＦＥＴ１４のゲート絶縁膜と
して使用されているポリイミドＬＢ膜２６が、第１の実
施例で用いられたポリイミドＬＢ［ＭＩＭ素子１０の絶
縁膜（１層）と等価の作用をする。その場合の必要な条
件は、第２の書き込み電極３０をソース端子３２及びド
レイン端子３４よりも高い電位にし、且っｎ−チャネル
ＦＥＴ１４のゲート絶縁膜には、そのトンネルスイッチ
ング閾値よりも高い電位差がかかるようにすることであ
る。例えば、ソース端子３２を基準にしてドレイン端子
３４に＋０，２Ｖの直流電圧を印加しながら、第２の書
き込み電極３０にＩＶ、１００μｓの矩形パルスを印加
することにより、第２の書き込み電極３０を基準にして
＋０．５Ｖの電圧がＰＺＴ強誘電体キャパシタ１２に保
持されることができる。これは、ｎ−チャネルＦＥＴ１
４のｎチャネルを流れる電子の内、ゲート絶縁膜の厚み
方向の速度成分を持つものがゲート絶縁膜（ポリイミド
ＬＢ膜）をトンネル伝導してＰＺＴ強誘電体キャパシタ
１２を充電したためである。

従って、本第３の実施例では、ｎ−チャネルＦＥＴ１４
は単なる電圧感知素子としてのみてなく、電流制御（ス
イッチング）素子としての作用も持っている。従って、
単位面積当りの機能の数が増えるため、集積度あるいは
歩留まり向上にとって有利な素子構成である。また、配
線パターンもより単純になるため、作製プロセスが単純
になり、また駆動回路構成も単純になる。

なお、上記第１乃至第３の実施例では、メモリ素子を作
り込む半導体基板となる半導体としてｐ型Ｓｉを例にと
って説明したが、本発明はそれに限定されるものではな
く、Ａｉ）Ｐ、ＡＩＡＳ。

Ａｌ）Ｓｂ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、１ｎＰ。

ＩｎＡｓ、ＩｎＳｂ、等、化合物半導体基板全てのもの
を用いることができる。

ところで、ＧａＡｓ半導体ＩＣは、その高易動度のため
高速信号処理用ＩＣへの応用が期待されているが、ＶＬ
ＳＩ化にとって重要なデバイスであるＩ　Ｇ　Ｆ　Ｅ　
Ｔ　（Ｉｎ５ｕｌａｔｅｄ　Ｇａｔｅ　ＦＥＴ、ゲート
電極がチャネルから絶縁されているＦＥＴのこと）の特
性が充分に改善されないため、その実現には至っていな
い。

ＧａＡｓの表面を高温プロセスにより酸化すると多数の
界面準位が形成され、デバイスが動作しなかったり、大
きなドリフトを示すといった問題があった。ＬＢ法によ
ると、プラズマＣＶＤ法や陽極酸化法に比べて穏やかに
絶縁膜を形成することができる。従って、化合物半導体
を用いたＩ　ＣＥＦＴ開発にとって重要なプロセス技術
となり得る。

そこで第４の実施例として、ＧａＡｓ基板を用いて、メ
モリ素子を構成することができる。本第４の実施例のメ
モリ素子は、濃度５×１０１６ｃｍ−３にＳがドープさ
れたｎ−ＧａＡｓ活性層上にポリイミドＬＢ膜７分子層
を製膜し、その上にＡｌｌ電極を蒸着してそれをゲート
電極としてメモリ素子を構成することができる。この場
合、ｎ−ＧａＡｓとポリイミドＬＢ膜絶縁層の界面にで
きた界面準位は１×１０１１　−２　−１ｃｍ　　　　
　ｅＶ と非常に低く抑えることができる。ゲート長２　ｕ　ｍ
＋ゲート幅３００μｍの時、２ＧＨｚに対する相互コン
ダクタンスＧ　　　＝１０ｍｓとなる。

Ｏ 従って、ＰＺＴ強誘電体キャパシタ１２に保持されたメ
モリ電圧をこのＧａＡｓ−ＩＧＦＥＴで読出す場合、そ
のソース−ドレイン間にかけるバイアス電圧は、５ｉ−
ＦＥＴの場合より充分に短くても動作し、即ち読み出し
速度が大幅に増加する。これは、ＧａＡｓのキャリヤ易
動度がＳｉのそれに比べて大きいためである。従って、
第３の実施例で示したようにＦＥＴのチャネルからゲー
ト絶縁膜を経由してＰＺＴ強誘電体キャパシタに電荷を
書き込むメモリ書き込みの場合も、Ｓｉ半導体の場合よ
り書き込み速度が大幅に増加する。

また、ＧａＡｓは、直接遷移型半導体のため、上記メモ
リ素子と同一の半導体基板上に発光素子を作り込むこと
ができる。従って、極めて高集積度の０ＥＩＣ，あるい
は制御機能の付加された光素子、又は光情報ネットワー
ク等への幅広い応用が期待される。

［発明の効果］ 以上詳述したように本発明によれば、半導体製造プロセ
スの内、有機物超薄膜プロセスで置き換え得るところを
積極的に置き換えることにより、工程数減少、作業の簡
略化を可能としたメモリ素子を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構造を示す断面図、第
２図は第１の実施例の電気的等価回路、第３図は第１の
実施例に用いられるＭＩＭ素子の電流−電圧特性図、第
４図は本発明の第２の実施例の構造を示す断面図、第５
図は第２の実施例の電気的等価回路、第６図は本発明の
第３の実施例の構造を示す断面図、第７図は第３の実施
例の電気的等価回路、第８図は従来のメモリ素子の電気
的等価回路図である。 １０・・・ポリイミドＬＢ膜ＭＩＭ素子、１２・・・Ｐ
ＺＴ強誘電体キャパシタ、１４・・・ｎ−チャネルＦＥ
Ｔ、２６・・・ポリイミドＬＢ膜、３６・・・ｐ−チャ
ネルＦＥＴ。 出願人代理人　弁理士　坪井　　淳 第１図 第２図 第３図 第４図 第５図 第６図 第７図 ’ｕ４８図

Claims (7)

【特許請求の範囲】
1. （１）導電体−絶縁体−導電体の積層構造で構成された
   非線形導電率を持ったＭＩＭ素子と、上記ＭＩＭ素子に
   直列に接続された電荷保持特性を持った電荷保持素子と
   、 上記電荷保持素子にゲートが並列に接続された電界効果
   トランジスタと、 を具備することを特徴とするメモリ素子。
2. （２）上記ＭＩＭ素子の絶縁体と、上記電界効果トラン
   ジスタのゲート絶縁膜とが、同一のプロセスで形成され
   た有機物超薄膜で成ることを特徴とする請求項１記載の
   メモリ素子。
3. （３）上記有機物超薄膜はラングミュア・プロジェット
   膜から成り、 上記電荷保持素子が誘電体、強誘電体、電荷トラップ性
   物質の何れかから成ることを特徴とする請求項２記載の
   メモリ素子。
4. （４）上記ＭＩＭ素子の一方の電極が上記電界効果トラ
   ンジスタのドレイン端子又はソース端子を兼ねているこ
   とを特徴とする請求項１記載のメモリ素子。
5. （５）電荷保持特性を持った電荷保持素子と、上記電荷
   保持素子にゲートが並列に接続された電界効果トランジ
   スタとを具備し、 上記電界効果トランジスタのゲート絶縁膜が有機物超薄
   膜により形成されていることを特徴とするメモリ素子。
6. （６）上記有機物超薄膜はラングミュア・プロジェット
   膜から成り、 上記電荷保持素子が誘電体、強誘電体、電荷トラップ性
   物質の何れかから成ることを特徴とする請求項５記載の
   メモリ素子。
7. （７）上記電荷保持素子の一方の電極が上記電界効果ト
   ランジスタのドレイン端子又はソース端子を兼ねている
   ことを特徴とする請求項５記載のメモリ素子。