JP2514934B2 - 記憶回路 - Google Patents
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- JP2514934B2 JP2514934B2 JP61164182A JP16418286A JP2514934B2 JP 2514934 B2 JP2514934 B2 JP 2514934B2 JP 61164182 A JP61164182 A JP 61164182A JP 16418286 A JP16418286 A JP 16418286A JP 2514934 B2 JP2514934 B2 JP 2514934B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、生体材料を構成材料として用いたトラン
ジスタ素子を利用した記憶回路に関するものである。
ジスタ素子を利用した記憶回路に関するものである。
従来、集積回路に用いられているトランジスタ素子と
しては第３図に示す電界効果型トランジスタ（FET）が
あった。ここで１はｐ形シリコン基板、２はチャネル領
域、３はn+層、４はSiO2膜、５はソース電極、６はゲー
ト電極、７はドレイン電極である。
しては第３図に示す電界効果型トランジスタ（FET）が
あった。ここで１はｐ形シリコン基板、２はチャネル領
域、３はn+層、４はSiO2膜、５はソース電極、６はゲー
ト電極、７はドレイン電極である。
この従来のFETではゲート電極によって印加されるゲ
ート電圧を制御することによりスイッチング動作をさせ
ることが可能である。
ート電圧を制御することによりスイッチング動作をさせ
ることが可能である。
従来のFETは以上のように構成されているため微細加
工が可能であり、FETを用いて超LSIが多数実現されてき
た。しかしながらなお一層の微細化をはかり、高性能，
大規模LSIを実現しようとすると、ドレイン−ソース間
のパンチスルー現象，ゲート酸化膜，ドレイン接合の耐
圧，ドープされた不純物原子の統計的なバラツキ等の各
種の要因がわざわいして0.2μｍ以下への微細化は不可
能となっている。
工が可能であり、FETを用いて超LSIが多数実現されてき
た。しかしながらなお一層の微細化をはかり、高性能，
大規模LSIを実現しようとすると、ドレイン−ソース間
のパンチスルー現象，ゲート酸化膜，ドレイン接合の耐
圧，ドープされた不純物原子の統計的なバラツキ等の各
種の要因がわざわいして0.2μｍ以下への微細化は不可
能となっている。
この発明は上記のような従来の集積回路におけるトラ
ンジスタ素子の微細化の限界を克服できる新しい記憶回
路を提供するためになされたもので、生体材料を構成材
料として用いることにより、トランジスタ素子サイズを
生体分子レベルの超微細な大きさにまで近づけるように
して高密度化，高速化を図ろうとするものである。
ンジスタ素子の微細化の限界を克服できる新しい記憶回
路を提供するためになされたもので、生体材料を構成材
料として用いることにより、トランジスタ素子サイズを
生体分子レベルの超微細な大きさにまで近づけるように
して高密度化，高速化を図ろうとするものである。
この発明にかかる記憶回路は、電子伝達蛋白質で作成
された第１電子伝達蛋白質膜，上記電子伝達蛋白質のレ
ドックス電位と異なるレドックス電位を有する電子伝達
蛋白質で作成され、上記第１電子伝達蛋白質膜に累積し
て接着接合された第２電子伝達蛋白質膜、該第２電子伝
達蛋白質膜を作成する電子伝達蛋白質のレドックス電位
と異なるレドックス電位を有する電子伝達蛋白質で作成
され第２電子伝達蛋白質膜に接着接合された第３電子伝
達蛋白質膜、第１電子伝達蛋白質膜に接続される電極、
第２電子伝達蛋白質膜に電気的影響を与える電極、及び
第３電子伝達蛋白質膜に接続される電極を備え、各電子
伝達蛋白質のレドックス電位の差異を利用して、スイッ
チング特性を持たせたトランジスタ素子を用いて１トラ
ンジスタ,1キャパシタ型の記憶回路を構成したものであ
る。
された第１電子伝達蛋白質膜，上記電子伝達蛋白質のレ
ドックス電位と異なるレドックス電位を有する電子伝達
蛋白質で作成され、上記第１電子伝達蛋白質膜に累積し
て接着接合された第２電子伝達蛋白質膜、該第２電子伝
達蛋白質膜を作成する電子伝達蛋白質のレドックス電位
と異なるレドックス電位を有する電子伝達蛋白質で作成
され第２電子伝達蛋白質膜に接着接合された第３電子伝
達蛋白質膜、第１電子伝達蛋白質膜に接続される電極、
第２電子伝達蛋白質膜に電気的影響を与える電極、及び
第３電子伝達蛋白質膜に接続される電極を備え、各電子
伝達蛋白質のレドックス電位の差異を利用して、スイッ
チング特性を持たせたトランジスタ素子を用いて１トラ
ンジスタ,1キャパシタ型の記憶回路を構成したものであ
る。
この発明に係る記憶回路は、レドックス電位の異なる
少なくとも２種類の電子伝達蛋白質を構成材料として用
いたトランジスタで構成されているため、該記憶回路を
生体分子レベルの超微細な大きさに近づけることが可能
となり、高密度化，高速化が図られる。
少なくとも２種類の電子伝達蛋白質を構成材料として用
いたトランジスタで構成されているため、該記憶回路を
生体分子レベルの超微細な大きさに近づけることが可能
となり、高密度化，高速化が図られる。
以下、この発明について詳細に説明する。
微生物の生体膜及び高等生物のミトコンドリアの内膜
中には、それぞれ機能は異なるが、H2,有機酸,NAD
（Ｐ）Ｈ（Nicotineamide Adenine Dinucleotide（Phos
phate））などの還元性の化学物質から電子を引き抜く
酵素蛋白質と共に、その電子を生体膜の定められた方向
に運ぶ電子伝達能を有する蛋白質（電子伝達蛋白質と称
す）が複数種類存在している。これらの電子伝達蛋白質
は、生体膜中に、一定の配向性をもって埋め込まれ、分
子間で電子伝達が起こるように特異的な分子間配置をと
っている。このように電子伝達蛋白質は、生体膜中で精
巧な配置をもって連鎖状に並んでいるため、電子を蛋白
質連鎖に沿って流すことが可能で電子の動きを分子レベ
ルで制御することができる。
中には、それぞれ機能は異なるが、H2,有機酸,NAD
（Ｐ）Ｈ（Nicotineamide Adenine Dinucleotide（Phos
phate））などの還元性の化学物質から電子を引き抜く
酵素蛋白質と共に、その電子を生体膜の定められた方向
に運ぶ電子伝達能を有する蛋白質（電子伝達蛋白質と称
す）が複数種類存在している。これらの電子伝達蛋白質
は、生体膜中に、一定の配向性をもって埋め込まれ、分
子間で電子伝達が起こるように特異的な分子間配置をと
っている。このように電子伝達蛋白質は、生体膜中で精
巧な配置をもって連鎖状に並んでいるため、電子を蛋白
質連鎖に沿って流すことが可能で電子の動きを分子レベ
ルで制御することができる。
電子伝達蛋白質は電子伝達時に酸化還元（レドック
ス）反応を伴い、各電子伝達蛋白質のレドックス電位の
負の準位から正の準位へと電子を流すことができる。
ス）反応を伴い、各電子伝達蛋白質のレドックス電位の
負の準位から正の準位へと電子を流すことができる。
したがって適当なレドックス電位をもつ電子伝達蛋白
質を２種類（Ａ及びＢ）用い、これをA-B-Aと３層に累
積させることにより、それらのレドックス電位の差異を
利用してトランジスタ特性又はスイッチング特性を生ず
る接合を形成できる。
質を２種類（Ａ及びＢ）用い、これをA-B-Aと３層に累
積させることにより、それらのレドックス電位の差異を
利用してトランジスタ特性又はスイッチング特性を生ず
る接合を形成できる。
以下にこの発明の一実施例を図を用いて詳細に説明す
る。
る。
第２図（ａ）はこの発明の記憶回路を構成するための
スイッチング素子の模式的断面構成図で、図において16
はガラス製基板、17はAg,Au,Alなどの金属製電極で基板
16上に複数条が平行に形成されている。18は電子伝達蛋
白質であるフラボドキシンで作成された第１電子伝達蛋
白質膜で、複数条の電極17上に形成されている。20は複
数条の平行電極17と直角方向に形成された複数条の平行
電極で、第１電子伝達蛋白質膜18上に形成されている。
19は電子伝達蛋白質であるチトクロームｃで作成された
第２電子伝達蛋白質膜で、第１電子伝達蛋白質膜18に累
積して接着接合され、電極20に接合されている。21は電
子伝達蛋白質であるフラボドキシンで作成された第３電
子伝達蛋白質膜で、第２電子伝達蛋白質膜19に累積して
接着接合されている。22は複数条の平行電極20と直角方
向に形成された複数条の平行電極で、第３電子伝達蛋白
質膜21上に形成されている。
スイッチング素子の模式的断面構成図で、図において16
はガラス製基板、17はAg,Au,Alなどの金属製電極で基板
16上に複数条が平行に形成されている。18は電子伝達蛋
白質であるフラボドキシンで作成された第１電子伝達蛋
白質膜で、複数条の電極17上に形成されている。20は複
数条の平行電極17と直角方向に形成された複数条の平行
電極で、第１電子伝達蛋白質膜18上に形成されている。
19は電子伝達蛋白質であるチトクロームｃで作成された
第２電子伝達蛋白質膜で、第１電子伝達蛋白質膜18に累
積して接着接合され、電極20に接合されている。21は電
子伝達蛋白質であるフラボドキシンで作成された第３電
子伝達蛋白質膜で、第２電子伝達蛋白質膜19に累積して
接着接合されている。22は複数条の平行電極20と直角方
向に形成された複数条の平行電極で、第３電子伝達蛋白
質膜21上に形成されている。
第２図（ａ）において、電極17と20間に第１電子伝達
蛋白質膜18が介在しているが、第１電子伝達蛋白質膜18
だけであれば、誘電体として作用するので、両電極17と
20間の絶縁は保たれる。第1,第２及び第３電子伝達蛋白
質膜18,19,21が配向を整えて累積し接着接合すると電極
17と22間の電子の授受が可能となる。第２電子伝達蛋白
質19に対して電極20は絶縁的であるが、これに電気的影
響を与えることができ、電圧を印加する働きをする。し
たがって電極20は従来のFETのゲート電極に相当し、電
極17,22はソース電極、ドレイン電極に相当する。
蛋白質膜18が介在しているが、第１電子伝達蛋白質膜18
だけであれば、誘電体として作用するので、両電極17と
20間の絶縁は保たれる。第1,第２及び第３電子伝達蛋白
質膜18,19,21が配向を整えて累積し接着接合すると電極
17と22間の電子の授受が可能となる。第２電子伝達蛋白
質19に対して電極20は絶縁的であるが、これに電気的影
響を与えることができ、電圧を印加する働きをする。し
たがって電極20は従来のFETのゲート電極に相当し、電
極17,22はソース電極、ドレイン電極に相当する。
次に上記スイッチング素子の動作原理を第４図を用い
てより詳細に説明する。
てより詳細に説明する。
上記スイッチング素子は、第４図（ａ）に示すよう
に、チトクロームｃ分子19の両側にフラボトキシン21,1
8を接着接合し、それぞれに電極17,20,22を接続した構
成となっており、このスイッチ素子においては、各電極
17,20,22に電圧を印加しないときのレドックス電位状態
は第４図（ｂ）に示すａの状態となり、一方、電極17に
対して電極22に負電圧V2を印加したとき、またあるいは
該電圧V2に加えて電極17に対して電極20に負電圧V1を印
加したときのレドックス電位状態はそれぞれ第４図
（ｂ）のb,cの状態となる。そして、a,bの状態では電極
17,22間には電流は流れず、ｃの状態では電流が流れ
る。従って、電極17,22間に電圧V2を印加した状態で電
極17,20間の電圧V1をオン，オフすることにより、本素
子はスイッチング特性を呈することとなる。
に、チトクロームｃ分子19の両側にフラボトキシン21,1
8を接着接合し、それぞれに電極17,20,22を接続した構
成となっており、このスイッチ素子においては、各電極
17,20,22に電圧を印加しないときのレドックス電位状態
は第４図（ｂ）に示すａの状態となり、一方、電極17に
対して電極22に負電圧V2を印加したとき、またあるいは
該電圧V2に加えて電極17に対して電極20に負電圧V1を印
加したときのレドックス電位状態はそれぞれ第４図
（ｂ）のb,cの状態となる。そして、a,bの状態では電極
17,22間には電流は流れず、ｃの状態では電流が流れ
る。従って、電極17,22間に電圧V2を印加した状態で電
極17,20間の電圧V1をオン，オフすることにより、本素
子はスイッチング特性を呈することとなる。
第２図（ｃ）は本発明の記憶回路を構成するための容
量素子の構造の一例を示す。本例では電極17と20間の絶
縁が保たれているため両者間の電子伝達蛋白質の誘電率
に応じた容量が実現される。
量素子の構造の一例を示す。本例では電極17と20間の絶
縁が保たれているため両者間の電子伝達蛋白質の誘電率
に応じた容量が実現される。
第１図（ａ）は本発明の一実施例による記憶回路の記
憶素子のトランジスタ等価回路図である。ここでトラン
ジスタ３及び容量４は第２図で示される構造をもってい
る。
憶素子のトランジスタ等価回路図である。ここでトラン
ジスタ３及び容量４は第２図で示される構造をもってい
る。
１はビット線、２はワード線であり、１つのトランジ
スタ３と容量４が１ビットの記憶素子を構成する。
スタ３と容量４が１ビットの記憶素子を構成する。
このメモリ素子の動作は、以下の通りである。まず書
き込みは、ワード線２を“H"にし、トランジスタ３を導
通状態にし、かつビット線に書き込みデータを印加する
ことによって行われる。ビット線の“H",“L"に対応し
て容量４が充電もしくは放電され、しかる後ワード線が
“L"になればトランジスタ３が遮断されて情報はそのま
ま容量に記憶される。読み出しは、同じようにワード線
を“H"にすることによってトランジスタ３を導通させ、
容量４が充電されているか放電されているかによって変
化するビット線の電圧レベルを検出することによって行
われる。
き込みは、ワード線２を“H"にし、トランジスタ３を導
通状態にし、かつビット線に書き込みデータを印加する
ことによって行われる。ビット線の“H",“L"に対応し
て容量４が充電もしくは放電され、しかる後ワード線が
“L"になればトランジスタ３が遮断されて情報はそのま
ま容量に記憶される。読み出しは、同じようにワード線
を“H"にすることによってトランジスタ３を導通させ、
容量４が充電されているか放電されているかによって変
化するビット線の電圧レベルを検出することによって行
われる。
以上説明したように、この発明にかかる記憶回路によ
れば、電子伝達蛋白質で作成された第１電子伝達蛋白質
膜、第１の電子伝達蛋白質のレドックス電位と異なるレ
ドックス電位を有する電子伝達蛋白質で作成され、第１
電子伝達蛋白質膜に累積して接着接合された第２電子伝
達蛋白質膜、第２電子伝達蛋白質膜を作成する電子伝達
蛋白質のレドックス電位と異なるレドックス電位を有す
る電子伝達蛋白質で作成され第２電子伝達蛋白質膜に累
積して接着接合された第３電子伝達蛋白質膜、第１電子
伝達蛋白質膜に接続さる電極、第２電子伝達蛋白質膜に
電気的影響を与える電極、及び第３電子伝達蛋白質膜に
接続される電極を備え、各電子伝達蛋白質のレドックス
電位の差異を利用して形成したトランジスタを用いて１
トランジスタ,1キャパシタ型の記憶回路を構成したの
で、回路のサイズを生体分子レベルの超微細な大きさに
近づけることができ、高密度化，高速化が可能となる。
れば、電子伝達蛋白質で作成された第１電子伝達蛋白質
膜、第１の電子伝達蛋白質のレドックス電位と異なるレ
ドックス電位を有する電子伝達蛋白質で作成され、第１
電子伝達蛋白質膜に累積して接着接合された第２電子伝
達蛋白質膜、第２電子伝達蛋白質膜を作成する電子伝達
蛋白質のレドックス電位と異なるレドックス電位を有す
る電子伝達蛋白質で作成され第２電子伝達蛋白質膜に累
積して接着接合された第３電子伝達蛋白質膜、第１電子
伝達蛋白質膜に接続さる電極、第２電子伝達蛋白質膜に
電気的影響を与える電極、及び第３電子伝達蛋白質膜に
接続される電極を備え、各電子伝達蛋白質のレドックス
電位の差異を利用して形成したトランジスタを用いて１
トランジスタ,1キャパシタ型の記憶回路を構成したの
で、回路のサイズを生体分子レベルの超微細な大きさに
近づけることができ、高密度化，高速化が可能となる。
第１図は本発明の一実施例による論理回路のトランジス
タ回路図、第２図は本発明の論理回路を構成するトラン
ジスタの構造及び等価回路を示す図、第３図は従来から
提案されているMOS型FETの構造を示す図、第４図は本発
明で用いたトランジスタの動作原理を説明するための図
である。 １……ビット線、２……ワード線、３……トランジス
タ、４……容量、16……基板、18,19,21……第1,第2,第
３電子伝達蛋白質膜。
タ回路図、第２図は本発明の論理回路を構成するトラン
ジスタの構造及び等価回路を示す図、第３図は従来から
提案されているMOS型FETの構造を示す図、第４図は本発
明で用いたトランジスタの動作原理を説明するための図
である。 １……ビット線、２……ワード線、３……トランジス
タ、４……容量、16……基板、18,19,21……第1,第2,第
３電子伝達蛋白質膜。
Claims (2)
- 【請求項１】電子伝達蛋白質で作成された第１の電子伝
達蛋白質膜、 上記電子伝達蛋白質のレドックス電位と異なるレドック
ス電位を有する電子伝達蛋白質で作成され、上記第１電
子伝達蛋白質膜に累積して接着接合された第２電子伝達
蛋白質膜、 該第２電子伝達蛋白質膜を作成する電子伝達蛋白質のレ
ドックス電位と異なるレドックス電位を有する電子伝達
蛋白質で作成され、上記第２電子伝達蛋白質膜に累積し
て接着接合された第３電子伝達蛋白質膜、 上記第１電子伝達蛋白質膜に接続されるソース電極、 上記第２電子伝達蛋白質膜に電気的影響を与えるゲート
電極、及び 上記第３電子伝達蛋白質膜に接続されるドレイン電極を
備え、ドレイン電極がビット線に接続され、ゲート電極
がワード線に接続されたトランジスタと、 一方の端子が上記トランジスタのソース電極に接続さ
れ、他方の端子が接地線に接続された容量とからなる複
数の記憶素子を備えたことを特徴とする記憶回路。 - 【請求項２】上記容量が、金属膜と基板によってはさま
れ該金属膜とは電気的に接続されていない電子伝達蛋白
質膜からなることを特徴とする特許請求の範囲第１項に
記載の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164182A JP2514934B2 (ja) | 1986-07-11 | 1986-07-11 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61164182A JP2514934B2 (ja) | 1986-07-11 | 1986-07-11 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319849A JPS6319849A (ja) | 1988-01-27 |
| JP2514934B2 true JP2514934B2 (ja) | 1996-07-10 |
Family
ID=15788262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61164182A Expired - Lifetime JP2514934B2 (ja) | 1986-07-11 | 1986-07-11 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514934B2 (ja) |
-
1986
- 1986-07-11 JP JP61164182A patent/JP2514934B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319849A (ja) | 1988-01-27 |
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