JP3021614B2 - メモリ素子 - Google Patents
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、有機物超薄膜を用いたメモリ素子に関す
る。
る。
［従来の技術］ エレクトロニクス分野に於けるLSI技術の進歩の段階
が、超微細化の方向に進み、現在の材料及び製造技術で
はその限界が既に認識されだしている近年、メゾスコピ
ック領域に関する理解がますます重要になりつつある。
ここで、メゾスコピック領域とは、量子力学が支配する
ミクロな領域とマクロな領域との中間領域である。
が、超微細化の方向に進み、現在の材料及び製造技術で
はその限界が既に認識されだしている近年、メゾスコピ
ック領域に関する理解がますます重要になりつつある。
ここで、メゾスコピック領域とは、量子力学が支配する
ミクロな領域とマクロな領域との中間領域である。
このメゾスコピック領域の素子を作製するために、分
子エレクトロニクスという研究分野が生まれた。この分
野に於いて、LB（ラングミュア・ブロジェット）膜の研
究及びその応用に強い関心が寄せられている。ここで、
LB膜とは、有機物超薄膜作製法の一つであるLB法を用い
て常温，常圧の条件下で分子オーダ、即ちオングストロ
ームオーダで規則正しく分子を配列して作製した膜の総
称である。
子エレクトロニクスという研究分野が生まれた。この分
野に於いて、LB（ラングミュア・ブロジェット）膜の研
究及びその応用に強い関心が寄せられている。ここで、
LB膜とは、有機物超薄膜作製法の一つであるLB法を用い
て常温，常圧の条件下で分子オーダ、即ちオングストロ
ームオーダで規則正しく分子を配列して作製した膜の総
称である。
一般に、親水性基と疎水性基の双方を持つ分子を水面
に展開すると、親水性基を水面に接した形で単分子膜を
形成する。このようにしてできた単分子膜に絶えず一定
の圧力を加え、それと共に基板を水中で上下運動させる
ことにより、基板上に単分子膜を何層にも累積させるこ
とができる。LB膜は、通常、以上のような方法で作製さ
れる。
に展開すると、親水性基を水面に接した形で単分子膜を
形成する。このようにしてできた単分子膜に絶えず一定
の圧力を加え、それと共に基板を水中で上下運動させる
ことにより、基板上に単分子膜を何層にも累積させるこ
とができる。LB膜は、通常、以上のような方法で作製さ
れる。
一般に、有効物分子集合体は、電子が動き難い。従っ
て、その電子の動き難さ、即ち絶縁性をより制御された
形で用いるためには、このLB法を用いて薄膜化すること
が第１に考えられる。このような有機物超薄膜の応用と
して、例えば、特願平２−32703号に、第８図に示すよ
うに、MIM素子100をスイッチング素子として用い、それ
とキャパシタ102を直列接続して成るメモリセルのメモ
リ電荷量を、キャパシタ102に接続されたｎ−MOSトラン
ジスタ104及びｐ−MOSトランジスタ106を介して読み出
し、電流計108により読出すメモリ素子が開示されてい
る。なお、図中の参照番号110は、書き込み電極であ
る。
て、その電子の動き難さ、即ち絶縁性をより制御された
形で用いるためには、このLB法を用いて薄膜化すること
が第１に考えられる。このような有機物超薄膜の応用と
して、例えば、特願平２−32703号に、第８図に示すよ
うに、MIM素子100をスイッチング素子として用い、それ
とキャパシタ102を直列接続して成るメモリセルのメモ
リ電荷量を、キャパシタ102に接続されたｎ−MOSトラン
ジスタ104及びｐ−MOSトランジスタ106を介して読み出
し、電流計108により読出すメモリ素子が開示されてい
る。なお、図中の参照番号110は、書き込み電極であ
る。
ここで、MIM素子100の絶縁膜（Ｉ）には有機物超薄膜
を用いているため、素子にはトンネル電流が流れ、その
非線形性により極めて単純な回路構成でクロストークを
除去することができる。また、MIM素子100の上下電極
（Ｍ）を同種金属にすることにより、対称のポテンシャ
ル障壁を形成し、正負対称のスイッチング特性を持たせ
ることができる。従って、１つのメモリセルに最低３値
の情報を記録することができ、ニューラルネットワーク
等の論理演算素子への応用が期待されている。
を用いているため、素子にはトンネル電流が流れ、その
非線形性により極めて単純な回路構成でクロストークを
除去することができる。また、MIM素子100の上下電極
（Ｍ）を同種金属にすることにより、対称のポテンシャ
ル障壁を形成し、正負対称のスイッチング特性を持たせ
ることができる。従って、１つのメモリセルに最低３値
の情報を記録することができ、ニューラルネットワーク
等の論理演算素子への応用が期待されている。
［発明が解決しようとする課題］ このような機能は、基本的には、有機物超薄膜の特性
に負うものである。しかし、実際に素子を作製する場合
には、有機物超薄膜プロセスは、所謂無機半導体製造プ
ロセスと基本的に異なるため、工程数が増えたり、作業
が複雑化し、コスト増加、歩留まり低下等の可能性があ
る。従って、従来の半導体製造プロセスの内、有機物超
薄膜プロセスで置き換えられるところは、積極的に置き
換える必要がある。
に負うものである。しかし、実際に素子を作製する場合
には、有機物超薄膜プロセスは、所謂無機半導体製造プ
ロセスと基本的に異なるため、工程数が増えたり、作業
が複雑化し、コスト増加、歩留まり低下等の可能性があ
る。従って、従来の半導体製造プロセスの内、有機物超
薄膜プロセスで置き換えられるところは、積極的に置き
換える必要がある。
本発明は、半導体製造プロセスの内、有機物超薄膜プ
ロセスで置き換え得るところを積極的に置き換えること
により、工程数減少、作業の簡略化を可能とするメモリ
素子を提供することを目的とするものである。
ロセスで置き換え得るところを積極的に置き換えること
により、工程数減少、作業の簡略化を可能とするメモリ
素子を提供することを目的とするものである。
［課題を解決するための手段］ 本発明によるメモリ素子は、導電体（Ｍ）−絶縁体
（Ｉ）−導電体（Ｍ）の積層構造で構成された非線形導
電率を持ったMIM素子と、上記MIM素子に一端が接続さ
れ、他の一端が書き込み電極に接続された電荷保持特性
をもった電荷保持素子と、上記MIM素子と電荷保持素子
との接続点にゲートが接続された電界効果トランジスタ
とを備え、上記電界効果トランジスタのゲート絶縁膜を
有機物超薄膜により形成したことを特徴とする。
（Ｉ）−導電体（Ｍ）の積層構造で構成された非線形導
電率を持ったMIM素子と、上記MIM素子に一端が接続さ
れ、他の一端が書き込み電極に接続された電荷保持特性
をもった電荷保持素子と、上記MIM素子と電荷保持素子
との接続点にゲートが接続された電界効果トランジスタ
とを備え、上記電界効果トランジスタのゲート絶縁膜を
有機物超薄膜により形成したことを特徴とする。
また、本発明によるメモリ素子は、電荷保持特性を持
った電荷保持素子と、上記電荷保持素子の一端にゲート
が接続された電界効果トランジスタと、上記電荷保持素
子の他の一端に接続された書き込み電極とを備え、上記
電界効果トランジスタのゲート絶縁膜を有機物超薄膜に
より形成したことを特徴とする。
った電荷保持素子と、上記電荷保持素子の一端にゲート
が接続された電界効果トランジスタと、上記電荷保持素
子の他の一端に接続された書き込み電極とを備え、上記
電界効果トランジスタのゲート絶縁膜を有機物超薄膜に
より形成したことを特徴とする。
［作用］ LB法は有機物超薄膜の絶縁性をより制御された形で発
現させるために有効な方法である。一方、従来の半導体
素子では、シリコン熱酸化膜（SiO2）が良好に絶縁性を
持つため広く利用されている。特に、MOSトランジスタ
のゲート絶縁膜として用いられ、このことはシリコンプ
レーナIC技術の重要なポイントとなっている。従って、
MOSトランジスタのゲート絶縁膜として、LB法で作成し
た有機物超薄膜を用いることは、前述したように有機物
超薄膜MIM素子と無機半導体素子とを複合させたメモリ
素子を作製する場合、工程数減少、作業の簡略化によっ
て極めて有効な方法となる。
現させるために有効な方法である。一方、従来の半導体
素子では、シリコン熱酸化膜（SiO2）が良好に絶縁性を
持つため広く利用されている。特に、MOSトランジスタ
のゲート絶縁膜として用いられ、このことはシリコンプ
レーナIC技術の重要なポイントとなっている。従って、
MOSトランジスタのゲート絶縁膜として、LB法で作成し
た有機物超薄膜を用いることは、前述したように有機物
超薄膜MIM素子と無機半導体素子とを複合させたメモリ
素子を作製する場合、工程数減少、作業の簡略化によっ
て極めて有効な方法となる。
また、LB膜な、任意の電極の上に数10オングストロー
ムの厚さで作製することができ、これを用いてMIM素子
を作るとトンネル電流が流れる。トンネル電流は、電圧
に対して極めて高次の非線形性を示すため、大略的に言
えば、LB膜は比較的低電圧では絶縁膜として作用し、比
較的高電圧では導電性膜として作用する。従って、この
ようなLB膜をMOSトランジスタのゲート絶縁膜として用
いると、単純にゲートをチャネルから絶縁する他に、ス
イッチング素子として能動的な動作もするために、小さ
な素子面積に多くの機能を詰め込むことができる。即
ち、集積度のより高いICを作ることも容易になる。
ムの厚さで作製することができ、これを用いてMIM素子
を作るとトンネル電流が流れる。トンネル電流は、電圧
に対して極めて高次の非線形性を示すため、大略的に言
えば、LB膜は比較的低電圧では絶縁膜として作用し、比
較的高電圧では導電性膜として作用する。従って、この
ようなLB膜をMOSトランジスタのゲート絶縁膜として用
いると、単純にゲートをチャネルから絶縁する他に、ス
イッチング素子として能動的な動作もするために、小さ
な素子面積に多くの機能を詰め込むことができる。即
ち、集積度のより高いICを作ることも容易になる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は第１の実施例のメモリ素子の構造を示すため
の断面図であり、第２図はこのメモリ素子の電気的等価
回路である。
の断面図であり、第２図はこのメモリ素子の電気的等価
回路である。
即ち、ポリイミドLB（ラングミュア・ブロジェット）
膜を絶縁層（Ｉ層）として用いた導電体（Ｍ）−絶縁体
（Ｉ）−導電体（Ｍ）素子（以降、MIM素子と略す）10
と、PZT（PbZnO3−PbTiO3固溶体）強誘電体キャパシタ1
2が直列に接続され、その接続点にｎ−チャネルFET（電
界効果トランジスタ）14のゲート電極が接続された構造
になっている。
膜を絶縁層（Ｉ層）として用いた導電体（Ｍ）−絶縁体
（Ｉ）−導電体（Ｍ）素子（以降、MIM素子と略す）10
と、PZT（PbZnO3−PbTiO3固溶体）強誘電体キャパシタ1
2が直列に接続され、その接続点にｎ−チャネルFET（電
界効果トランジスタ）14のゲート電極が接続された構造
になっている。
このメモリ素子は、ｐ型Si基板16上に作り込まれてい
るため、FET14はｎ−チャネルとなっているが、ソース
拡散領域18及びドレイン拡散領域20を、基板16の一部に
形成したｎウェル領域内に作り込むことにより、ｐ−チ
ャネルFETとすることも可能である。また、PZT膜22は、
スパッタリング法により作製され、厚みは１μｍであ
る。MIM素子10,PZT強誘電体キャパシタ12,及びｎ−チャ
ネルEFT14の間の接続には、Al電極24が用いられるが、
他の金属、あるいは多結晶シリコン等、導電体物質なら
何れも用いることができる。
るため、FET14はｎ−チャネルとなっているが、ソース
拡散領域18及びドレイン拡散領域20を、基板16の一部に
形成したｎウェル領域内に作り込むことにより、ｐ−チ
ャネルFETとすることも可能である。また、PZT膜22は、
スパッタリング法により作製され、厚みは１μｍであ
る。MIM素子10,PZT強誘電体キャパシタ12,及びｎ−チャ
ネルEFT14の間の接続には、Al電極24が用いられるが、
他の金属、あるいは多結晶シリコン等、導電体物質なら
何れも用いることができる。
ポリイミドLB膜26は、鈴木等の方法（電気学会論文誌
A,106巻９号,P435（昭61−９））に従って作製されるこ
とができる。このポリイミドLB膜26の厚みは、７分子層
（28オングストローム）である。このポリイミドLB膜26
には、トンネル電流が流されることが確認されている。
A,106巻９号,P435（昭61−９））に従って作製されるこ
とができる。このポリイミドLB膜26の厚みは、７分子層
（28オングストローム）である。このポリイミドLB膜26
には、トンネル電流が流されることが確認されている。
第２図のポリイミドLB膜MIM素子と等価なMIM素子のみ
を作製して、その電流−電圧特性（Ｉ−Ｖ特性）を測定
した結果を第３図に示す。図中、実線Ａが実測値を示
す。電極は直径3mmの円とした。シモンズの方法（J.G.S
immons,J.Appl.Phys.,Vol.34,No.6,P.1793（1963））に
よると、充分に薄い絶縁膜を電子がトンネルする際、ト
ンネル電流ｊと印加電圧Ｖの関係は、次の（１）式によ
うになる。
を作製して、その電流−電圧特性（Ｉ−Ｖ特性）を測定
した結果を第３図に示す。図中、実線Ａが実測値を示
す。電極は直径3mmの円とした。シモンズの方法（J.G.S
immons,J.Appl.Phys.,Vol.34,No.6,P.1793（1963））に
よると、充分に薄い絶縁膜を電子がトンネルする際、ト
ンネル電流ｊと印加電圧Ｖの関係は、次の（１）式によ
うになる。
ｊ＝j0｛exp（−Ａ1/2） −（＋eV）exp［−Ａ（＋eV）1/2］｝ …（１） ここで、 （但し、Ｖ（ｘ）は電極のフェルミ面から見た絶縁膜の
ポテンシャルであり、S1,S2は絶縁膜の各端面のｘ座標
（ｘ座標は膜の垂直方向）であり、ΔＳ＝S2−S1、即ち
絶縁膜の厚みである）。
ポテンシャルであり、S1,S2は絶縁膜の各端面のｘ座標
（ｘ座標は膜の垂直方向）であり、ΔＳ＝S2−S1、即ち
絶縁膜の厚みである）。
また、Al電極の表面にできた自然酸化膜（Al2O3）は
容量の測定からその厚みが29オングストローム、またそ
のエネルギ障壁の高さが4.3eVであることから存在を無
視することができず、ポリイミドLB膜と複合した形で絶
縁膜として作用すること、またポリイミドLB膜のエネル
ギ障壁の高さが120オングストローム厚の素子を流れる
ファウラーノルドハイム電流の解析から0.65eVと見積ら
れたことを考慮して、（１）式からトンネル電流理論値
を計算した結果が第３図中に破線Ｂ（各計算値を×で示
す）に示されている。但し、この理論値の絶対値は、実
測値に最もよく一致するようなj0を任意に選んだもので
ある。また、高電圧部に於いてはポリイミドLB膜は存在
しない。即ち、自然酸化（Al2O3）膜のみが絶縁膜とし
て作用しているMIM素子のＩ−Ｖ特性（破線Ｃ）に制限
されている。
容量の測定からその厚みが29オングストローム、またそ
のエネルギ障壁の高さが4.3eVであることから存在を無
視することができず、ポリイミドLB膜と複合した形で絶
縁膜として作用すること、またポリイミドLB膜のエネル
ギ障壁の高さが120オングストローム厚の素子を流れる
ファウラーノルドハイム電流の解析から0.65eVと見積ら
れたことを考慮して、（１）式からトンネル電流理論値
を計算した結果が第３図中に破線Ｂ（各計算値を×で示
す）に示されている。但し、この理論値の絶対値は、実
測値に最もよく一致するようなj0を任意に選んだもので
ある。また、高電圧部に於いてはポリイミドLB膜は存在
しない。即ち、自然酸化（Al2O3）膜のみが絶縁膜とし
て作用しているMIM素子のＩ−Ｖ特性（破線Ｃ）に制限
されている。
従って、本実施例で作製したメモリ素子のポリイミド
LB膜MIM素子10には、トンネル電流が支配的に流れてい
る。このトンネル電流は極めて高次の非線形性を持って
いるため、このMIM素子10は良好なスイッチング素子と
して作用し、スイッチング闘値は0.7Vである。
LB膜MIM素子10には、トンネル電流が支配的に流れてい
る。このトンネル電流は極めて高次の非線形性を持って
いるため、このMIM素子10は良好なスイッチング素子と
して作用し、スイッチング闘値は0.7Vである。
そこで、第１の書き込み電極28に、第２の書き込み電
極30に対して1Vの電位差で100μｓの矩形パルスを印加
すると、PZT強誘電体キャパシタ12には0.5Vの電圧が保
持される。
極30に対して1Vの電位差で100μｓの矩形パルスを印加
すると、PZT強誘電体キャパシタ12には0.5Vの電圧が保
持される。
このPZT強誘電体キャパシタ12への電圧書き込みの
後、第２の書き込み電極30とソース端子32を同電位に
し、それに対してドレイン端子34に2Vの電圧を印加する
と、ドレイン−ソース間に電流が流れることから、PZT
強誘電体キャパシタ12の保持電圧をそれにより確認する
ことができる。
後、第２の書き込み電極30とソース端子32を同電位に
し、それに対してドレイン端子34に2Vの電圧を印加する
と、ドレイン−ソース間に電流が流れることから、PZT
強誘電体キャパシタ12の保持電圧をそれにより確認する
ことができる。
第１図に示したような構造のメモリ素子を作製する場
合、ポリイミドLB膜MIM素子10の絶縁膜として用いられ
たポリイミドLB膜が同時にｎ−チャネルFET14のゲート
絶縁膜としても利用されているため、ゲート酸化膜作製
工程及びそのエッチング工程が不要となり、作製プロセ
スを極めて簡略化することができる。
合、ポリイミドLB膜MIM素子10の絶縁膜として用いられ
たポリイミドLB膜が同時にｎ−チャネルFET14のゲート
絶縁膜としても利用されているため、ゲート酸化膜作製
工程及びそのエッチング工程が不要となり、作製プロセ
スを極めて簡略化することができる。
また、ｎ−チャネルFET14のゲート絶縁膜（ポリイミ
ドLB膜）を誘電体としたキャパシタンスC0が、ポリイミ
ドLB膜の厚みが薄いために大きくなり、その結果、FET
のスイッチング闘値電圧VTが低くなる。従って、PZT強
誘電体キャパシタ12の保持電圧を比較的低くしておいて
も容易に読出すことができる。そのため、メモリ書き込
み電圧が低く抑えられること、それにより消費電力や発
熱を低く抑えられること、また書き込み時間を短くする
こと、等のメモリ素子にとって望ましい要件を実現する
ことができる。
ドLB膜）を誘電体としたキャパシタンスC0が、ポリイミ
ドLB膜の厚みが薄いために大きくなり、その結果、FET
のスイッチング闘値電圧VTが低くなる。従って、PZT強
誘電体キャパシタ12の保持電圧を比較的低くしておいて
も容易に読出すことができる。そのため、メモリ書き込
み電圧が低く抑えられること、それにより消費電力や発
熱を低く抑えられること、また書き込み時間を短くする
こと、等のメモリ素子にとって望ましい要件を実現する
ことができる。
本実施例の重要な点は、ポリイミドLB膜MIM素子10に
用いられる絶縁膜と、ｎ−チャネルFET14のゲート絶縁
膜とが同一のプロセスで作製された同一の物質からなっ
ているということであり、その他の部分の構造やプロセ
スは様々な場合が可能である。また、このように用いら
れる絶縁膜は、トンネル電流が流れる程度の厚みで電極
間を絶縁できる物質であればどの様なものでも良く、特
に高分子有機化合物分子をLB法によって膜化したものが
有効である。また、PZT強誘電体キャパシタ12を構成す
るPZT膜22もこれに限定されるものではなく、他の誘電
体又は強誘電体を用いることも可能である。特に、Si
O2,Al2O3,Si3N4,Ta2O5,PbNb2O6,KNbO3,BaTiO3,PbTa2O6,
PbTiO3,Cd2Nb2O7,SbSI,NaNO2,PLZT（PZTにLaを添加した
もの），ポリフッ化ビニリテン（PVDF），又はフッ素を
含む有機重合体が有効である。
用いられる絶縁膜と、ｎ−チャネルFET14のゲート絶縁
膜とが同一のプロセスで作製された同一の物質からなっ
ているということであり、その他の部分の構造やプロセ
スは様々な場合が可能である。また、このように用いら
れる絶縁膜は、トンネル電流が流れる程度の厚みで電極
間を絶縁できる物質であればどの様なものでも良く、特
に高分子有機化合物分子をLB法によって膜化したものが
有効である。また、PZT強誘電体キャパシタ12を構成す
るPZT膜22もこれに限定されるものではなく、他の誘電
体又は強誘電体を用いることも可能である。特に、Si
O2,Al2O3,Si3N4,Ta2O5,PbNb2O6,KNbO3,BaTiO3,PbTa2O6,
PbTiO3,Cd2Nb2O7,SbSI,NaNO2,PLZT（PZTにLaを添加した
もの），ポリフッ化ビニリテン（PVDF），又はフッ素を
含む有機重合体が有効である。
第４図は本発明の第２の実施例のメモリ素子の構造を
示すための断面図であり、第５図はこのメモリ素子の電
気的等価回路である。これらの図に於いて、第１図及び
第２図と同一のものには同一の参照番号を付すものとす
る。
示すための断面図であり、第５図はこのメモリ素子の電
気的等価回路である。これらの図に於いて、第１図及び
第２図と同一のものには同一の参照番号を付すものとす
る。
即ち、第１の実施例のメモリ素子にｐ−チャネルFET3
6を追加し、そのゲート電極をｎ−チャンネルFET14のゲ
ート電極に接続した形となっている。
6を追加し、そのゲート電極をｎ−チャンネルFET14のゲ
ート電極に接続した形となっている。
このような構成とすると、PZT強誘電体キャパシタ12
に正及び負の２種類の電圧を保持させることができる。
例えば、第２の書き込み電極30に対して1Vの電位差で10
0μｓの矩形パルスを第１の書き込み電極28に印加する
と、第２の書き込み電極30を基準にして、＋0.5Vの電圧
がPZT強誘電体キャパシタ12に保持される。この場合、
第２の書き込み電極30とｎ−チャネルFET14のソース端
子（Ｎ）32を同電位とし、それに対してドレイン端子
（Ｎ）34に＋2Vの電圧を印加すると、ドレイン端子34と
ソース端子32との間に電流が流れ、これによりPZT強誘
電体キャパシタ12に正の電圧が保持されたことが確認さ
れることができる。
に正及び負の２種類の電圧を保持させることができる。
例えば、第２の書き込み電極30に対して1Vの電位差で10
0μｓの矩形パルスを第１の書き込み電極28に印加する
と、第２の書き込み電極30を基準にして、＋0.5Vの電圧
がPZT強誘電体キャパシタ12に保持される。この場合、
第２の書き込み電極30とｎ−チャネルFET14のソース端
子（Ｎ）32を同電位とし、それに対してドレイン端子
（Ｎ）34に＋2Vの電圧を印加すると、ドレイン端子34と
ソース端子32との間に電流が流れ、これによりPZT強誘
電体キャパシタ12に正の電圧が保持されたことが確認さ
れることができる。
一方、上記の場合と正負対称の電位差を第１及び第２
の書き込み電極28,30間に印加すると、PZT強誘電体キャ
パシタ12には、第２の書き込み電極30に対して−0.5Vの
電圧が保持される。これは、第２の書き込み電極30とｐ
−チャネルFET36のドレイン端子（Ｐ）38を同電位と
し、それに対してソース端子（Ｐ）40に−2Vの電圧を印
加した時に、ドレイン端子38とソース端子40との間に電
流が流れるかどうかにより、PZT強誘電体キャパシタ12
に負の電圧が保持されたことが確認できる。
の書き込み電極28,30間に印加すると、PZT強誘電体キャ
パシタ12には、第２の書き込み電極30に対して−0.5Vの
電圧が保持される。これは、第２の書き込み電極30とｐ
−チャネルFET36のドレイン端子（Ｐ）38を同電位と
し、それに対してソース端子（Ｐ）40に−2Vの電圧を印
加した時に、ドレイン端子38とソース端子40との間に電
流が流れるかどうかにより、PZT強誘電体キャパシタ12
に負の電圧が保持されたことが確認できる。
このようにして、本第２の実施例のメモリ素子にあっ
ては、正及び負の電圧を保持し、且つそれを読出すこと
ができる。また、電圧を保持していない状態も情報の１
つと考えれば、メモリ素子１つにつき最低３つの情報を
記録し、且つ読出すことが可能となる。従って、このよ
うな構造のメモリ素子を多数並べたメモリICを作製した
場合、単位面積当り、あるいは１チップ当りに記録され
る情報の数を極めて増加させることができる。
ては、正及び負の電圧を保持し、且つそれを読出すこと
ができる。また、電圧を保持していない状態も情報の１
つと考えれば、メモリ素子１つにつき最低３つの情報を
記録し、且つ読出すことが可能となる。従って、このよ
うな構造のメモリ素子を多数並べたメモリICを作製した
場合、単位面積当り、あるいは１チップ当りに記録され
る情報の数を極めて増加させることができる。
また、同一のメモリ素子に正又は負の情報を任意に記
録できるということは、ニューラルネットワーク等の論
理演算回路への応用する際に極めて有益な要件となる。
録できるということは、ニューラルネットワーク等の論
理演算回路への応用する際に極めて有益な要件となる。
なお、ｐ型Si基板16上にｐチャネルFET36を作り込む
ために、このFET36は、第４図に示すように、ソース拡
散領域42及びドレイン拡散領域44を、基板16の一部に形
成したｎウェル領域46内に作り込むことにより作製され
ている。
ために、このFET36は、第４図に示すように、ソース拡
散領域42及びドレイン拡散領域44を、基板16の一部に形
成したｎウェル領域46内に作り込むことにより作製され
ている。
第６図は本発明の第３の実施例のメモリ素子の構造を
示すための断面図であり、第７図はこのメモリ素子の電
気的等価回路である。これらの図に於いて、第１図及び
第２図と同一のものには同一の参照番号を付すものとす
る。
示すための断面図であり、第７図はこのメモリ素子の電
気的等価回路である。これらの図に於いて、第１図及び
第２図と同一のものには同一の参照番号を付すものとす
る。
即ち、本実施例のメモリ素子は、第１実施例のメモリ
素子の第１の書き込み電極28を省いた構造となってい
る。この場合でも、各端子への供給電圧を適当に選択す
ることにより、ｎ−チャネルFET14のゲート絶縁膜とし
て作用されているポリイミドLB膜26が、第１の実施例で
用いられたポリイミドLB膜MIM素子10の絶縁膜（Ｉ層）
と等価の作用をする。その場合の必要な条件は、第２の
書き込み電極30のソース端子32及びドレイン端子34より
も高い電位にし、且つｎ−チャネルFET14のゲート絶縁
膜には、そのトンネルスイッチング闘値よりも高い電位
差がかかるようにすることである。例えば、ソース端子
32を基準にしてドレイン端子34に＋0.2Vの直流電圧を印
加しながら、第２の書き込み電極30に1V,100μｓの矩形
パルスを印加することにより、第２の書き込み電極30を
基準にして＋0.5Vの電圧がPZT強誘電体キャパシタ12に
保持されることができる。これは、ｎ−チャネルFET14
のｎチャネルを流れる電子の内、ゲート絶縁膜の厚み方
向の速度成分を持つものがゲート絶縁膜（ポリイミドLB
膜）をトンネル伝導してPZT強誘電体キャパシタ12を充
電したためである。
素子の第１の書き込み電極28を省いた構造となってい
る。この場合でも、各端子への供給電圧を適当に選択す
ることにより、ｎ−チャネルFET14のゲート絶縁膜とし
て作用されているポリイミドLB膜26が、第１の実施例で
用いられたポリイミドLB膜MIM素子10の絶縁膜（Ｉ層）
と等価の作用をする。その場合の必要な条件は、第２の
書き込み電極30のソース端子32及びドレイン端子34より
も高い電位にし、且つｎ−チャネルFET14のゲート絶縁
膜には、そのトンネルスイッチング闘値よりも高い電位
差がかかるようにすることである。例えば、ソース端子
32を基準にしてドレイン端子34に＋0.2Vの直流電圧を印
加しながら、第２の書き込み電極30に1V,100μｓの矩形
パルスを印加することにより、第２の書き込み電極30を
基準にして＋0.5Vの電圧がPZT強誘電体キャパシタ12に
保持されることができる。これは、ｎ−チャネルFET14
のｎチャネルを流れる電子の内、ゲート絶縁膜の厚み方
向の速度成分を持つものがゲート絶縁膜（ポリイミドLB
膜）をトンネル伝導してPZT強誘電体キャパシタ12を充
電したためである。
従って、本第３の実施例では、ｎ−チャネルFET14は
単なる電圧感知素子としてのみでなく、電流制御（スイ
ッチング）素子としての作用も持っている。従って、単
位面積当りの機能の数が増えるため、集積度あるいは歩
留まり向上にとって有利な素子構成である。また、配線
パターンもより単純になるため、作製プロセスが単純に
なり、また駆動回路構成も単純になる。
単なる電圧感知素子としてのみでなく、電流制御（スイ
ッチング）素子としての作用も持っている。従って、単
位面積当りの機能の数が増えるため、集積度あるいは歩
留まり向上にとって有利な素子構成である。また、配線
パターンもより単純になるため、作製プロセスが単純に
なり、また駆動回路構成も単純になる。
なお、上記第１乃至第３の実施例では、メモリ素子を
作り込む半導体基板となる半導体としてｐ型Siを例にと
って説明したが、本発明はそれに限定されるものではな
く、AlP,AlAs,AlSb,GaP,GaAs,GaSb,InP,InAs,InSb,等、
化合物半導体基板全てのものを用いることができる。
作り込む半導体基板となる半導体としてｐ型Siを例にと
って説明したが、本発明はそれに限定されるものではな
く、AlP,AlAs,AlSb,GaP,GaAs,GaSb,InP,InAs,InSb,等、
化合物半導体基板全てのものを用いることができる。
ところで、GaAs半導体ICは、その高易動度のため高速
信号処理用ICへの応用が期待されているが、VLSI化にと
って重要なデバイスであるIGFET（Iusulated Gate FE
T、ゲート電極がチャネルから絶縁されているFETのこ
と）の特性が充分に改善されないため、その実現には至
っていない。
信号処理用ICへの応用が期待されているが、VLSI化にと
って重要なデバイスであるIGFET（Iusulated Gate FE
T、ゲート電極がチャネルから絶縁されているFETのこ
と）の特性が充分に改善されないため、その実現には至
っていない。
GaAsの表面を高温プロセスにより酸化すると多数の界
面準位が形成され、デバイスが動作しなかったり、大き
なドリフトを示すといった問題があった。LB法による
と、プラズマCVD法や陽極酸化法に比べて穏やかに絶縁
膜を形成することができる。従って、化合物半導体を用
いたIGEFT開発にとって重要なプロセス技術となり得
る。
面準位が形成され、デバイスが動作しなかったり、大き
なドリフトを示すといった問題があった。LB法による
と、プラズマCVD法や陽極酸化法に比べて穏やかに絶縁
膜を形成することができる。従って、化合物半導体を用
いたIGEFT開発にとって重要なプロセス技術となり得
る。
そこで第４図の実施例として、GaAs基板を用いて、メ
モリ素子を構成することができる。本第４の実施例のメ
モリ素子は、濃度５×1016cm-3にＳドープされたｎ−Ga
As活性層上にポリイミドLB膜７分子層を製膜し、その上
にAl電極を蒸着してそれをゲート電極としてメモリ素子
を構成することができる。この場合、ｎ−GaAsとポリイ
ミドLB膜絶縁層の界面にできた界面準位は１×1011cm-2
eV-1と非常に低く抑えることができる。ゲート長２μm,
ゲート幅300μｍの時、2GHzに対する相互コンダクタン
スGm0＝10msとなる。
モリ素子を構成することができる。本第４の実施例のメ
モリ素子は、濃度５×1016cm-3にＳドープされたｎ−Ga
As活性層上にポリイミドLB膜７分子層を製膜し、その上
にAl電極を蒸着してそれをゲート電極としてメモリ素子
を構成することができる。この場合、ｎ−GaAsとポリイ
ミドLB膜絶縁層の界面にできた界面準位は１×1011cm-2
eV-1と非常に低く抑えることができる。ゲート長２μm,
ゲート幅300μｍの時、2GHzに対する相互コンダクタン
スGm0＝10msとなる。
従って、PZT強誘電体キャパシタ12に保持されたメモ
リ電圧をこのGaAs−IGFETで読出す場合、そのソース−
ドレイン間にかけるバイアス電圧は、Si−FETの場合よ
り充分に短くても動作し、即ち読み出し速度が大幅に増
加する。これは、GaAsのキャリヤ易動度がSiのそれに比
べて大きいためである。従って、第３の実施例で示した
ようにFETのチャネルからゲート絶縁膜を経由してPZT強
誘電体キャパシタに電荷を書き込むメモリ書き込みの場
合も、Si半導体の場合より書き込み速度が大幅に増加す
る。
リ電圧をこのGaAs−IGFETで読出す場合、そのソース−
ドレイン間にかけるバイアス電圧は、Si−FETの場合よ
り充分に短くても動作し、即ち読み出し速度が大幅に増
加する。これは、GaAsのキャリヤ易動度がSiのそれに比
べて大きいためである。従って、第３の実施例で示した
ようにFETのチャネルからゲート絶縁膜を経由してPZT強
誘電体キャパシタに電荷を書き込むメモリ書き込みの場
合も、Si半導体の場合より書き込み速度が大幅に増加す
る。
また、GaAsは、直接遷移型半導体のため、上記メモリ
素子と同一の半導体基板上に発光素子を作り込むことが
できる。従って、極めて高集積度のOEIC、あるいは制御
機能の付加された光素子、又は光情報ネットワーク等へ
の幅広い応用が期待される。
素子と同一の半導体基板上に発光素子を作り込むことが
できる。従って、極めて高集積度のOEIC、あるいは制御
機能の付加された光素子、又は光情報ネットワーク等へ
の幅広い応用が期待される。
［発明の効果］ 以上詳述したように本発明によれば、半導体製造プロ
セスの内、有機物超薄膜プロセスで置き換え得るところ
を積極的に置き換えることにより、工程数減少、作業の
簡略化を可能としたメモリ素子を提供することができ
る。
セスの内、有機物超薄膜プロセスで置き換え得るところ
を積極的に置き換えることにより、工程数減少、作業の
簡略化を可能としたメモリ素子を提供することができ
る。
第１図は本発明の第１の実施例の構造を示す断面図、第
２図は第１の実施例の電気的等価回路、第３図は第１の
実施例に用いられるMIM素子の電流−電圧特性図、第４
図は本発明の第２の実施例の構造を示す断面図、第５図
は第２の実施例の電気的等価回路、第６図は本発明の第
３の実施例の構造を示す断面図、第７図は第３の実施例
の電気的等価回路、第８図は従来のメモリ素子の電気的
等価回路図である。 10……ポリイミドLB膜MIM素子、12……PZT強誘電体キャ
パシタ、14……ｎ−チャネルFET、26……ポリイミドLB
膜、36……ｐ−チャネルFET。
２図は第１の実施例の電気的等価回路、第３図は第１の
実施例に用いられるMIM素子の電流−電圧特性図、第４
図は本発明の第２の実施例の構造を示す断面図、第５図
は第２の実施例の電気的等価回路、第６図は本発明の第
３の実施例の構造を示す断面図、第７図は第３の実施例
の電気的等価回路、第８図は従来のメモリ素子の電気的
等価回路図である。 10……ポリイミドLB膜MIM素子、12……PZT強誘電体キャ
パシタ、14……ｎ−チャネルFET、26……ポリイミドLB
膜、36……ｐ−チャネルFET。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 29/788 H01L 29/792 H01L 29/28
Claims (2)
- 【請求項１】導電体−絶縁体−導電体の積層構造で構成
された非線形導電率を持ったMIM素子と、 上記MIM素子に一端が接続され、他の一端が書き込み電
極に接続された電荷保持特性をもった電荷保持素子と、 上記MIM素子と電荷保持素子との接続点にゲートが接続
された電界効果トランジスタと、 を備え、 上記電界効果トランジスタのゲート絶縁膜を有機物超薄
膜により形成したことを特徴とするメモリ素子。 - 【請求項２】電荷保持特性を持った電荷保持素子と、 上記電荷保持素子の一端にゲートが接続された電界効果
トランジスタと、 上記電荷保持素子の他の一端に接続された書き込み電極
と、 を備え、 上記電界効果トランジスタのゲート絶縁膜を有機物超薄
膜により形成したことを特徴とするメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300161A JP3021614B2 (ja) | 1990-11-06 | 1990-11-06 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300161A JP3021614B2 (ja) | 1990-11-06 | 1990-11-06 | メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171978A JPH04171978A (ja) | 1992-06-19 |
| JP3021614B2 true JP3021614B2 (ja) | 2000-03-15 |
Family
ID=17881484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300161A Expired - Lifetime JP3021614B2 (ja) | 1990-11-06 | 1990-11-06 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021614B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3222243B2 (ja) * | 1993-01-25 | 2001-10-22 | 株式会社日立製作所 | 半導体記憶装置とそれを用いた情報処理システム |
| WO1995026570A1 (fr) * | 1994-03-29 | 1995-10-05 | Olympus Optical Co., Ltd. | Dispositif a memoire ferro-electrique |
| US6191441B1 (en) * | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| JP3239109B2 (ja) | 1998-08-28 | 2001-12-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリとその読み出し方法 |
| JP3377762B2 (ja) | 1999-05-19 | 2003-02-17 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリ |
| EP1096502B1 (en) | 1999-10-13 | 2005-06-29 | Rohm Co., Ltd. | Nonvolatile memory and its driving method |
| US6885081B2 (en) | 2000-11-13 | 2005-04-26 | Sharp Kabushiki Kaisha | Semiconductor capacitor device having reduced voltage dependence |
| JP3586638B2 (ja) * | 2000-11-13 | 2004-11-10 | シャープ株式会社 | 半導体容量装置 |
| JP2003060054A (ja) * | 2001-08-10 | 2003-02-28 | Rohm Co Ltd | 強誘電体キャパシタを有する半導体装置 |
| US9530833B2 (en) | 2014-06-17 | 2016-12-27 | Globalfoundaries Inc. | Semiconductor structure including capacitors having different capacitor dielectrics and method for the formation thereof |
-
1990
- 1990-11-06 JP JP2300161A patent/JP3021614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04171978A (ja) | 1992-06-19 |
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