JP3512185B2 - メモリデバイス - Google Patents

メモリデバイス

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Description

【発明の詳細な説明】 本発明はメモリデバイスに関する。
半導体メモリデバイスは、ますますサイズが小さくな
り、その結果としてビット当たりの消費電力も低減され
ている。しかし、サイズの縮小によって各蓄積ノードに
おける電子数が減少し、電子数の統計的な変動が大きく
なる結果、従来の方法で電子を制御することができなく
なりつつある。
ナノ加工（nano−fabricated）構造では、１個の電子
がナノ加工島（nano−fablicated island）に付加され
ると、荷電エネルギが増加する。その結果、荷電エネル
ギが熱エネルギより大きくなると、この島に対して電子
は入れなくなる。この現象は、クーロン妨害（Coulomb
Blockade）として知られている。
クーロン妨害については、酸化された金属粒子のフィ
ルムに対する荷電キャリアの移動に関連して、ゴーター
（Gorter,C.J.）によるPhysica,17,第777−780頁、（19
51年）に記載されている。しかし、近年、単電子トラン
ジスタを製造可能なことが立証されてから、俄然、この
クーロン妨害が注目されるようになった。（フルトン
（Fulton,T.A.）およびドーラン（Dolan,G.J.）による
“Observation of Single−Electron Charging Effects
in Small Tunnel Junctions"、Phys.Rev.Lett.,1987,5
9,第109−112頁を参照。）個々の電子を移送する回転木
戸（ターンスタイル:turnstile）も近年、実証されてい
る。（ギアリグズ（Geerligs,L.J.）、アンダレッグ（A
nderegg,V.F.）、ホルウェグ（Holweg,P.A.M.）、ムー
イ（Mooij,J.E.）、ポジア（Pothier,H.）、エスティー
ブ（Esteve,D.）、アービナ（Urbina,C.）およびデボレ
ット（Devoret,M.H.）による“Frequency−Locked Turn
stile Device for Single Electrons",Phys.Rev.Lett.,
1990年,64第2691−2684頁参照。） また、アルシュラー（B.L.Altshuler），リー（P.A.L
ee）およびウェブ（R.A.Webb）編“Mesoscopic Phenome
na in Solids"（アムステルダムのエルスビア（Elsevie
r）発行、1991年）、第173−271頁における、アベリン
（Averin,D.V.）およびリカレフ（Likharev,K.K.）によ
る“Single Electronics:A Correlated Transfer of Si
ngle Electrons and Cooper Pairs in Systems of Smal
l Tunnel Junctions"も参照されたい。
本発明者らによる先の出願EP−Ａ−0562751では、第
１および第２の安定な蓄積状態を示す複数の蓄積ノード
を有するデバイスを開示している。このデバイスは、各
ノードへの電子の移動は、直列接続したトンネル接合デ
バイスを通して行なわれ、クーロン妨害により制限され
る。各ノードの複数の電子状態の間の切り替えを制御す
るためのクロック装置も設けられている。直列接続容量
および直列接続トンネル接合または多段トンネル接合デ
バイスにより得られる、１つのノードにおける双安定す
なわち内部メモリの概念は、グラバート（H.Grabert）
およびデボレット（Devoret）による“Single Charge T
unnelling"（ニューヨークのプレナムプレス（Plenum P
ress）発行、1992年）第311−322頁における、アベリン
（Averin,D.V.）およびリカレフ（Likharev,K.K.）によ
る“Possible Applications of Single Charge Tunnell
ing"においても論じられている。
本発明の目的は、ノードにおける電子数を制御するク
ーロン妨害を利用し、安定な電子蓄積状態間を制御可能
にかつ信頼性をもって遷移することができ、さらに、こ
のようなセルのアレイを構成するための、個別にアドレ
ス指定できる基本要素（building block）となりうるメ
モリセルを提供することにある。
本発明の第１の見地によれば、次のような構成を有す
るメモリセルを含むメモリデバイスが提供される。この
メモリデバイスは、電荷を蓄積するためのメモリノード
と、このメモリノードに接続され、蓄積電荷のレベルが
クーロン妨害により制限される第１および第２の量子化
メモリ状態を当該ノードが呈するように、電荷キャリア
に対してトンネル障壁構造を形成する障壁手段と、この
トンネル障壁構造に影響を与えるよう前記障壁手段と相
互に作用する場（field）を生成するゲート手段と、前
記ノードにおける量子化状態間の遷移を起こさせるよ
う、電荷キャリアが前記トンネル障壁構造を通過する確
率を制御する制御手段とを備える。
本デバイスはメモリノードに接続されたコンデンサ手
段を有してもよく、また、前記制御手段は、電荷が障壁
手段を通過する確率を制御してノードの量子化状態間遷
移を惹起するためにコンデンサ手段とトンネル障壁構造
との間に電圧を印加する手段を有してもよい。
前記制御手段は、電荷が障壁手段を通過する確率を制
御してノードの量子化状態間遷移を惹起するために、前
記ゲート手段により生成される場を制御する手段を有し
てもよい。
前記セルは、例えば、メモリノードのメモリ状態に応
じて論理出力信号を生成するエレクトロメータ（電位
計）のような出力手段を有してもよい。
本発明は、また、アレイ状に配置された複数のメモリ
セルを有し、これらのセルは、データを書き込むためま
たは個々のセルからデータを読みだすために個別にアド
レス指定できる。
第２の見地によれば、個々のセルをアドレス指定する
ために、メモリセルを有するメモリデバイスは、電荷を
蓄積するメモリノードと、このメモリノードに接続さ
れ、蓄積電荷のレベルがクーロン妨害により制限される
第１および第２の量子化メモリ状態を当該ノードが呈す
るように、電荷キャリアに対して多段トンネル障壁構造
を提供する手段と、前記ノードにおける量子化状態間の
遷移を起こさせるよう、前記トンネル障壁構造を電荷キ
ャリアが通過する確率を制御する制御手段とを備え、こ
の制御手段は、個々のセルに対してそれぞれ制御電位を
選択的に印加する第１および第２の手段を含み、前記制
御電位の予め定めた組合せに応じて前記第１および第２
の状態間でノードを切り替える。
各メモリセルは、実質的に２次元導電層を形成するδ
ドープ層を選択エッチングすることにより構成すること
ができる。ただし、他のトンネル接合構造を用いること
も可能である。
本発明の他の特徴および効果は、以下の実施例説明お
よび添付図面を参照にすることにより一層よく理解され
よう。
図１は、本発明による、電位計に接続されたナノ加工
メモリセルを表わす模式的回路図である。
図２は、図１に示したデバイスの動作原理を表わすも
のであり、メモリセルのメモリノード上のｎ個の電子の
周期的動作について、メモリノードの電圧をゲート電圧
の関数としてプロットしたグラフである。
図３は、図１のMTJ1の構造を示す模式図である。
図４は、図１の回路に対応する実際的な構成の鳥瞰図
（走査電子顕微鏡により得られたもの）である。
図５は、ヒステリシスを呈する、デバイスのメモリ動
作特性を示すグラフである。
図６は、行列（ロウおよびコラム）状に配置されたメ
モリセルのアレイを示す図である。
図7aは、図7bに示した多段トンネル接合デバイスの、
ソース／ドレイン電圧対電流特性を示すグラフである。
図8aは、書込みパルスBwがセルに印加されたときの、
クーロン妨害閾値Vchの高値に対する、ゲート電圧Vgの
関数としてメモリノード電圧Ｖを表わしたグラフ（デー
タが書き込まれないことを示す）であり、図8bは、図8a
に対応するがクーロン妨害閾値Vclが低い場合で、書込
みパルスBwに応答してセルにデータが書き込まれる場合
を示すグラフである。
図９は、正方向および負方向書込みパルス±Bw（ma
x）を示す図である。
図10は、他の構成のメモリセルアレイを示す図であ
る。
図11は、各列（コラム）に共通の出力電位計を設け
た、さらに他のメモリセルアレイを示す図である。
図12は、MJT1に対して固定側面ゲート電圧が印加され
る、メモリセルの変形例の部分的模式図である。
図13は、図12のセルに対するデータの書き込みを説明
するための、印加ゲート電圧Vgに対するメモリノード電
圧Ｖのグラフである。
図14は、メモリセルの他の変形例の模式的回路図であ
る。
図15は、図14のメモリセルに対する２進データ１の書
き込みを示す図である。
図16は、メモリセルのさらに他の変形例の回路図であ
る。
図17は、電位計を電界効果トランジスタ（FET）によ
って書き換えたメモリセルを示す図である。
図18は、基板に形成される、ゲートを有するδドープ
層の他の構成を示す図である。
図19は、シリコン（珪素）基板上に形成された、多段
トンネル接合デバイスの他の構成を示す模式的斜視図で
ある。
図20は、図19のデバイスの長手方向の断面図である。
図21は、図20の変形例を示す図である。
図22は、図19に示した構成の変形例であり、多段トン
ネル接合デバイスのさらに他の構成を示す図である。
図23は、図22のデバイスの断面図である。
図24は、図23に対応する、変形例を示す断面図であ
る。
図25は、シリコンで実現される多段トンネル接合デバ
イスのさらに他の変形例を示す図である。
図26は、図25のデバイスの断面図である。
図27は、図26に対応する、変形例の断面図である。
図28a−ｄは、プレーナ多段トンネル接合デバイスを
用いた、本発明のメモリセルの一例の底部から頂部まで
の層の平面図であり、図28eは、図28dのＩ−I'に沿った
断面図である。
図29は、図28に対応するが、垂直構造の多段トンネル
接合デバイスを示す図である。
図30は、図４に示したメモリノードの、電子状態対蓄
積時間特性のグラフである。
図１において、本発明によるメモリデバイスは、メモ
リノード２を有するメモリセル１を含む。メモリノード
２の電圧Ｖは電位計３により検出される。
メモリセル１は、側面ゲート多段トンネル接合デバイ
スMTJ1と、これに直列接続されたゲートコンデンサCgと
を有し、このゲートコンデンサCgはゲート電圧Vgの電圧
源に接続されている。MTJ1の側面ゲートは、側面ゲート
電圧Vsgの電圧源に接続されている。メモリノード２の
電圧Ｖは、ゲートコンデンサに印加される電圧Vgと、ノ
ード２に蓄積された電荷の双方に依存する。ノード２に
出入りする電子の移動は、多段トンネル接合MTJ1を通し
てのみ可能である。後に詳述するように、多段トンネル
接合デバイスは、いくつかのトンネル接合を直列接続し
たものとみなせる。本明細書において、多段トンネル接
合（MTJ:multiple tunnel junction）デバイスとは３個
以上のトンネル接合を直列接続したものであり、本デバ
イスの一端の電荷の絶対値|Q|が臨界電荷Qcより小さい
とき、すなわち−Qc＜Ｑ＜Qcの場合、クーロン妨害によ
り単一電子のMTJ1の通過は阻止される。
なお、Qcは、次のように表わされる。
Qc＝（eC/ΣＣ）（（１＋Δ）/2） …（１） ここに、ΣＣは、総容量Ｃ＋Cg＋Csである。CsはMJT1の
容量、Cgはゲート容量、Csは浮遊容量であり、Δは次式
により与えられる多重状態条件を決定するものである。
Δ＝（（Ｎ−１）/N）（（Cg＋Cs）/C） …（２） ここに、ＮはMTJ1のトンネル接合の数である。メモリノ
ードの電圧Ｖは次式で与えられる。
Ｖ＝（e/ΣＣ）（（CgVg/e）−ｎ） …（３） ここに、ｎはノード上の超過電子の数である。
式（３）は、図２にプロットされ、ｎの異なる値につ
いて一連の平行線を破線で示している。クーロン妨害の
範囲（colomn Blockade regime）内、すなわち、−Qc/C
＜Ｖ＜Qc/C内では、電子はメモリノード２に出入りでき
ない。クーロン妨害により設定されるメモリノード２の
電圧Ｖの上限および下限、すなわち±Qc/Cは、図２の鎖
線で示されている。電圧Ｖがクーロン妨害領域の境界に
達すると、クーロン妨害範囲内のノード２のエネルギを
維持するために電子が１個入り込む、または出ていく。
ｅΔ/Cgより大きい値のゲート電圧パルスVgを印加す
ることにより、後述するように、メモリノード上の電子
の数を変化させることができる。
その結果得られる特性は、図２に実線で示すようなヒ
ステリシスを示す。ゲート電圧を図２に示した範囲の最
低の値Vglから増加させていく場合を考えると、その特
性は、メモリノード電圧がクーロン妨害の限界Qc/Cに到
達するまで、ｎ＝−３（ノード２において３個の電子が
不足）のライン（ａ）に沿って移動する。そこで、ノー
ド２はクーロン妨害効果に打ち勝つことにより１個の電
子を獲得し、その結果、特性はｎ＝−２の線へジャンプ
する。ノード電圧Ｖはクーロン妨害により制限されるか
らである。ゲート電圧がその上限値Vguへ向けて次第に
増加するにつれて、メモリノードの電子状態も、ノード
２上に３個の電子の余剰が生じる（すなわちｎ＝３）ま
で、逐次、階段的に増加していく。その後、ゲート電圧
Vgが減少すると、メモリノード２の電圧はｎ＝３のライ
ン（ｂ）に沿って、クーロン妨害下限−Qc/Cに達するま
で低下していく。このノードの電子状態は、ゲート電圧
がその下限Vglに達するまで減少するにつれて、ｎ＝−
３まで階段的に変化する。
したがって、ゲート電圧Vgがゼロであるとき、ノード
２は、図２の例ではｎ＝±２である２つの安定状態のう
ちの一方の状態となる。これは、メモリとして使用しう
る。
一般に、１ビットの情報は＋ｎ個および−ｎ個の電子
数状態により表わされる。ここに、ｎは（Δ＋１）/2の
整数部により与えられる。条件Δ＜１を満たすよう容量
を選定すれば、２進コードは、１個の電子の有無により
表わすことができる。
メモリセル１の実際的な構成を、図４を参照しながら
説明する。クーロン妨害効果を利用するために、荷電エ
ネルギが熱エネルギより大きくなるように（荷電エネル
ギは略１次元的な長さに反比例する）、構成は十分小さ
くしなければならない。妥当かつ微小な構造を実現する
ために、図３に示すようにδドープGaAs材料を用いた側
面ゲート構造を用いることができる。細長い電子チャネ
ル４は、GaAs基板６の表面下30nmの位置に設けられた厚
さ数原子層のδドープ層５内に形成される。この層５
は、典型的には、５×1012cm-2の濃度までSiでドーピン
グされる。種々の層はMBEまたはMOCVD法により成長させ
られる。両プロセスにおいて、ドーパント層の厚さは、
唯一個の原子層の厚さにまですることができ、このよう
にして得られた材料はδ（デルタ）ドープされたといわ
れる。ナカザト（Nakazato,k）、ソーントン（Thornto
n,T.J.）、ホワイト（White,J.）、およびアーメド（Ah
med,H.）による“Single−electron effects in a poin
nt contact using a side−gating in delta−doped la
yers",Appl.Phys.Lett.,1992年,61,3145を参照された
い。間隔をおいて側面ゲート８に対峙する微小な側面ゲ
ートくびれ部（constriction）７は、電子ビームリソグ
ラフィー、および120nmの深さまでのウェットエッチン
グにより形成され、接合MTJ1を構成する。この接合の抵
抗は制御可能である。なぜなら、側面ゲート８へ負の電
圧を印加することにより、電子フェルミエネルギを変化
させ、電子チャネルのエッジから電子を追い払うことが
できるからである。
プロセスパラメータの具体的な例として、MTJは、幅5
00nm、長さ200nmのマスクでエッチングされたくびれ部
により構成した。マスク幅の最も狭い部分（すなわち、
側面ゲートからチャネル分離部）は300nmである。この
パターンは、電子ビーム（EB）リソグラフィーおよびウ
ェットエッチングにより形成した。EB照射は、δドープ
GaAsウエハ上にコーティングされた150nmの厚さのポリ
メチルメタクリレート（PMMA）上に行った。この照射の
後、30秒間、弱い現像剤（メチルイソブチルケトン：イ
ソプロピルアルコール＝1:5）で現像して、強く照射さ
れた領域のみ現出させた。20秒間のO2プラズマエッチン
グにより残余のレジストを除去した後、H3PO4:H2O2:H2O
＝1:2:40の溶剤によりδドープGaAs層をエッチングし
た。溝の深さは、エッチング時間の調整により120nmに
制御した。
図3aは、図３に示したMTJのくびれ部７の拡大図であ
る。次の事実が判明した。すなわち、くびれ部７の領域
における導電チャネル４が複数の導電島7'からなり、こ
れらの間を電子がトンネリングし、個々の島の電荷はク
ーロン妨害により制限される、と考えることによりMJT
の特性を説明することができる。個々の島7'の結果の総
和が多段トンネル接合をもたらす、ということを示すこ
とができる。個々の島の間のトンネル障壁はチャネルの
不純物により生成されると仮定される。
後述する図４の説明から明らかになるとおり、メモリ
ノード２の電圧を検出するクーロン妨害電位計３の形成
にも同じ製造プロセスを使用することができる。
図４は、図１に対応する単電子メモリデバイスの走査
顕微鏡により見た図を示す。すべての部品は、上述した
原理に則って、δドープ基板をエッチングすることによ
り形成される。図４に示した構成の寸法は、典型的には
30×30μｍである。メモリセル１は、前述のごとく形成
された２個の直列接続多段トンネル接合MTJ1,MTJ2を有
し、各MTJはそれぞれくびれ部71、72および側面ゲート8
1、82を有する。２個目の接合MTJ2は、後述するようにM
TJ1を較正するためのものである。
メモリノード２は、チャネル４内の接合MJT1およびMJ
T2の直列接続部に設けられる。ゲート電圧は、チャネル
９に印加される。チャネル９は、メモリノード２の領域
においてチャネル延長部4a,4bと協働して、ゲートコン
デンサCgを構成する。電位計MTJ3は、δドープ層から形
成した、くびれ部73を有するソース／ドレインチャネル
10およびこれに対応する２個の側面ゲート11,12とを有
する、MTJ1,MTJ2と同じ方法により形成した多段トンネ
ル接合を有する。ゲート11は、メモリノード２の電圧の
関数として、チャネル10のソース／ドレイン電流を制御
する。ゲート12は、電位計を線形動作領域へバイアスし
うるようバイアス電圧Vegを印加し、これによりソース
／ドレイン電流Iedがノード電圧Ｖの増加に対して線形
に増加するようにする。
側面ゲート82に対して側面ゲート電圧を印加してMTJ2
の抵抗を低下させることにより、較正目的のためにMTJ1
の特性を測定することができる（前述のナカザトら参
照）。このような特性測定の後、MTJ2の側面ゲート82に
負の大電圧を印加することによりMTJ2をカットオフさせ
る。具体例において、MTJ1,MTJ2のゲート81,82に印加さ
れる電圧は、Vsg1＝−２→−4V、Vsg2＝−3.5V（これが
カットオフを惹起）である。電位計MTJ3について、ソー
ス／ドレイン電流Iedが、メモリノード２の電圧Ｖの変
化に対して典型的には５−20nAの範囲に渡って変化する
ような線形応答を得るための適切な電圧はVed＝20mv、V
eg≒1.3−2Vである。
メモリセル特性は、ゲート電圧Vgを変化させて電位計
電流Iedを監視することにより調べることができる。
図５に、Vgの0.5Vおよび−0.5Vの間の３サイクルおよ
び0.25Vおよび−0.25Vの間の１サイクルについて、メモ
リセルの特性を示す。明瞭かつ再現性のあるヒステリシ
スが観察された。このように、ゲート電圧を書き込み電
圧として用いることにより、論理レベル１および０をメ
モリノード２に書き込むことができる。
前述したMTJ1の特性測定により、容量を、Ｃ＝10aF、
Cg＝Cs＝1fFと概算すると、ゼロゲート電圧Vg＝０にお
ける図５のグラフの上下の枝は±100電子に相当する。
測定された曲線の階段状特性は、ノード２における１個
の電子の出入りを示している。
このように、単電子メモリセルは、δドープ層におけ
る側面ゲート構造を用いて、提供される。図４に示した
実験的構造においては、１ビットの情報は、±ｎ個（ｎ
≒100）の電子数状態により表わされる。例えば、コン
デンサCgを再設計することにより、電子数を低減し、単
一の電子で２進符号を表わすことも可能である。使用し
た電子数は、後に議論するように、達成可能な最大蓄積
時間と関連する。
本実施例のデバイスは、典型的には1Kの低温で動作す
る。しかし、5nmより小さい規模で構成を作成すれば、
メモリは室温でも動作可能である。
本発明によるメモリセルのアレイの例を、以下に説明
する。これは、個々のセルが読み書き動作のため個別に
アドレス指定できるものである。前述した図に示した例
では、メモリノード２は、ゲート電圧Vgを変えることに
より、２つのメモリ状態の間で切り替え可能である。し
かし、側面ゲート電圧Vsg、またはゲート電圧VgおよびM
TJ1の側面ゲート８に印加される電圧Vsgの組合せによ
り、メモリノードを切り替えることも可能である。
このように動作するメモリセルのアレイの一例を、図
６を参照して説明する。この構成は、本例では、行列状
に配置された３×３のアレイとして模式的に示したメモ
リセルMnmの長方形のアレイからなる。セルM00を例とし
て、詳細に説明するが、他のメモリセルもすべて同様に
動作する。セルM00の回路は、図１で説明したものと実
質的には同じであり、メモリノード２、ゲートコンデン
サCg、および、側面ゲート８を有する多段トンネル接合
MTJ1からなる。メモリノード２の電圧は電位計MTJ3によ
り検出される。
特定のメモリセルは、ロウおよびコラムに基づいて選
択される。したがって、メモリセルM00は、特定のロウ
の各メモリセルの側面ゲート８に接続されたライトワー
ド線Wwにより、および特定のコラムの各メモリセルのゲ
ートコンデンサCgに接続されたライトビット線Bwによ
り、情報が書き込まれる。メモリセルM00のメモリノー
ド２には、このセルに接続されたライトビット線Bwおよ
びライトワード線Wwにライトパルスが印加されたとき、
データが書き込まれる。
書き込み動作を説明するために、以下、図７および図
８を参照する。図7bに、ソースｓおよびドレインｄの間
に接続された多段トンネル接合、および側面ゲート電圧
Vsgを受ける側面ゲート８を有するMTJを模式的に示す。
このソース・ドレイン間電圧／電流特性を、２つの異な
るゲート電圧VsgaおよびVsgbについて、図7aに示す。先
に説明したように、多段トンネル接合MTJは、次の電圧
範囲において、クーロン妨害を呈する。
−Qc/C＜Ｖ＜Qc/C …（４） 換言すれば、 −Vc＜Ｖ＜Vc …（５） 図7aを参照するに、電圧電流特性から、全く電流が流
れないクーロン妨害領域−Vc＜Ｖ＜Vcを除いて、印加電
圧とともに電流が増加することが分かる。クーロン妨害
領域の幅は、側面ゲート８に印加する電圧により制御す
ることができる。このことは、それぞれ2Vclおよび2Vch
のクーロン妨害領域をもたらすゲート電圧Vsga,Vsgbに
ついての２つの曲線により模式的に示されている。
図8aは、（図２のグラフに対応する方法で）メモリノ
ード２の電圧Ｖを印加ゲート電圧Vgの関数として示した
グラフであり、側面ゲート電圧Vsgを比較的高いクーロ
ン妨害閾値Vchをもたらす値に設定したものである。図8
baは、クーロン妨害電圧を下側の値Vclに設定した場合
の対応するグラフである。
前述したように、メモリノード２にはいくつかの量子
化電子状態が生じうる。これらは図２において一連の点
線として示されている。但し、これらの電子状態は、メ
モリノード電圧Ｖがクーロン妨害限界Vcを超えるようゲ
ート電圧Vgを変化させた場合には生じえない。
図8a,8bに、ｎが−２から＋２の場合の各電子状態の
特性を示す。メモリセルM00に情報を書き込むために、
ライトビット線Bwは、図９に示すように、０のライトパ
ルスBw（max）または１のライトパルス−Bw（max）を受
ける。これらのパルスは、ゲートコンデンサCgに印加さ
れ、このようにして、図８に示したように上限Vguおよ
び下限Vglの間でゲート電圧Vgを変化させることができ
る。
次に、図8aに示した状況、すなわち、クーロン妨害電
圧Vcを高い方の値Vchに設定した（すなわち、ライトワ
ード線Wwがイネーブルされない）場合について考える。
この場合、ゲートコンデンサCgにライトパルス±Bw（ma
x）が印加されても、電子状態ｎ＝−２〜ｎ＝＋２のい
ずれもクーロン妨害の境界±Vchの外（上側または下
側）へは出ない。したがって、メモリノード２の電子状
態は、範囲ｎ＝−２〜ｎ＝＋２においてそのまま残る。
これに対し、クーロン妨害電圧閾値±Vcが低い側の限
界±Vclに設定されるようライトワード線Wwをイネーブ
ルすると、図8bから分かるように、メモリセルにデータ
を書き込むことができる。この場合、ライトビット線Bw
に“ライト1"パルス−Bw（max）を受けると、Vg＝０の
とき存在する電子状態ｎ＝−２以外のすべての電子状態
の特性は、クーロン妨害閾値−Vclより下側で曳きずら
れる。したがって、電子状態ｎ＝−２のみが残りうる。
これは、２進データ＝１を表わすのに利用できる。
同様に、“ライト0"パルス＋Bw（max）が印加される
と、Vg＝０のとき存在する電子状態は、＋Bw（max）に
おいて電子状態ｎ＝＋２のみが存在するよう上方へ曳き
ずられる。他の状態の特性は、上側クーロン妨害閾値Vc
lより上にあり、そのため、無効となるからである。こ
のようにして、唯１つの電子状態ｎ＝＋２が当該セルに
残る。これは、２進データ０を表わすのに利用できる。
２進値１または０は、メモリセルの適当なロウをイネ
ーブルし、次いで対応するライトビット線Bwに“ライト
1"または“ライト0"パルスを印加することにより、選択
的に当該メモリセルに書き込むことができる。上述した
例では、電子状態ｎ＝±２を利用して２進値１および０
を表わした。しかし、他の電子数状態を利用することも
可能である。
ライトパルスBwの適切な値は、次のように定められ
る： （Vch−Vcl）ΣC/Cg＞Bw（max）＞2VclΣC/Cg …（６） 特定のメモリセルから情報を読み出すには、そのセル
の電位計MTJ3をイネーブルする必要がある。図６を参照
するに、この動作は、リードワード線WRとリードビット
線BRに同時にイネーブル電圧を印加することにより行な
われる。このように、メモリセルM00は、自身の電位計M
TJ3を有し、これらが選択的にイネーブルされて、当該
メモリノード２の２進状態を示す出力電流がリードビッ
ト線BRに生成される。適当な出力回路（図示せず）をそ
れ自体公知の手法で用いることにより、リードビット線
BRからの出力を処理することができる。
図10に、メモリセルの他の構成例を示す。この図にお
いて、図６に示したものと同様の要素には同じ参照番号
を付してある。但し、メモリセルの接続がわずかに異な
る。すなわち、デバイスMTJ1は、ゲートコンデンサCgに
代わって、ライトビット線Bwとメモリノード２との間に
接続されている。その代わりに、ゲートコンデンサCgは
接地されている。このアレイの動作は、図６に示したも
のと同様である。
図６および図10に示したメモリセルにおいて、電位計
MTJ3は、各メモリセル内に、リードワード線WRおよびリ
ードビット線BRに対応して、個別に設けられている。し
かし、各メモリセル内に１つの電位計を有するのではな
く、図11に示すように、アレイの各コラムにつき１つの
電位計を用いるようにすることも可能である。これによ
って、実質的に構成を簡略化することができる。このよ
うに、各ロウおよびコラムに対応付けられているのが、
個々のビットラインＢおよびワードラインＷである。ま
た、各ビットラインに対しては、図示のように接続され
た複数の多段トンネル接合デバイスMTJ4−６が対応付け
られている。特定のセルに情報を書き込むには、当該セ
ルに対応する適当なワード線ＷをイネーブルしてMTJ1へ
適当な側面ゲート電圧を印加する。さらに、MTJ4の側面
ゲートに側面ゲート電圧Swを印加することによりMTJ4を
開放し、ライトビットバイアスＢがビットラインに印加
されるようにする。このバイアスＢは、２進値１または
０に対応する値のものであり、図６〜図10で説明したよ
うに、２進値１または０を定めるよう、メモリノード２
の電子状態を設定する。
セルから情報を読み出すには、ワード線を再びイネー
ブルする。さらに、切り替え電圧SRをMTJ5の側面ゲート
に与えてMTJ5を開放するとともに、クロック波形Ｃをコ
ンデンサCoutを介してビットラインへ印加する。その結
果、メモリノード２の電子状態に応じて、電子がメモリ
ノード２から出力ノード13へ移送される。出力ノード13
の電子状態はMTJ6の側面ゲートに接続されているので、
そのソース／ドレイン経路に出力が発生する。
図12に、メモリセルの別の構成を示す。書き込みに必
要なセルの部分のみを示し、読みだしの構成部分、例え
ばMTJ3およびその関連部分は簡略化の為に省略してい
る。メモリセルは、この場合、側面ゲート８が電圧源
（図示せず）からの固定電圧Vfを受けるよう接続された
多段トンネル接合デバイスMTJ1を有する。メモリノード
２は、それぞれワードコンデンサCwおよびビットコンデ
ンサCBによりワード線Wwおよびビット線Bwに接続され
る。
図13aおよびｂは、メモリセルにデータを書き込む手
順を説明するためのものである。メモリセルへ印加され
るゲート電圧は、ワード線Wwおよびビット線Bwに印加さ
れる電圧を組み合わせることにより得られる。両線に適
切な電圧が印加されると、セルに情報が書き込まれる
が、１本の線にのみイネーブル電圧が印加された場合に
は当該セルの情報は変化しない。
図13aは、ゲート電圧Vgに対するメモリノード電圧Ｖ
のグラフである。上下のクーロン妨害境界電圧Vcは破線
で示してある。このメモリセルでは、Vcは、ゲート８に
印加される固定ゲート電圧Vfにより固定されている。ゼ
ロゲート電圧においては、メモリノード２に、いくつか
の電子状態＋ｎ〜−ｎが生じる。この場合、状態１〜ｎ
は２進符号１を表わし、状態−１〜−ｎは２進符号０を
表わす。図13の例では、|n|＝２である。図13aにおい
て、セルに情報が書き込まれるとき、ワード線Wwおよび
ビット線Bwの両方にイネーブル電圧が印加され、その結
果、比較的大きな負方向ゲート電圧Vgが生じる。Vgは、
Vg＝CbVb＋CwVwで与えられる。この比較的大きなゲート
電圧は、電子状態−ｎ以外の各電子状態の特性をクーロ
ン妨害閾値−Vcの下側に曳きずる。このようにして、状
態−ｎのみが存在可能となり、当該セルに２進値１が書
き込まれたことになる。反対の極性のイネーブルパルス
がワード線Wwおよびビット線Bwに同時に印加されると、
Vg＝０で存在する電子状態は上側クーロン妨害閾値Vcへ
向けて上方へ引き上げられ、その結果、電子状態＋ｎの
みが存在可能となり、他の状態はクーロン妨害閾値の作
用により破壊される。このようにして、２進値０をセル
内に書き込むことができる。その後、ゲート電圧Vgは０
に戻される。その結果、２進値１または０がメモリセル
に書き込み完了となる。
図13bは、ワード線Wwおよびビット線Bwの一方のみが
イネーブル信号を受けた場合を示す。電子状態は、Vg＝
０のときの電圧値からシフトするが、そのずれは、閾値
電圧±Vcを超えるほどではなく、いずれの電子状態も破
壊されず、よって、セルに情報は書き込まれない。
データの書き込みのためワード線およびビット線に印
加されるライト電圧VwおよびVBの関係は、次のようにま
とめられる。
CWVW＋CBVB＋ne≦−ΣCVc …（７） −ΣCVc≦CWVWne …（８） −ΣCVc≦CBVBne …（９） 図14に他の変形例を示す。これは、多段トンネル接合
デバイスMTJ1に固定側面ゲート電圧Vfを与え、そのソー
スドレイン経路をビット線BWとメモリノード２との間に
接続し、メモリノード２は、ワード線Wwと接地との間に
直列接続コンデンサC1,C2を介して接続したものであ
る。コンデンサC1,C2はゲートコンデンサとして機能す
る。
図14のメモリセルに２進値１を書き込む方法を図15に
より説明する。書き込み処理に先だって、ワード線およ
びビット線は接地レベルに維持され、書き込み処理の
間、それぞれビット線およびワード線上にバイアス電圧
VBおよびVwを受ける。図15a,b,cは、書き込み処理にお
ける順次の段階を示している。図15では、メモリノード
２の電圧ＶをVwの関数として示している。Vwは、先の図
面のVgに相当するものである。図15において、白丸は、
各ステップの前の許容電子状態を示し、黒丸は各ステッ
プ後の電子状態を示している。
図15aにおいて、ワード線に負の電圧Vwが印加される
と、電子状態は負方向へシフトするが、すべての電子状
態は安定のままである。これは、下側クーロン妨害閾値
−Vcより下側へまでは曳きずられないからである。図15
bに示した第２のステップにおいては、ビット線BWに正
方向の電圧VBが印加され、その結果、最上状態−ｎ以外
のすべての電子状態が破壊され、メモリセルにデータが
書き込まれる。その後、ワード線およびビット線は、図
15cに示すようにゼロ電圧に戻され、その結果、２進値
１を表わす１つの電子状態だけがセル内に残る。ワード
線およびビット線に逆極線の電圧を印加すれば、状態＋
ｎ以外のすべての電子状態を破壊するようにして、２進
値０の書き込みを行なうことができる。
図16に、さらに別のメモリセル構成を示す。この構成
は、ワード線Wwとメモリノード２と接地の三者の間に直
列に接続された２個の多段トンネル接合デバイスMTJ1,M
TJ2を有し、ビット線BWとメモリノードとの間にゲート
コンデンサCgを接続したものである。セルへのデータの
書き込みは、図14、図15で説明したのと同じ方法により
行なわれる。
前述したように、図12、14、16に示したセルの読みだ
しのための構成は、省略されていいるが、図６、10で説
明したように各メモリ内に電位計MTJ3を設けることがで
きる。その代わりに、図17に示すように、メモリノード
２の電子状態を検出するために電界効果トランジスタ
（FET）を用いることも可能である。図17は、メモリノ
ード２の電子状態を検出するためのFETを図12に追加し
たものである。
図11に示した電位計の共用構成は、前述したいずれの
セルにも適用可能である。
さて、ここで、MTJの物理的構成を考慮するに、前述
した例は、δドープ層の選択エッチングにより構成され
る。但し、種々の変形および変更が可能である。例え
ば、図18に示すように、MTJの側面ゲートは必ずしもδ
ドープ層の空白部分により形成する必要はない。すなわ
ち、側面ゲートは、例えば、図18に示したドープ層14の
ような裏打ちした導体層により構成してもよい。
さらに、MTJは必ずしも、前述したようなδドープ層
により構成する必要はない。他の構成が可能であり、可
変抵抗トンネル接合を製造する他の方法は、変調ドープ
構成についての分割ゲート法（split−gate method）を
用いるものである。これは、クーウェンホーベン（Kouw
enhoven,L.P.）、ジョンソン（Johnson,A.T.）、ファン
デルワール（van der Vaart,N.C.）、ファンデルエンデ
ン（van der Enden,A.）、ハーマンス（Harmans,C.J.P.
M.）、およびフォクソン（Foxon,C.T.）による“Quanti
sed currect in a quantum dot turn stile",Z.Phys.B
−Condensed Matter,1991,85,第381−388頁に記載され
ている。しかし、δドープ構成は、分割ゲート構成に関
していくつかの利点を有する。まず、メモリノードを囲
む材料がエッチングにより除去されるので、浮遊容量Cs
を低減でき、式（２）で与えられるマルチスタビリティ
ファクタΔの制御にとって重要な容量の低減が図れる。
第２に、δドープ層内の高キャリア濃度に起因して空乏
領域が小さくなり、このため、デバイスサイズを小さく
することができる。第３に、チャネル４に接続される広
範なコンデンサを形成するために、付加的なステップを
要さず、同一のプロセスを使用することができる。第４
に、前述したように、単一のくびれ部７により複数のト
ンネル接合を形成することができる。これは、多分、不
純物によりトンネル障壁が形成されるためであると考え
られる。このことは、メモリ構造を実現する上で、ま
た、コ・トンネル効果（co−tunnelling effents）を低
減する上で、好都合である。
以下に、幾つかの別のMTJ構成を示す。図19、図20
は、シリコンで実現した構造を示す。これは、一般的な
観点からは、MTJ構造を生みだすインターデジテート構
造（interdigitated）の側面ゲートを除いて、従来のMO
Sトランジスタ構造と同様である。このデバイスは、Si
製造技法を用いて実現するのが好都合である。勿論、他
の製造技法を用いることも可能である。図19、図20にお
いて、MTJは、Si基板16上にSiO2の被覆層17を有する。
被覆層17は、導電チャンネル18を有し、この導電チャネ
ル18は、金属コンタクト21、22が設けられた、高ドープ
ソース／ドレイン領域19、20の間に延びている。このチ
ャネルは、導電性ポリシリコン側面ゲート23により被覆
される。この側面ゲート23は、複数の平行に間隔を空け
た指状部材すなわち指状突起（digitations）を有す
る。この指状突起は、電子ビームリソグラフィーにより
形成され、絶縁酸化物領域26によりチャネルから分離さ
れる。使用時、ゲート23に電圧が印加されると、指状突
起24は、チャネル18内に所定の間隔をもった複数の空乏
領域25を生じさせる。よって、チャネルは、ソース領域
19とドレイン領域20との間に交互に導電、非導電の部分
を有することになる。非導電空乏領域25はトンネル障壁
を構成し、この構造は、電気的には図3aに示した多段の
島配置に類似したものとなる。その結果、本デバイスは
MTJとして動作する。
図21に示した変形例では、ドーピングの形態が次のよ
うになっている。すなわち、チャネル18の導電部分が多
結晶シリコン指状部24の下に位置し、非導電チャンネル
部分が指状部の間に位置するようになっている。このよ
うに構成されたチャネルは一連の導電部分および非導電
部分を構成するので、この構造は、直列に接続された多
段トンネル接合をもたらし、これによりMTJが得られ
る。ソース領域、ドレイン領域およびチャネル領域は、
従来のリソグラフィー技術により形成できるが、指状部
24は電子ビームリソグラフィーにより形成できる。指状
部は、典型的には10nmのオーダーの幅を有し、等間隔に
配置される。適当な電子ビームリソグラフィー技術につ
いては、チェン（W.Chen）およびアーメド（H.Ahmed）
による“Fabrication of 5−7nm wide etched lines in
silicon using 100keV electron beam lithography an
d polymethacrylate resist"Appl.Phys.Lett.Vol.62,第
1499、1993頁を参照されたい。
次に、図22、図23に示す変形例では、まずチャネル上
に非ドープポリシリコンまたは二酸化珪素の縞（ストラ
イプ）を形成し、次いでこのストライプを覆うポリシリ
コンゲートを形成することにより、指状部を生成する。
その結果、図23の断面図から明らかなように、チャネル
の導電性を空間的に変調して非導電部分25を設けること
により、MTJが構成される。
図23の変形例を図24に示す。この例では、空乏領域
が、指状部24の下でなく、ポリシリコンストライプ27の
下に生じるよう、ドーパント濃度が配置される。
図25、図26に、ポリシリコンまたはドープシリコン
を、絶縁SiO2層を被覆するチャネルとして設けたさらに
他の構造を示す。この構造は、半導体内に電子とホール
の対を生じさせるα粒子により発生するソフトエラーに
耐性を有する。本デバイスは、シリコン基板16の上にSi
O2被覆層17を有し、さらにこの上に、ポリシリコンまた
は適当にドープされた導電シリコンの被覆チャネル28を
形成し、ソースコンタクト29およびドレインコンタクト
30を設けたものである。ポリシリコンの指状部32を有
し、SiO2層33（図26）によりチャネル28から絶縁された
ゲート31は、チャネルに沿って一連の空乏領域を所定間
隔で形成する。これにより、MTJ構造が得られる。この
構成は、チャネルの長手方向に沿った断面図である図26
から理解される。
図27に示す変形例は、被覆ゲートをうね構造（ribbed
configuration）34にすることにより、図25、図26の指
状部32から得られる効果を得られるようにしたものであ
る。
図28は、Si製造技術を用いて製造した、図17の回路図
に対応するメモリセルを模式的に示したものである。図
28a−ｄは、本デバイスの底部から頂部層の平面図を示
し、図28eはその断面図を示す。種々の材料が何である
かを図面内に示してある。MTJ1は、図28aの左側に示す
くびれ部により構成される。FETは、図28aの右側にある
MOSトランジスタにより構成される。コンデンサCwおよ
びCsは、ポリSiと金属１との間で構成される。固定電圧
Vfは、基板を介してMTJ1に印加する。MTJ1への接地レベ
ルは、リードワード線WRに接続される。図面には、種々
のリード線Ww,WRおよびライト線Bw,BRを示している。
図29に、MTJを垂直構造とした、図28と同様の構成を
示す。垂直多層MTJについては、1993年10月15日出願の
英国特許出願第9320665.4号に開示されている。
次に、MTJの必要な動作条件について検討する。図４
のデバイスを用いた実験からデバイスパラメータを得
た。このパラメータに基づいて図20に蓄積時間を示す。
測定した蓄積時間も、この計算により説明された。図30
において、実線は、パラメータγをもつ固有蓄積時間
（intrinsic storage time）を示す。パラメータγは、
e2/（2CKBT）で与えられる。ここに、KBはボルツマン定
数であり、Ｔは温度である。破線はコ・トンネル時間
（co−tunnelling time）であり、ＮはMTJのトンネル接
合の個数である。クーロン妨害領域内の電子の最大数n
maxは、この場合10である。nmaxの近くでは蓄積時間は
比較的短いが、ｎ＝nmax/4、γ≧200、Ｎ≧５の場合に
は、１秒より長い蓄積時間が得られる。室温では、この
条件は、MTJの容量が0.02aFより小さくなければならな
いことを意味し、MTJのトンネル接合の数は５より大き
いことが好ましい。
従来の高密度半導体メモリは主としてダイナミックラ
ンダムアクセスメモリ（DRAM）である。しかし、DRAM内
の情報は常時リフレッシュしなければならず、電力を消
費する。この問題を回避するため、電力消費が性能の主
要要素である可搬コンピュータではDRAMの代わりにスタ
ティックランダムアクセスメモリ（SRAM）が使用される
ことが多い。但し、SRAMは、メモリセル構造が複雑なの
で、メモリ容量が小さく、価格が高い。
将来の大メモリ容量のDRAMを考えたとき、その消費電
力はより増大し、最悪の場合には動作不能となる。DRAM
セル（16Mビットメモリ）の現在の設計では、蓄積時間
ｔは１ミリ秒であり、この蓄積時間内に情報をリフレッ
シュしなければならない。一時にメモリセルの１つのロ
ウしかリフレッシュできないので、１つのセルのリフレ
ッシュは、17メガビットの場合、250ナノ秒内に完了し
なければならない。16ギガビットDRAMを考えた場合、そ
の状況はさらに悪化し、１つのセルのリフレッシュは0.
08ナノ秒以内に終えなければならない。これは、現時点
でスイッチング時間が〜10ナノ秒である周辺回路の現在
の動作速度を上回っている。たとえ、周辺回路がこの必
要な速度で動作しえたとしても、電力消費は極端に大き
なものとなる。
本発明では、漏れ電流は極めて小さく、したがって、
リフレッシュ時間は100秒より長くできる。このこと
は、図４に示した構造で実証された。このような長い蓄
積時間により、リフレッシュの頻度を低減し、電力消費
をSRAMのそれに近付けることができる。
フロントページの続き (56)参考文献 ＰＨＹＳＩＣＡＬ ＲＥＶＩＥＷ Ｌ ＥＴＴＥＲＳ，1991年11月25日，Ｖｏ ｌ．67，Ｎｏ．22，ｐ．3148−3151 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ，1992．Ｔｅｃｈｎｉｃａｌ Ｄ ｉｇｅｓｔ．，米国，1992年12月13日, ｐ．487−490 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ，1992．Ｔｅｃｈｎｉｃａｌ Ｄ ｉｇｅｓｔ．，米国，1992年12月13日, ｐ．781−784 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 H01L 29/788 H01L 29/792

Claims (33)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルを有するメモリデバイスであっ
    て、 電荷を蓄積するメモリノード（２）と、 このメモリノードに接続され、蓄積電荷のレベルがクー
    ロン妨害により制限される第１および第２の量子化メモ
    リ状態を当該ノードが呈するように、電荷キャリアに対
    するトンネル障壁構造を形成する障壁手段（MTJ1）と、 前記トンネル障壁構造に影響を与えるよう前記障壁手段
    と相互に作用する場（field）を生成するゲート手段
    （８）と、 前記ノードにおける量子化状態間の遷移を起こさせるよ
    う、電荷キャリアが前記トンネル障壁構造を通りぬける
    確率を制御する制御手段（Vsg,Vg）と、 を備えたメモリデバイス。
  2. 【請求項２】請求項１記載のメモリデバイスにおいて、
    前記メモリノードに接続されたコンデンサ手段（Cg）を
    有し、前記制御手段は、電荷が前記障壁手段を通りぬけ
    る確率を制御してノードの量子化状態間遷移を惹起する
    ために前記コンデンサ手段にゲート電圧（Vg）を印加す
    る手段を有するメモリデバイス。
  3. 【請求項３】請求項１または２に記載のメモリデバイス
    において、前記制御手段は、ゲート手段（８）により発
    生する場を制御する手段（Vsg）を有し、電荷が前記障
    壁手段を通りぬける確率を制御してノードの量子化状態
    間遷移を惹起するメモリデバイス。
  4. 【請求項４】請求項１、２または３記載のメモリデバイ
    スにおいて、前記メモリノードに接続された他のトンネ
    ル障壁構造（MTJ2）を形成する手段を有するメモリデバ
    イス。
  5. 【請求項５】請求項４に記載のメモリデバイスにおい
    て、前記他のトンネル障壁構造に影響を与える場を生成
    するゲート手段（８）をさらに有するメモリデバイス。
  6. 【請求項６】請求項１〜５のいずれかに記載のメモリデ
    バイスにおいて、前記メモリノードのメモリ状態に応じ
    て論理出力信号を発生する出力手段を有するメモリデバ
    イス。
  7. 【請求項７】請求項６記載のメモリデバイスにおいて、
    前記出力手段は電位計（MTJ3）を有するメモリデバイ
    ス。
  8. 【請求項８】請求項１〜７のいずれかに記載のメモリデ
    バイスにおいて、複数のメモリセル（Mmn）を有するメ
    モリデバイス。
  9. 【請求項９】請求項８記載のメモリデバイスにおいて、
    前記メモリセルは行列状に配置され、該行および列にそ
    れぞれ対応して前記ゲート手段（８）により発生する場
    を制御する複数のアドレス線（Ww,Bw）が設けられ、少
    なくとも１つのセルは、このセルの行および列に対応す
    るアドレス線上の制御ポテンシャルの予め定めた組合せ
    に応答して、前記第１および第２の状態間で個別に前記
    セルを切り替える第１および第２の手段を有するメモリ
    デバイス。
  10. 【請求項１０】請求項９記載のメモリデバイスにおい
    て、前記セルは、ソース・ドレイン経路がメモリノード
    に接続された側面ゲートMTJと、前記メモリノード
    （２）と当該セルに対応する列および行アドレス線の一
    方（Bw）との間に接続されたゲートコンデンサ（Cg）を
    定める手段とを有し、前記MTJの側面ゲート（８）は前
    記セルに対応するアドレス線の他方（Ww）に接続される
    メモリデバイス。
  11. 【請求項１１】請求項９記載のメモリデバイスにおい
    て、前記セルは、メモリノード（２）と当該セルに対応
    する列および行アドレス線の一方（Bw）とにソース・ド
    レイン経路が接続された側面ゲートMTJを有し、該MTJの
    側面ゲート（８）は当該セルに対応するアドレス線の他
    方（Ww）に接続され、さらに前記セルは、前記メモリノ
    ードに接続されたゲートコンデンサ（Cg）を定める手段
    を有するメモリデバイス。
  12. 【請求項１２】請求項９記載のメモリデバイスにおい
    て、前記セルは、ソース・ドレイン経路がメモリノード
    に接続されるとともに、側面ゲートが固定電圧源（Vf）
    に接続された側面ゲートMTJと、前記メモリノード
    （２）と当該セルの列アドレス線（Bw）との間に接続さ
    れた第１のゲートコンデンサ（CB）を定める手段と、前
    記メモリノードと当該セルの行アドレス線（Ww）との間
    に接続された第２のゲートコンデンサ（Cw）を定める手
    段とを有するメモリデバイス。
  13. 【請求項１３】請求項９記載のメモリデバイスにおい
    て、前記セルは、メモリノード（２）と当該セルに対応
    する列および行アドレス線の一方（Ww）とにソース・ド
    レイン経路が接続されるとともに、固定電圧源（Vf）に
    側面ゲートが接続された側面ゲートMTJと、前記メモリ
    ノードと当該セルの列および行アドレスの他方との間に
    接続されたゲートコンデンサ（C1）を定める手段とを有
    するメモリデバイス。
  14. 【請求項１４】請求項９記載のメモリデバイスにおい
    て、前記セルは、各々、前記メモリノード（２）にソー
    ス・ドレイン経路が接続され、固定電圧源（Vf）に側面
    ゲートが接続された第１および第２の側面ゲートMTJ（M
    TJ1,MTJ2）を有し、一方のMTJ（MTJ2）のソース・ドレ
    イン経路が当該セルに対応する列および行アドレス線の
    一方（Ww）に接続され、さらに、前記セルは、前記メモ
    リノードと、当該セルの列および行アドレス線の他方
    （WB）との間に接続されたゲートコンデンサ（Cg）を定
    める手段を有するメモリデバイス。
  15. 【請求項１５】請求項９〜14のいずれかに記載のメモリ
    デバイスにおいて、前記セルのそれぞれのメモリ状態に
    応じて論理出力信号を生成する出力手段（MTJ3,FET）を
    各セル内に有するメモリデバイス。
  16. 【請求項１６】請求項15記載のメモリデバイスにおい
    て、各前記出力手段は、ソース・ドレイン経路、およ
    び、前記メモリノードに接続されたゲートを有するデバ
    イスと、列および行読みだし線（WR,BR）を有するアレ
    イとを有し、該出力手段のソース・ドレイン経路が、当
    該セルに対応する列および行読みだし線の間に接続され
    たメモリデバイス。
  17. 【請求項１７】請求項16記載のメモリデバイスにおい
    て、前記出力手段は、側面ゲートMTJ（MTJ3）から構成
    され、そのソース・ドレイン電流は前記メモリノードの
    メモリ状態に依存して変調されるメモリデバイス。
  18. 【請求項１８】請求項16記載のメモリデバイスにおい
    て、前記出力手段はFETにより構成されるメモリデバイ
    ス。
  19. 【請求項１９】請求項16、17または18のメモリデバイス
    において、前記セルを個別にアドレス指定するため、前
    記読みだし線に対して読みだしアドレス信号を選択的に
    印加する手段を有するメモリデバイス。
  20. 【請求項２０】請求項１〜19のいずれかに記載のメモリ
    デバイスにおいて、前記トンネル障壁構造を形成する手
    段は、基板内のδドープ層に対する選択エッチングおよ
    びリソグラフィーにより形成した導電チャネル（４）を
    有し、該チャネルは、MTJの特性を呈するくびれた幅の
    領域（７）を有するメモリデバイス。
  21. 【請求項２１】請求項20記載のメモリデバイスにおい
    て、前記くびれた領域に近接した側面ゲート手段（８）
    を有するメモリデバイス。
  22. 【請求項２２】請求項21記載のメモリデバイスにおい
    て、前記側面ゲート手段（８）は、前記チャネルから離
    れたδドープ層の一部分からなるメモリデバイス。
  23. 【請求項２３】請求項21記載のメモリデバイスにおい
    て、前記側面ゲート手段は、前記基板内に他の導電層
    （14）を有するメモリデバイス。
  24. 【請求項２４】請求項１〜19のいずれかに記載のメモリ
    デバイスにおいて、前記トンネル障壁構造を形成する手
    段は、ソース（21）と、ドレイン（22）と、ソースから
    ドレインへ延びるチャネル（18）と、該チャネル内に所
    定間隔の複数の空乏領域（25）を誘起して前記トンネル
    障壁構造を構成する複数の領域（24）を有するゲート
    （23）とにより構成されるメモリデバイス。
  25. 【請求項２５】請求項24記載のメモリデバイスにおい
    て、前記ゲート領域は、間隔をもって配置された指状部
    （24）を有するメモリデバイス。
  26. 【請求項２６】 請求項24記載のメモリデバイスにおいて、前記ゲート領
    域は、間隔をもってゲートの厚さを変調した部分を有す
    るメモリデバイス。
  27. 【請求項２７】メモリセルを有するメモリデバイスであ
    って、 電荷を蓄積するメモリノード（２）と、 このメモリノードに接続され、蓄積電荷のレベルがクー
    ロン妨害により制限される第１および第２の量子化メモ
    リ状態を当該ノードが呈するように、電荷キャリアに対
    する多段トンネル障壁構造を形成する手段（MTJ1）と、 前記ノードにおける量子化状態間の遷移を起こさせるよ
    う、前記トンネル障壁構造を電荷キャリアが通りぬける
    確率を制御する制御手段とを備え、 該制御手段は、前記セルにそれぞれの制御ポテンシャル
    を選択的に印加する第１および第２の手段（Vsg,Vg）を
    有し、該制御ポテンシャルの予め定めた組合せに応じて
    前記第１および第２の状態間で前記ノードを切り替える
    メモリデバイス。
  28. 【請求項２８】請求項27記載のメモリデバイスにおい
    て、前記多段トンネル障壁構造を形成する手段は側面ゲ
    ート（８）を有するメモリデバイス。
  29. 【請求項２９】請求項27記載のメモリデバイスにおい
    て、前記障壁構造が多重トンネル接合デバイスを含んで
    なるメモリデバイス。
  30. 【請求項３０】電荷を蓄積するためのメモリノードと、
    蓄積電荷のレベルがクーロン妨害により制限される量子
    化メモリ状態を当該ノードが呈するように、前記メモリ
    ノードに直列に接続された複数のトンネル接合障壁と、
    前記トンネル接合障壁を通過する電荷を制御する第１の
    制御手段と、前記メモリノードに接続された容量を介し
    て電荷を制御する第２の制御手段とを有するメモリデバ
    イス。
  31. 【請求項３１】請求項30記載のメモリデバイスにおい
    て、前記複数のトンネル接合障壁が多重トンネル接合デ
    バイスを含んでなるメモリデバイス。
  32. 【請求項３２】請求項31記載のメモリデバイスにおい
    て、前記多重トンネル接合デバイスが側面ゲートを具備
    してなるメモリデバイス。
  33. 【請求項３３】請求項30記載のメモリデバイスにおい
    て、前記メモリノードの状態を検知するための電位計を
    具備してなるメモリデバイス。
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