KR19980042429A - 메모리 디바이스 - Google Patents

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KR19980042429A
KR19980042429A KR1019970059995A KR19970059995A KR19980042429A KR 19980042429 A KR19980042429 A KR 19980042429A KR 1019970059995 A KR1019970059995 A KR 1019970059995A KR 19970059995 A KR19970059995 A KR 19970059995A KR 19980042429 A KR19980042429 A KR 19980042429A
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barrier
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나까자또가즈오
이또기요오
미즈따히로시
사또도시히꼬
시마다도시까즈
아메드하룬
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가나이쯔도무
가부시끼가이샤히다찌세이사꾸쇼
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Abstract

기입, 판독, 개서 시간을 개선한 터널 장벽 구조를 갖는 메모리 디바이스를 제공한다.
메모리 디바이스는, 제어 전극(9)에서 터널 장벽 구조(2)를 빠져나가 전하를 기입하는 메모리 노드(1)를 갖는다. 이 축적된 전하는 소오스/드레인 경로(4)의 전도성에 영향을 주고, 이 경로의 전도성을 모니터함으로써 데이타가 판독된다. 전하 장벽 구조는 다중 터널 장벽 구조로 구성된다. 이 장벽 구조는, 메모리 노드를 형성하는 실리콘의 다결정층(1)을 피복하는 두께 3nm의 폴리실리콘층(16)과 두께 1nm의 Si3N4층(15)을 서로 적층한 것으로 이루어진다. 쇼트키 장벽 구조 및 전기 절연 매트릭스 내에 분산된, 메모리 노드로서 기능하는 전도성 나노스케일(nano-scale) 전도 아일랜드(30, 36, 44)를 포함하는 다른 장벽 구조(2)도 개시되어 있다.

Description

메모리 디바이스
본 발명은 메모리 셀 어레이를 제작하기 위한 대규모 집적화가 가능한 메모리 디바이스에 관한다.
종래의 반도체 메모리에서는, 1비트의 정보는 각 메모리 셀 내의 정적(靜的) 캐패시터에 축적된 전자군으로 표시된다. 2진수 1은 N개의 전자의 부족으로 표시되고, 0은 중립인 전하 상태로 표시된다. 전형적인 16M 비트 다이나믹 랜덤 액세스 메모리(DRAM)에서는, 그 전자수(N)는 약 800,000이다. 메모리 용량을 증가시키기 위해서는, 각각의 메모리 셀을 작게 할 필요가 있지만, 종래의 메모리 셀의 크기를 작게하는 것만으로는 이것을 달성할 수 없다. 왜냐하면, N의 값에 하한이 있기 때문이다. 전자수(N)는, 셀로부터 누설 전류, 내부 노이즈 및 입사 알파 입자의 영향을 수용할 필요성 때문에 제한된다. 이들 요인은 메모리 셀의 면적의 저감에 비례하여 저감하는 것을 의미하는 것은 아니다. 16 G비트 DRAM에서는, N은 130,000 남지 않으면 않된다(이는, 16M 비트 DRAM에서의 약 6분의 1에 상당함)고 예측할 수 있다. 그러나, 16 G비트 DRAM에 필요한 셀 크기는, 16 M비트 DRAM에 비해 3자리의 비율로 저감할 필요가 있다. 따라서, 이 저감된 셀 크기는 만족할 수 있는 동작에 필요한 갯수의 전자를 수용할 수 없다. N개의 값을 충분히 크게 유지하는 실험으로서, 도랑 또는 퇴적 구조 및 고유전체 캐패시터막을 갖는 3차원 캐패시터가 연구되고 있지만, 이로써 얻어지는 제안된 구조 및 제조 공정은 매우 복잡하게 된다. 게다가, 전력 소비가 현저하게 증가한다. 왜냐하면, 셀 내의 비교적 큰 갯수(N)의 전자가 축적 시간(이는 디바이스의 규모가 축소되는 만큼 짧게 되는 경향이다) 내에 리프레시될 필요가 있기 때문이다.
다른 형태의 메모리 디바이스는, 불휘발성을 나타내는 플래쉬 메모리로서 알려져 있다. 이와 같은 디바이스에서는, 전형적으로는 10nm의 오더(order)의 두께를 갖는 SiO2로서 형성된 터널 장벽을 통해 약 10의 5승개의 전자가 부유 게이트 내에 주입된다. 이 축적된 전하는 소오스 드레인 경로로 흐르는 전류에 영향을 주는 전계를 형성한다. 제어 게이트를 매개로 전계를 인가함으로써, 부유 게이트에 전하를 기입하고, 또한 부유 게이트로부터 전하를 소거한다. 소거 및 기입 사이클중에는 비교적 높은 전계가 인가되고, 그 결과 SiO2막이 열화하여 메모리의 수명이 소정 횟수의 소거/기입 사이클(전형적으로는 10의 5승 사이클의 오더)로 제한된다. 또한, 전형적인 소거/기입 시간은 수밀리초이고, 이는 종래의 DRAM보다도 4초 늦다. 이와 같은 수준이 높지 않은 특성에 의해 플래쉬 메모리 디바이스의 용도는 제한된다.
이제까지의 점에서, 다른 수법을 채용하여 단전자 메모리 디바이스로서 알려지는, 소수이고 또 정확한 갯수의 전자로 동작하는 메모리 디바이스가 제공되어 있다. 간단한 전자 메모리 디바이스는, 본 출원인에 의한 PCT/GB93/02581(WO-A-94/15340)에 개시되어 있다. 인가되는 게이트 전압의 제어하에서 정확한 갯수의 전자가 다중 터널 접합을 빠져나와 메모리 노드로 들어가거나 또는 메모리 노드로부터 나와 그 메모리 노드의 전자 상태가 전자메터(electrometer)에 의해 검출된다. 그러나, 이 디바이스의 결점은, 각 메모리 노드에 상당량의 회로가 필요로 되고, 또 이 디바이스는 현재, 저온(액체 헬륨 온도 4.2K 또는 그 이하)에서만 동작한다는 것이다. 다른 단순한 전자 메모리 디바이스는 IEE Transections on Electron Devices, September 1994, Vol. 41, No. 9, pp. 1628-1638에서 K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai 및 K. Seki에 의해 또는, IEEE International Solid-State Circuits Conference, 1996, FP 16.4, P. 266에 있어서, K. Yano, T. Ishii, T. Sano, T. Mine, F. Murai 및 K. Seki에 의해 제안되고 논증되어 있다. 이 디바이스는, 게이트 전압이 인가되는 소오스 및 드레인 사이에 끼워진 다결정막을 이용하고 있다. 이 다결정 실리콘막의 입상(粒狀) 구조중에 소수의 전자가 축적된다. 이 메모리 크기는, 상술의 PCT/GB92/02581의 구조에 비해 비교적 작고, 실온에서 동작할 수 있다. 게다가, 이 메모리는 종래의 메모리에 비해 몇개의 이점을 갖는다. 즉, 소수개의 축전 전자에 기인하여 소거/기입이 보다 고속으로 되고, 또 고전계 전자 주입(high-field electron injection)이 아니라, 저전압 터널 주입(low-voltage tunnel injection)이 이용되기 때문에 동작 수명이 늘어난다. 그러나, 축적된 정보를 판독하기 위한 시간은 비교적 길어, 수마이크로초의 오더이다. 그 이유는 입자(grains) 내에서의 전자가 긴 축적 시간을 보증하기 위해서는 소오스·드레인간의 저항을 충분히 높게 할 필요가 있기 때문이다.
다른 구조는, S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E. F. Crabbe 및 K. Chan에 의한 Applied Physics Letters, 4 Mrach 1996, Vol. 68, No.10, pp. 1377-1379에 있어서, 또한 S. Tiwari, F. Rana, K. Chan, L. Shi 및 H. Hanafi에 의한 Applied Physics Letters, 26 August 1996, Vol. 69, No. 9, pp. 1232-1234에 있어서, 또한 H. I. Hanafi, S. Tiwai 및 I. Khan에 의한 IEEE Transaction Electron Devices, 9 September 1996, Vol. 43, No. 9, pp. 1553-1558에서 기재되어 있다. 이 메모리 디바이스는, 트랜지스터 디바이스의 게이트 아래에 위치하는 실리콘·나노 결정(nano-crystals)을 이용한다. 실리콘 기판으로부터 1.1∼1.8nm 오더의 두께가 얇은 터널링 산화물층을 통해 실리콘·나노 결정(5nm의 크기) 내에 전자가 주입된다. 축적된 전자는, 트랜지스터의 임계치 전압을 시프트시킨다. 축적된 정보를 판독하기 위한 시간은, 비교적 짧아 수십 나노초의 오더이다. 이는, 트랜지스터·채널이 고전자 이동도를 갖기 때문이다. 정보를 기입, 판독하기 위한 내성(endurance) 사이클은 종래의 플래쉬 메모리 디바이스에 비해 현저하게 개선된다. 그러나, 그 소거 시간은 허용할 수 없을 만큼 길어 수밀리초의 오더이다. 이는 전자가 나노 결정에서 벌크 실리콘으로 빠져나가는만큼 전도대의 접합(conduction band alignment)이 바람직한 상태에 없기 때문이다.
플래쉬 메모리의 원리에 따라 동작하는 다른 메모리 디바이스가, IEEE Electron Device Letters, Vol. EDL-1, No. 9, September 1980, pp. 179-181에 있어서 D. J. DiMaria, K. M. DeMeyer 및 D. W. Dong에 의한 Electrically-Alterable Memory Using a Dual Electron Injector Structure에 기재되어 있다. 이 디바이스에 있어서는, 게이트 전극으로부터 터널링 장벽을 통해 부유 게이트로부터 기입되거나 또는 소거되는 전하에 의해 소오스/드레인 경로의 전도성이 제어된다. 그러나, 이 디바이스의 결점은, 기입/소거 시간이 늦고(밀리초의 오더), 터널 장벽의 수명이 제한되어 있는 것이다. 이는, 종래의 플래쉬 메모리일 경우와 마찬가지로 파울러-노드하임(Fowler-Nordheim) 고전계 주입이 이용되고 있기 때문이다.
이들의 문제 및 결점을 극복하기 위해 본 발명은 전하 캐리어를 위한 경로와, 이 경로의 전도성(conductivity)을 변화시키는 전계를 생성하는 전하를 축적하는 노드, 주어진 전압에 응답하여 당해 노드상에 전하 캐리어가 축적되도록 빠져나가는 터널 장벽 구조를 갖는 메모리 디바이스를 제공한다. 이 터널 장벽 구조는 비교적 낮은 장벽 높이를 갖는 치수적으로 비교적 넓은 장벽 성분과, 비교적 높은 장벽 높이를 갖는 적어도 하나의 치수적으로 비교적 좁은 장벽 성분으로 이루어지는 에너지 밴드 프로파일을 나타낸다.
본 발명은 메모리 디바이스의 기입, 판독 및 소거 시간의 모두를 최적화할 수 있다.
상기 에너지 밴드 프로파일의 비교적 넓은 장벽 성분은, 노드상에 전하를 장시간 축적하기 위한 장벽으로서 작용한다. 비교적 좁은 장벽 성분을 빠져나와 전하가 노드로 기입 또는 노드로부터 소거되도록 넓은 장벽 성분은 선택적으로 그 높이를 높이거나 낮출 수 있다.
비교적 높은 장벽 높이를 갖는 에너지 밴드 프로파일의 성분은, 3nm 또는 그 이하 폭의 전자에 의해 생성시킨다. 복수의 비교적 높은 장벽 성분을 갖아도 되고, 이는 적합하게는 다중 터널 접합 구조를 형성한다.
이 장벽 구조는, 여러가지 다른 방법에 의해 제조할 수 있다. 이는, 비교적 높은 전기 도전성 재료와 절연성 재료의 교호(交互)층을 포함해도 된다. 이들 층은 총체적으로 에너지 밴드 프로파일의 비교적 넓고 낮은 장벽 높이의 성분을 생성하고, 또 각각의 절연층은 비교적 높은 장벽 성분을 생성한다. 이 교호층은 각각 폴리실리콘과 질화 실리콘으로 구성할 수 있지만, 다른 재료를 이용할 수도 있다.
이 대신에, 장벽 구조는, 전기적인 전도 재료와 반도체 재료의 교호층을 갖는 쇼트키 장벽으로 구성해도 된다.
전하 축적 노드는, 장벽 구조와 경로 사이의 전기적 전도 재료의 층에 의해 구성할 수 있다. 이 노드는, 복수의 도전성 아일랜드(islands)에 의해 구성해도 된다. 이들의 대체 구성으로서, 아일랜드를 장벽 구조 내에 산재시키고, 그들의 하전 에너지에 의해 에너지 밴드 프로파일의 상기 비교적 낮은 장벽 성분을 qkftod할 수 있다. 이들의 아일랜드는 5nm 또는 그 이하의 지름을 갖는다. 이들의 아일랜드는 절연 재료에 의해 분산된 복수의 층 내에 배치되어도 된다.
아일랜드는, 몇개의 다른 방법에 의해 형성할 수 있다. 아일랜드는, 나노 결정의 반도체 재료에 의해 구성할 수 있다. 이 대신에, 아일랜드는 절연 금속 산화물 내에 산재하도록, 예를 들어 스퍼터링에 의해 금속으로 형성할 수 있다. 또한, 금속 또는 반도체 입자의 콜로이드액(colloidal solution)에서 석출된 입자로 구성할 수도 있다.
터널 장벽 구조는 상기 경로와 제어 전극 사이에 배치하고, 이 제어 전극의 전압을 변화시킴으로써 전하 축적 노드로 빠져나가는 전하량을 제어할 수 있도록 한다. 본 발명의 다른 구성에서는, 게이트 전극을 설치하고, 이로써 전하 장벽 구조에 부가적인 전계를 인가함으로써 노드로 빠져나가는 전하를 제어한다.
노드에 축적될 수 있는 전하의 양은, 쿨롱 차단 효과(Coulom blockade effect)에 의해 이산적인 갯수의 전자로 제한된다.
사용시, 터널 장벽 구조는, 노드로 빠져나가는 전하 캐리어가 저지되는 저지 전압 범위를 나타내고, 노드 내에 축적되는 전하량을 제어하기 위해 당해 저지 전압 범위를 증감시키기 위한 제어 수단이 설치된다. 노드에 축적될 수 있는 전하량은 복수의 별개의 전자 상태로 제한된다. 제어 수단은, 저지 전압 범위를 증감시키도록 동작함으로써 그들 상태중 선택된 하나만이 당해 노드에 존재하도록 한다.
대신에, 제어 수단은 전압 저지 범위의 폭을 변화시키도록 동작해도 된다.
본 발명에 따른 메모리 디바이스는 관용의 기판에 행(로우) 및 열(컬럼)으로 이루어지는 어레이로서 제조하는데 적합하다.
데이타는 각각의 셀로부터 선택적으로 판독할 수 있고, 그 셀에 새로운 데이타를 기입, 또는 그 축적 데이타를 리프레시할 수 있다. 본 메모리 셀 어레이는, 메모리 셀 각각의 열의 경로 내를 흐르는 전류를 검출하는 감지선과, 워드선, 각각의 열의 메모리 셀의 장벽 구조를 제어하는 데이타선, 감지선을 프리차지하는 프리차지 회로를 갖고, 상기 감지선은 대응하는 워드선에 인가된 리드 전압에 응답하여 판독되었으며, 당해 열 내의 셀의 특정한 1셀의 전하 축적 노드에 축적된 전하에 의존하는 전하 레벨을 취입하고, 본 메모리 셀 어레이는 또한 당해 감지선의 전압 레벨을 당해 열의 대응하는 워드선으로 전송하는 리드/라이트 회로, 당해 데이타선의 전압 레벨에 응답하여 당해 리드 셀 내에 축적된 데이타에 대응하는 출력 데이타를 생성하는 데이타 출력, 당해 리드 셀의 워드선에 라이트 전압을 인가함으로써 당해 데이타선상의 전압 레벨에 대응하는 데이타가 앞의 리드 셀에 재기록되도록 하는 데이타 리프레시 수단을 갖는다. 이 어레이는, 또한 셀 내에 기입되어야 할 입력 데이타에 응답하여 리드/라이트 회로의 동작 후 데이타선상의 전압 레벨을 변화시킴으로써 그 입력 데이타를 당해 셀 내에 기입하는 수단을 갖아도 된다.
이 어레이의 주변 회로는 당해 메모리 셀과 함께 공통의 기판상에 형성할 수 있고, 그 주변 회로 내의 트랜지스터의 소오스 및 드레인은 본 어레이의 셀 내의 소오스 및 드레인 영역의 형성에 이용한 같은 프로세스 단계로서 형성할 수 있다.
도 1은 본 발명에 따른 제1 형태의 메모리 디바이스의 개략 구성도.
도 2는 도 1에 도시한 장벽 구조(2)의 전류대 전압 특성의 그래프.
도 3은 도 1에 도시한 메모리 디바이스의 어레이를 도시하는 개략 회로도.
도 4는 도 3에 도시한 메모리 어레이 회로의 구조를 도시하는 개략 평면도.
도 5는 도 4에 따른 메모리 셀(M11)의 단면도.
도 6은 도 4의 B-B'선을 따른 메모리 셀(M11)의 단면도.
도 7은 메모리 어레이의 각각의 셀에 대해 데이타를 기입 판독하는 방법의 설명도.
도 8은 2치값 0(a∼d)의 .기입 및 2치값 1(e∼h)의 기입의 기간중 디바이스의 소오스 및 드레인에 있어서 전압(VSY)에 대해서 플롯된 메모리 디바이스의 메모리 노드(1)의 전압(V) 그래프.
도 9는 메모리 노드(1)에 축적된 2치값 1 및 0에 대해서 제어 게이트 전압(VX)에 대해서 플롯된 드레인·소오스 전류(ISY)의 그래프.
도 10은 본 메모리 디바이스의 장벽 구조(2)를 보다 상세하게 도시한 단면도.
도 11은 메모리 노드(1)에 전하 캐리어가 축적되었을 때의 장벽 구조(2)의 전도 에너지 밴드도(a)와, 제어 전극 단자(X)로부터의 터널링에 의해 전하 캐리어가 노드(1)에 기입될 때의 대응하는 에너지 밴드도(b).
도 12는 본 메모리 디바이스를 제조하기 위한 각종 제조 공정을 도시하는 도면으로, 도 4의 A-A'선에 대응하는 단면도.
도 13은 도 12에 이어서 본 메모리 디바이스를 제조하기 위한 각종 제조 공정을 도시하는 도면으로, 도 4의 A-A'선에 대응하는 단면도.
도 14는 본 메모리 디바이스에 대체적으로 사용할 수 있는 쇼트키 장벽 구조의 개략 단면도.
도 15는 본 발명에 따른 메모리 디바이스의 제3 실시 형태에 대해서의 나노메터 스케일(nanometer-scale)의 전도 아일랜드를 갖는 대체적인 장벽 구조의 개략 단면도.
도 16은 나노메터 스케일의 실리콘 결정이 SiO2 전체에 분산된 본 발명에 따른 메모리 디바이스를 제조하기 위한 일련의 제조 공정을 도시하는 도면.
도 17은 장벽 구조가 콜로이드 용액으로부터 석출된 나노메터 스케일의 금 분자를 포함하는 다른 실시 형태를 구성하기 위한 프로세스 공정도.
도 18은 도 17에 이은 프로세스 공정도.
도 19는 도 18에 이은 프로세스 공정도.
도 20은 본 발명에 따른 제2 형태의 메모리 디바이스의 개략 구성도.
도 21은 단자(X)로 인가되는 전압이 있을 경우(0N 상태)와 그와 같은 전압이 없을 경우(OFF 상태)에 있어서 단자(Y)에 인가되는 전압(VY)의 관계로서의 도 20의 장벽 구조를 흐르는 전류의 그래프.
도 22는 도 20에 도시한 장벽 구조가 확대된 개략 단면도.
도 23은 도 22에 도시한 장벽 구조의 전도 밴드 에너지도.
도 24는 도 20에 도시한 제2 형태의 메모리 디바이스를 내장한 메모리 셀 어레이의 개략 평면도.
도 25는 도 24의 A-A'선을 따른 단면도.
도 26은 도 24의 B-B'선을 따른 단면도.
도 27은 온칩 드라이버 및 다른 주변 디바이스와 함께 도시한 도 24, 도 25, 도 26의 메모리 셀 구조의 개략 회로도.
도 28은 메모리 셀(M11)로부터 정보를 판독하는 프로세스를 설명하기 위한 파형도.
도 29는 메모리 셀(M11)에 데이타를 기입하는 프로세스를 설명하기 위한 파형도.
도 30은 도 24∼도 26에 도시한 메모리 디바이스를 제조하는 프로세스 공정의 설명도.
도 31은 본 메모리 디바이스의 변형예의 개략 단면도.
도 32는 본 디바이스의 또 다른 변형예의 개략 단면도.
도 33은 본 발명에 따른 제2 형태의 메모리 디바이스에 이용하기 위한 다른 장벽 구성의 개략 단면도.
도 34는 도 33에 도시한 장벽 구조에 대응하는 전도 에너지 밴드도.
도 35는 본 발명에 따른 제3 형태 메모리 디바이스의 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 노드
2 : 장벽
3 : 기판
4 : 전도 경로
5 : 소오스 영역
6 : 드레인 영역
7 : SiO2절연 영역
8 : 절연 SiO2층
9 : 전도 제어 전극
본 발명을 보다 충분히 이해할 수 있도록 이하 첨부한 도면을 참조하면서 본 발명의 실시 형태를 일례로서 설명한다.
이하의 설명에 있어서, 본 발명에 따른 메모리 디바이스의 실시 형태는 3개의 다른 형태(타입)로 분류할 수 있다.
제1 형태
도 1에 본 발명에 따른 제1 형태의 메모리 디바이스의 개략 구성을 도시한다. 메모리 노드(1)와 장벽 구조(2)는, 소오스 접속(S)과 드레인 접속(Y) 및 제어 전극 접속(X)을 갖는 전계 효과 트랜지스터의 제어 전극 내에 집적화된다. 정보를 축적할 때, 전하 캐리어는 장벽 구조(2)를 빠져나와 메모리 노드(1)에 이르고, 본 디바이스는 축적 캐패시터로서 작용한다. 그 결과, 전하가 노드(1)에 유지된다. 정보를 판독하는데는, 소오스/드레인 경로(S, Y)의 전도성이 모니터된다. 이 전도성은, 메모리 노드(1)에 축적된 전하의 레벨에 의존하여 비교적 높은 전도 상태와 낮은 전도 상태의 사이를 변화한다.
도 2에, 장벽 구조(2)의 전류-전압 특성을 도시한다. 여기에, V는 메모리 노드 전압이다. 접속(X)으로부터 장벽 구조를 통과하는 전류(I)는, 상하의 임계치 전압(±Vc) 사이의 저지 범위(VB)에서 강하게 억제된다. 그러나, 이 저지 전압 범위의 외측에서는, 접속(X)에 인가되는 바이어스 전압(Vx)의 극성에 의존하여 메모리 노드(1)로 또는 메모리 노드(1)로부터 전하 캐리어가 장벽 구조를 빠져나올 수 있다. 장벽 구조는, 2개 이상의 터널 접합이 직렬로 접속된 다중 터널 접합이라고 가정할 수 있다.
도 1에 도시한 메모리 디바이스는, 도 3에 관련하는 워드선(X1, X2) 등 및 비트선(S1, Y1) 등 ; S2, Y2 등과 함께 도시된 바와 같은 행열상으로 배치한 메모리 디바이스의 어내이 내의 1메모리 셀로서 이용할 수 있다. 즉, 이 어레이는 메모리 셀(Mmn)을 갖는다. 여기에, m 및 n은 각각 행 및 열의 갯수를 나타낸다.
제1 실시 형태
메모리 셀(Mmn)의 제1 실시 형태의 구조에 대해서 도 4, 도 5, 도 6에 의해 설명한다. 도 4는 메모리 셀의 평면도이고, 도5, 도 6은 각각 도 4의 A-A'선 및 B-B'선을 따른 셀(M11)의 단면도이다.
도 5에 도시하는 바와 같이, 본 디바이스는 기판(3)상에 형성된다. 이 예에서는, 기판(3)은 p형의 반도체 기판으로 이루어지고, 전도 경로(4)는 n+소오스(5)와 드레인(6) 사이에 연재한다. SiO2절연 영역(7)은 당해 셀을 어레이 내의 인접하는 셀로부터 분리한다. 기판은, 절연 SiO2층(8)에 의해 피복된다. 메모리 노드(1) 및 피복 터널 방벽 구조(2)는, 층(8)에 의해 둘러싸인 영역 내에 형성된다. 전도 제어 전극(9)은 터널 장벽 구조(2)를 피복한다. 이 제어 전극(9)은 어레이의 행을 따라 신장하는 워드선(X1)을 형성한다. 소오스 영역(5) 및 드레인 영역(6)은 도 4에 도시하하는 어레이의 열을 따라 신장하는 비트선(S1, Y1)을 형성한다. 어레이 내의 다른 셀도 대응하는 워드선 및 비트선을 갖는 것을 이해할 수 있다.
메모리 노드(1)는, 장벽 구조(2)를 통해 충전함으로써 충전될 수 있는(그 결과, 노드의 횡방향으로 균일한 전계를 생성한다) 전자의 갯수를 제한하는 나노메터 스케일의 도트 또는 입자로 이루어진다.
이하, 도 7, 도 8를 참조하여, 메모리 셀(M11)에 대해서 선택적으로 데이타를 기입 판독하는 프로세스를 설명한다. 이 프로세스에 있어서, 메모리 셀(M11)에 관련하는 워드선(X1) 및 비트선(S1, Y1)은 능동화됨과 함께, 다른 워드선 및 비트선은 접지된다. 정보가 M11에 기입될 때 정(正)의 피크(VX (W))와 부(負)의 피크(VW (W))를 갖는 전압 펄스 파형이 워드선(X1)에 인가된다. 0이 기입될 때에는, 높이(VY (W))의 정의 전압 펄스가 비트선(Y1, S1)에 인가된다. 한편, 1이 기입될 때에는 피크 전압(-VY (W))의 전압 펄스가 비트선(Y1, S1)에 인가된다. 이들의 펄스는 시간(△T)의 기간, 오버랩할 필요가 있다. 예를 들어, VX (W)=1.2V, VY (W)=1.8V, 및 △T= 10n초이다.
도 8에 있어서, 메모리 노드(1)에 존재할 수 있는 전자의 갯수는, 터널 장벽 구조(2)의 전압 저지 영역의 크기에 의해 제한된다. 즉, 노드의 전압은 ±Vc를 넘을 수 없다. 도 8의 a에 있어서, 2진 데이타 비트 1는 메모리 노드(1)상의 정으로 하전된 상태(11 ; 전자의 결핍)로 나타나고, 0은 노드(1)상의 부로 하전된 상태(12 ; 전자의 과잉)로 나타난다. 이 예에서는, 1 및 0 상태에서의 메모리 노드 전압은 각각 +0.4V 및 -0.4V이다. 노드(1)에 0을 기입하는 프로세스를 도 8의 a 내지 d로서 설명한다. 여기에, VSY=VS=VY이고, 검은 도트는 각 단계에서 생기는 최종 전자 상태를 나타낸다. 도 8의 a에 도시하는 바와 같이, 정의 전압(VY (W); 1.8V)이 비트선(S1, Y1)에 인가될 때, 2개의 상태 11 및 12는 다음의 수학식과 같이 당해 메모리 노드상의 일정 전자수의 선을 따라 각각 점13(1.6V) 및 점14(0.8V)로 이동한다.
V=(Cg/CΣ)VSY+V0
여기에, CΣ는 메모리 노드의 총용량, Cg는 메모리 노드와 단자(Y1, S1) 사이의 용량, V0은 VSY=0일 때의 메모리 노드 전압이다(-CΣV0/q는 메모리 노드상의 과잉 전자의 갯수이다. 여기에 q는 소(素)전하이다). 본 실시 형태에서는 CΣ/Cg=1.5이다.
도 8의 b에 도시하는 바와 같이, 부의 전압(-VX (W); -1.2V)이 워드선(X1)에 인가될 때, 저지 영역(VB)이 도시하는 바와 같이 시프트한다. 또, 상태 13은 상태 14로 이행한다. 왜냐하면, 상태 13은 저지 영역의 외측에 나오지만, 여기서는 존재하지 않기 때문이다.
도 8의 c에 도시하는 바와 같이, 정의 전압(VX (W); 1.2V)이 워드선(X1)에 인가되면, 이 상태는 유지된다. 그 후, 도 8의 d에 도시하는 바와 같이 워드선과 비트선이 접지되고, 상태 14가 메모리 노드(1)상의 일정 전자수의 선에 따라 0 상태 12로 이행한다.
0 상태 11과 1 상태 12 사이의 임의의 전자 상태는 0 상태로 되는 당해 프로세스에 의해 리프레시되는 것에 유의하고 싶다. 1 상태 11을 기입하기 위한 대응하는 프로세스는, 도 8의 e 내지 h에 도시한다. 이 시퀀스에 있어서, 0 상태 11과 1 상태 12 사이의 임의의 전자 상태는 리프레시된 1 상태로 바뀐다.
이 라이트 프로세스는, 특정한 메모리 셀에 관련하는 비트선 및 워드선에 동시에 기입 파형이 인가되는 것을 필요로 한다는 것을 이해할 수 있다. 메모리 셀은 개별로 어드래스 할 수 있다. 기입 프로세스의 기간중 노드의 전자 상태에 선택적으로 1 또는 0값을 갖도록 저지 영역을 순차 상하로 시프트시킨다. 다만, 기입 신호를 워드선(X1)에 인가하여 비트선(S1, Y1)으로 인가하지 않을 경우 혹은 기입 신호를 비트선으로 인가하여 워드선으로 인가하지 않을 경우, 기입은 일어나지 않고, 노드(1)상의 현재의 상태가 유지된다.
축적된 정보를 판독하는데는, 정의 게이트 전압(VX (r))이 워드선(X1)에 인가되고, S1과 Y1 사이의 전류(ISY)가 검출된다. 도 9에 도시하는 바와 같이, 트랜지스터의 임계치 전압은, 메모리 노드(1)가 하전될(0) 때, VT로 주어지고, 메모리 노드가 정으로 하전될(1) 때 VT-△VT에 의해 주어진다. 이들 임계 전압(Vt 및 VT-△VT)은 정이기 때문에 선택되어 있지 않은 메모리 셀(VX=0)에 있어서는 그 S와 Y 사이에는 전류는 흐르지 않는다. 선택된 워드선의 게이트 전압(VX (r))은 VT와 VT-△VT사이에 선정된다. 따라서, 1에 대해서는 ISY0으로 되고, 0에 대해서는 ISY=0으로 된다. 따라서, 워드선(V1)에 게이트 전압(VX (r))이 인가될 때, 비트선(S1, Y1 ; 및 어레이 내의 다른 대응하는 비트선쌍) 사이를 흐르는 전류를 검출하기 위해 전류 검출기(도시하지 않음)를 이용할 수 있다. 전체의 메모리 어레이로부터 데이타를 판독하기 위해서는, 어레이의 다른 워드선(X)에 대해서 이 프로세스가 순차 판복된다. 본 실시 형태에서는, VX (r)=0.8V, VT-△VT=0.4V 및 VT=1.2V이다.
본 발명에 의하면, 터널 장벽 구조(2)에 의해 축적 시간 및 리드/라이트 성능이 개선된다. 노드(1)의 축적 시간은, 도 2에 도시한 전류-전압 특성의 저지 영역(VB)에 흐르는 전류 터널 장벽 구조(2)가 억제하는 능력으로 결정된다. 이 축적 시간(ts)은 대략 다음과 같이 제공된다.
ts=tw exp(-qVc/kT)
여기에, k는 볼쯔만 정수, T는 절대 온도, q는 기본 전하, tw은 기입 시간이다. 혹시, ts를 10년, tw을 10나노초로서 설계된다면 Vc는 실온에서 동작하기 위해서는 1V보다 크게 하지 않으면 않된다. 단순한 전자 하전 효과를 이용할 경우, 이를, 장벽 구조(2)가 1nm보다 작은 크기의 금속 입자에 의해 구성되는 것을 필요로 한다. 이 크기는 오늘날의 제작 기술에서는 용이하게 달성할 수 없다.
저지 전압(Vc)을 증대할 수 있는 방법은, 전하 장벽 구조(2)에 대한 밴드 굴곡 효과(band bending effect)를 이용하는 것이다. 이 효과는 K. Nakazato 및 H. Ahmed에 의한 Applied Physics Letters, 5 June 1995, Vol. 66, No. 23, pp. 3170-3172에서 다중 터널 접합에 대해 논술되어 있다. 축적(스토어) 사이클 및 기입(라이트) 사이클을 위해 터널 접합에 필요로 되는 특성은 별도로 고찰할 수 있다. 터널 접합의 높이 및 폭은 스토어 사이클에서는 각각 φs 및 ds로 나타낼 수 있고, 라이트 사이클에서는 φw 및 dw로 나타낼 수 있다. 축적된 정보를 10년 이상 유지하기 위해서는, 장벽 높이 φs는 열적으로 생성하는 푸울-프렌치(Pool-Frenkel) 방출(emission) 전류를 제어하기 위해 1.8eV보다 크게 되지 않으면 않되고, 또 터널 장벽 두께(ds)는 터널 누설 전류를 제어하기 위해 8nm×{φs(eV)}-1/2보다 두껍게 하지 않으면 않된다. 그러나, 약 10나노초의 단시간 기입 시간을 얻기 위해서는 터널 장벽의 폭(φw)은 2nm×{φw(eV)}-1/2보다 얇게 되지 않으면 않된다. 여기서, φw은 라이트 사이클을 위한 장벽 높이이다.
이들의 기준을 만족할 수 있은 장벽 구조(2)를 도 10에 도시한다. 이는, 각각 절연 재료 및 비절연 재료의 층(15, 16)으로 이루어진다. 이 예에서는, 절연층(15)은 1∼3nm(바람직하게는 1nm이지만, 1∼3nm에서도 가능)의 두께의 Si3N4로 이루어지고, 비절연층(16)은 3∼10nm(바람직하게는 3nm이지만, 3∼10nm에서도 가능) 두께의 폴리실리콘으로 이루어진다.
도 10에 도시한 장벽 구조(2)에 대해서 얻어진 전도 에너지 밴드도를 도 11에 도시한다. 이는, 장벽 구조(2)를 형성하는 층(15, 16)의 모두를 조합시킨 두께로 대응하는 폭(Bw1)의 제1 비교적 넓은 장벽 성분(17)을 갖는다. 또한, 각 절연층(15)은, 사용시에 폴리실리콘층(16) 내에 형성되는 공핍 영역에 기인하여 서로 격리한 각각 폭(Bw2)의 비교적 좁은 장벽 성분(18a, 18b) 등을 생성한다. 비교적 넓은 폭의 장벽 성분(17)은 비교적 좁은 장벽 높이(Bh1)를 갖지만, 장벽 성분(18a, 18b) 등은 더욱 높은 장벽(Bh1a, Bh2b)을 초래한다.
장벽의 이들 2개의 성분(17, 18)은 다른 역할을 맞는다. 좁고 높은 장벽(19)은, 협동 터널(co-tunnelling) 효과(즉, 양자역학적 효과에 의한 2개 이상의 터널 장벽에 대한 자연 생성적인 터널링)를 억제하는 터널 장벽으로서 기능한다. 그 결과, 전자는 한번에 하나의 장벽(18)만을 통과하고, 그 사이 어느 시간 그 영역에 머무른다. 이 정류시에 넓은 장벽 성분(17)의 에너지에 의해 지배되는 국소 평균 상태로 향해 전자가 비탄성적으로(inelastically) 산란한다. 이와 같이 하여 전자의 이동은, 넓은 장벽 성분(17)에 따른 큰 영향을 받는다. 높고 좁은 장벽 성분의 폭 및 높이는 외부 바이어스에 의해서는 변화시킬 수 없다. 이 이유는 그들이 장벽 구조(2)을 형성하는 재료에 의해 결정되기 때문이다. 그러나, 넓고 좁은 장벽 성분은 외부 바이어스에 의해 변조할 수 있다.
도 11의 a는 전자(Vx)가 인가되지 않을 경우의 밴드도를 도시한다. 제어 전극(9)에 전압이 인가되지 않을 때, 전하 축적 노드(1)로부터 누설이 생기기 위해 노드(1)상의 전자(20)는 비교적 넓은 장벽 성분(17)의 폭 전체를 빠져나올 필요가 있고, 그 결과 전하 누설은 강하게 억제된다는 것을 알았다. 그러나, 전극(9)에 전압이 인가되면, 장벽(2)의 전도 에너지 밴드도는 도 11의 b에 도시하는 바와 같은 상태로 변화한다. 이 도면으로부터, 다음의 것을 알았다. 즉, 전압이 인가됨으로써 비교적 넓은 장벽 성분(17)이 전하 축적 노드(1)로 향해 아래쪽으로 기울어진 경사를 형성하고, 그 결과 축적 노드에 이르기 위해서는 비교적 좁은 장벽 성분(18)을 빠져나가는 것만으로도 된다. 이와 같이, 본 장벽 구조는, 노드(1)상에 장시간 전자를 축적하는 비교적 넓은 장벽 성분(17)을 초래한다. 라이트 프로세스중, 전자를 노드(1)로 빠져나가게 하기 위해 전극(9)에 대단히 높은 전압을 인가할 필요는 없다.
층(16)에 있어서, 폴리실리콘의 입자는, 그 두께와 거의 같은 크기의 지름을 갖는다. 메모리 노드(1) 내의 입자 크기는 층(16)의 크기보다 크게 될 수 있고, 그 결과 전자는 메모리 노드(1)상에 안정하게 축적되어 고신뢰성의 동작을 한다. 도 10의 구성에서는, 메모리 노드(1)는 5∼30nm(바람직하게는 5nm이지만, 5∼30nm에서도 가능) 두께를 갖고, 폴리실리콘으로 형성된다. 변형예로서, 노드(1)에는, 노드에서의 전자 상태의 안정성을 개선하기 위해, 도핑해도 된다. 이상으로부터, 정보를 축적할 때에는, 폴리실리콘층(17)이 공핍 영역을 형성하여 ds를 증가시킨다. 한편, 라이트 프로세스에서는, 층(16)은 장벽으로서 기능하지 않고, 본 구성은 전자를 전극(9)으로부터 노드(1)로 향해 가속시키는 포텐셜의 경사를 초래한다. 이는, 전자를 노드상으로의 고속 기입을 촉진시킨다.
이하, 도 12를 참조하여 본 디바이스의 제조 방법을 상세히 설명한다. 저항율 1Ωcm의 P형 실리콘 웨이퍼를 이용한다. 예를 들어, 두께 500nm의 SiO2의 분리(isolation) 영역(7)을 형성한 후, p형 실리콘 기판(3)의 정수리면에, 열산화에 의해 5nm의 게이트 산화막(21)을 성장시킨다. 다음에, 메모리 노드(1)를 형성하는 층을 증착(deposite)한다. 층(1)은, 5∼10nm(바람직하게는 5nm이지만, 10nm까지의 두께에서도 가능) 두께까지 피착시킨 n형의 Si로 이루어지고, 그 표면은 바람직하게는 900℃의 온도의 NH3의 분위기 내에서 질화 실리콘으로 변화시킨다. 이와 같이 하여 형성된 질화 실리콘의 두께는 1∼2nm(바람직하게는 1nm이지만, 2nm의 두께까지 가능)로 자기 제한된다. 이는 도 10에 도시한 질화층(15a)에 대응한다. 그 후, 피복층(16a ; 도 10)을 형성하기 위해 비도프 실리콘이 3∼5nm(바람직하게는 3nm이지만, 5nm의 두께까지 가능) 두께까지 성장된다. 이 층은 또한 다음의 1∼2nm(바람직하게는 1nm이지만, 2nm의 두께까지 가능) 두께의 질화 실리콘층(15b)을 형성하기 위해 질화(nitridation)된다. 이 프로세스를 복수회 반복하여 장벽 구조(2)가 만들어진다.
따라서, 두께 20nm의 n형 도프 실리콘막(22)이 장벽 구조층(2)상에 증착된다. 이 막(22)상에는, 화학 증착법(CVD)에 의해 SIO2막(23)이 20nm까지 성장된다.
실리콘막의 여러가지 층은 아모르퍼스 상태로 성장되지만, CVD 피착된 SiO2층(23)의 질화 및 조밀화(densifying) 프로세스중에 다결정 실리콘으로 변화시키게다. 따라서, 최정수리부의 SiO2막(23)은 CHF2및 아르곤의 분위기 내에서 종래의 리소그래피 기술 및 리액티브 이온 에칭에 의해 패턴화된다.
그 후, 이 패턴화된 SiO2층(23)을 마스크로서 사용함으로써 폴리실리콘 및 질화 실리콘층(22)의 2 및 1은 도 12의 b에 도시한 바와 같은 게이트 구조(24)를 생성하기 위해, CF3를 이용한 리액티브 이온 에칭에 의해 에칭된다. 이 게이트 구조(24)의 전형적인 길이는 0.15㎛이다.
도 12의 c에 도시하는 바와 같이, 이 웨이퍼는, 따라서 30nm의 두께의 열SiO2의 외측층(25)을 형성하기 위해 산화된다. 그 후, 소오스 영역(5) 및 드레인 (6)이 비소 이온에 의한 이온 주입에 의해 형성된다.
따라서, 도 13의 d에 도시하는 바와 같이 100nm의 SiO2막(26)이 증착된다. 이 막은 평탄한 상면을 얻기 위해 충분한 두께, 본 예에서는 1500nm의 두께의 광학 포토레지스트(27)의 층으로 피복된다. 포토레지스트(27)는 따라서 그 표면으로부터 SiO2층(26)이 돌출하기까지 에칭된다. 이 에칭은 O2분위기중에서 스퍼터링에 의해 행하여진다. 이로써 얻어진 구조를 도 13의 e에 도시한다.
SiO2막(26)의 정수리부(26a)는, 도 13의 f에 도시하는 바와 같이 폴리실리콘막(22)의 정수리부가 노출하기까지 WF6가스의 분위기 내에서 리액티브 이온 에칭에 의해 제거된다.
광학 포토레지스트(27)를 제거한 후, 나타난 표면상에 금속을 피착하고, 종래의 리소그래피 기술에 의해 패턴화한다. 이로써, 상술한 워드선(X1)을 형성하는 제어 전극(9)을 설치한다.
본 메모리 디바이스는, 여러가지 방법으로 변형할 수 있는 것을 이해할 수 있다. 예를 들어, 전기 전도층(15)의 두께는 상술한 5nm(바람직하게는 3nm이지만, 5nm까지의 두께까지 가능)의 값이 아니라도 되고, 대략 말하면 10nm 또는 그 이하 두께이면 족하다. 절연층(16)의 두께는, 상술의 2nm(바람직하게는 1nm이지만, 2nm까지의 두께까지 가능)의 값에서만 아니라 3nm 또는 이 이하의 범위에 있으면 족하고, 이로써 만족할 수 있는 좁고 높은 장벽 성분(18)을 생성할 수 있다. 단, 상술한 제조 프로세스는 각 층(16)의 두께를 2nm(바람직하게는 1nm이지만, 2nm까지의 두께까지 가능)의 오더로 되도록 엄밀하게 제어할 필요가 있다. 또한, 층(15, 16)의 쌍의 갯수는 장벽 구조(2) 내에 만족할 넓고 낮은 장벽 성분(17)을 얻는데 충분한 갯수이면 상기예의 7과 달라도 된다.
제2 실시 형태
실시예로서, 도 10에 도시한 장벽 구조(2)는 도 13에 도시한 바와 같은 쇼트키 장벽 구조로 치환할 수 있다. 이 경우, 절연 질화 실리콘층(15)을 이용하는 대신, 금속층(18)을 이용해 적층한 쇼트키 다이오드의 다중 구조를 형성한다. 금속층(28)은 W에 의해 혹은 CoSi2와 같은 규소화막에 의해 비도프 다결정막(16) 사이에 형성된다.
다음에, 본 발명에 따른 메모리 디바이스의 또 다른 실시 형태에 대해서 설명한다. 본 실시 형태에서는, 터널 장벽 구조(2)가 전기 절연 재료의 매트릭스(matrix)중에 분산된 나노메터 스케일의 복수의 아일랜드로 구성된다. 이하의 예에서는, 나노스케일의 아일랜드는 5nm 또는 그 이하의 지름을 갖고, 매트릭스중의 전기 절연 재료의 나노 스케일의 두께(예를 들어 3nm 또는 그 이하)에 의해 격리된다. 이로써, 터널 장벽 구조의 좁고 높은 장벽 성분이 얻어진다. 전하 축적 노드는 상술한 바와 같은 독립한 층(1)에서가 아니라, 장벽 구조 전체에 분산하도록 복수의 전도 아일랜드에 의해 형성된다. 이하에 설명하는 바와 같이, 이와 같은 다중 터널 장벽 구조를 형성하기 위해, 몇개의 다른 구조 프로세스를 이용할 수 있다.
제3 실시 형태
도 15는 본 발명에 의한 메모리 디바이스의 다른 실시 형태의 개략 단면도를 도시한다. 이 실시 형태에서는, 메모리 노드(1) 및 장벽 구조(2)는 둘러쌓은 SiO2매트릭스 내에 분산된 나노 스케일의 결정으로 이루어지는 복합체에 의해 실현된다. 도 15에 있어서, 기판(3)에 소오스 및 드레인 영역(5, 6) 및 이들 사이의 경로(4)를 설치한다. 이 경로(4)를 게이트 산화물층(29)이 피복한다. 이 층(29)은, 5nm의 두께를 갖고, 기판의 열산화 프로세스에 의해 형성된다. 그 후, 전자 빔 증발 또는 CVD에 의해 6nm 두께의 실리콘층을 증착한다. 또한, 이 층에 대해서 급속 열산화 및 결정화(crystallisation)가 행하여진다. 이 프로세스는, E. H. Nicollian 및 R. Tsu에 의한 J. Appl. Phys. vol. 74, 1993, pp. 4020-4025 및 M. Fukuda, K. Nakagawa, S. Miyazaki 및 M. Hirose에 의한 Extended abstract of 1996 International Conference on Solid State Devices and Materials, Yokohama, 1996, pp. 175-178에 기재되어 있다. 이는, 층(30)으로서 구성된 3nm의 평균 지름의 Si 나노 결정 형태의 아일랜드를 형성하고, 이 층(30)을 2nm 두께의 터널링 산화물층(31)이 피복한다. 3nm Si 결정의 자기 용량은 약 100meV의 대전 에너지를 일으킨다. 이 에너지는 실온에서 각 나노 결정 내부의 전자의 갯수를 쿨롱 차단에 의해 제한하는데 충분하다. 층(29)의 피착에 이어 급속 열산화 및 결정화를 몇회 반복하여 충분한 두께의 복합층을 만들어낸다. 이 실시 형태에서는, 이 프로세스를 5회 반복하여 20nm 두께의 복합체층을 형성한다. 이 두께 내에 5개의 나노 결정층(30)이 내포된다. 그 후, n형 실리콘의 콘택트층(32)을 정수리부 표면에 형성한다. 이와 같이 하여 나타난 게이트 구조는, 도 12, 도 13에서 서술한 메모리 디바이스 제조 프로세스 내에 조립할 수 있는 것을 이해할 수 있다. 단, 메모리 노드(1)는 독립한 층으로서 설치되는 것은 아니라, 각 층(30)으로서의 나노 결정이 절연 산화물층(29, 31) 내에 분산한 전자 축적 장소를 생성한다.
제4 실시 형태
도 16은 본 메모리 디바이스의 다른 실시 형태를 형성하기 위한 프로세스 단계를 도시한다. 본 실시 형태에서는 다공성의 Si막을 이용함으로써 실리콘 나노 결정과 이를 둘러싸는 SiO2층의 복합체(composite)가 형성된다. 도 16의 a에 도시하는 바와 같이, 20nm의 두께의 다공성 Si막(33)은 p형 Si를 양극 산화함으로써 형성된다. 이 양극 처리는 에탄올에 의해 희석된 25% 수성 불화 수소산 용액 내에서 5초간 10mA/cm2의 직류 양극 전류에 의해 실행된다. 그 결과, SiO2매트릭스 내에 4∼5nm의 나노 결정 Si가 매립된 복합체막이 형성된다. 이 방법 자체는 공지되고, Y. Kanesmith 등에 의한 Phys. Rev, vol. B48, 1993, p2827에 상세하게 기재되어 있다.
따라서, 도 16의 b에 도시하는 바와 같이, 다공성 실리콘막(33)을 열산화하여 5nm 두께의 게이트 산화막(34)을 형성함과 함께, 약 7nm의 두께의 정수리부 산화층(35)을 형성한다. 이 프로세스는, 또한 어닐링에 의해 다공성 Si막중의 각 나노 결정의 지름을 수축시킴과 함께, 다공층(33) 자체의 두께도 수축시킨다. 이 어닐링 프로세스 이후 다공성 Si층(33)은 14∼16nm 두께로 되고, 평균 입자 지름은 약 3nm까지 감소한다. 이 나노 결정 실리콘 입자에 대응하는 대전 에너지는 약 100meV이고, 이는 상술한 바와 같이 쿨롱 차단에 의해 노드로 들어가는 전자의 갯수를 제한한다. 이와 같이 하여 얻어진 막은 도 16의 b에 참조 번호 36으로서 나타내고, 그 두께 방향으로 약 3 내지 4개의 나노 결정 입자를 포함한다. 이로써 이 층에 대한 수직 방향의 전자의 이동을 고찰할 경우의 다중 터널 접합(MTJ)이 얻어진다.
그 후, 정수리부 산화층(35)을 제거하고, 폴리실리콘 재료의 게이트(32)를 상술한 바와 같이 피착한다. 이 폴리실리콘 게이트(32)를 마스크로서 이용해 종래의 에칭 기술에 의해 복합체막(36) 및 이 아래의 게이트 산화막(34)을 제거한다. 그 후, 도 12를 참조하여 설명한 바와 같은 방법에 의해 소오스 및 드레인 영역(5, 6)을 집어 넣는다. 이 방법은, 도 15에서 설명한 방법에 비해 다음과 같은 이점을 갖는다. 즉, 다중 터널 접합이 단일한 양극 처리 프로세스에 의해 형성되고, 필요한 Si 증착 및 산화의 공정수를 감소시킬 수 있다.
제5 실시 형태
나노 결정 및 이를 둘러싸는 매트릭스는, 별도의 재료를 이용해 다른 방법에 의해 형성할 수 있다. 그 일례는, E. Bar-Sadeh 등에 의한 Physical Review vol. B50, No. 12, 1994, pp8961-8964에 기재되어 있다. 이 방법에서는, 도 16에 도시한 다공성 실리콘층 대신의 것으로서, Al2O3매트릭스중에 Au 입자를 포함하는 층을 이용할 수 있다. 30nm 두께의 Au 및 Al2O3의 복합체막은 기판(3)의 열산화에 의해 형성된 두께 5nm의 산화 실리콘층상에 금 및 알루미늄을 동시 스퍼터링(co-suputtering)함으로써 형성할 수 있다. 그 후의 디바이스 제조 공정은, 제4 실시 형태와 마찬가지이다. 복합체막 형성의 스퍼터링 조건은, 금의 분량비를 0.4로 하도록 선정한다. 이 조건하에서는, 3∼5nm의 오더의 지름의 고립한 Au 입자가 복합체막중에서 얻어진다. 따라서, 30nm막은, 그 두께 방향으로 5∼10개의 Au 입자를 포함하고, 이것이 수직 MTJ를 구성한다. 이를 이용해, 도 16의 다공성 실리콘층 대신으로 할 수 있는 것을 이해할 수 있다.
Ag, Pt와 같은 다른 귀금속을 SiO2또는 Cr2O3와 같은 다른 금속 산화물 매트릭스와 조합시킨 복합체막은 이 동시 스퍼터링에 의해 형성할 수 있다.
금속 아일랜드-산화물 매트릭스 복합체막은, 프리커서(precursor) 금속 산화물의 열분해에 의해서도 형성할 수 있다. 예를 들어, L. Maya 등에 의한 J. Vac. Sci. Tchnol, Vol. B14, 1996, pp. 15-21에 기재하는 바와 같이 프리커서 금속 산화물인 금속화물은 산소 플라즈마 내에서 Au-Si 합금 타겟의 리액티브 스퍼터링에 의해 형성할 수 있다.
제6 실시 형태
도 17은 화학 피착법에 의해 콜로이드액으로부터 복합체의 나노 결정·절연 터널 장벽을 형성하는 방법을 도시한다. 도 17의 a에 도시하는 바와 같이, p형 기판(3)상에 열산화 프로세스에 의해 두께 5nm의 산화막(21)을 형성한다. 따라서, M. J. Lercel 등에 의한 J. Vac. Sci. Technol vol. B11, 1993, pp. 2823-2828에 의해 상세히 기재되어 있는 바와 같이 SiO2층(21)상에 옥타데실트리클로로실란(octadecyltrichlorosilane : OTS)의 단층(37)을 생성한다. 더 상세하게는, SiO2층(21)마다의 기판(3)을 OTS의 1mM으로 키사디칸 용액 내에 12시간 이상 담근다. 이로써, OTS 단층(37)이 자발 형성된다. OTS 분자는, 60kV 전자 빔을 조사함으로써 SiO2표면에서 없앨 수 있다. 이와 같이 하여 종래의 전자 빔 이소 그래피에 의해 단층(37)상에서 OTS에 창 패턴이 형성된다. OTS에 창을 형성한 후, 불화 수소산의 1% 수용액 내에 30초 담그고, 전자 빔이 조사된 OTS의 찌거기를 씻어내어 창(38)을 남긴다. 이 창의 경계 영역을 파선 상자(39)내에 대해서 확대하여 도시한다. OTS 분자(40)의 일례를 도면에 도시한한다. 이는, 한단에 실록산 결합(siloxane bond)을 갖고, 다른단에 메틸기(methyl group)를 갖는다. 확대 영역(39)에 도시하는 바와 같이, 분자(40)는, SiO2층(21)과 실록산 결합을 형성하고, 고정밀하게 결합된 공유 결합망을 형성한다. 상단의 메틸기는 실질적으로 불활성이고, 그 때문에 기판 처리 사이의 화학적 공격에 대해서 높은 저항성을 나타낸다.
이어서, 패턴화한 OTS 단층(37)을 갖는 기판을 10분간, 환류 조건하에서(예를 들어, 110℃로 가열하여), 3메르카토프로필(3-Mercatopropyl) 트리메톡시실란(trimethoxysilane)의 희석(0.05%) 트라이톨랜 용액 내에 담근다. 그 후, 이 기판을 30분간, 105℃의 오븐 내에서 실록산 결합을 강화(cure)한다. 그 결과를 도 17의 b에 도시한다. 이 수순에 의해, 창(38)의 영역 내의 SiO2층(21)상에 알칸티올(alkane thiol)의 단층(41)이 형성된다. 이 알칸티올 단층을 형성하는 개별의 분자(42)의 구조는, 알칸 고리의 한단에 실록산 결합을 갖고, 다른단에 멜캅탄기를 갖는 것이다. 이 프로세스는 A. Doron 등에 의한 Langmuir, Vol. II, 1995, pp. 1313-1317에 의해 상세하게 지개되어 있다. OTS 분자는, 영향을 받는 일 없이 창 영역(38)의 외측에 남는다. 분자(37, 42)의 배열은, 파선 상자(43) 내에 나타낸 창의 경계의 확대도에 의해 명확하게 이해된다. 원리적으로는, 이 표면 변화는, 한단이 알코시실란(alkoxy silane ; (CH3O)3Si- 또는 (C2H5O)3Si-)으로 종단된 다른 알칸치올에 의해도 행할 수 있다.
따라서, 적어도 5시간, 실온에서 금 콜로이드 용액 내에 기판을 담금으로써 콜로이드 금 입자(44)의 단층이 창 영역(38)에서 굴절한다. 이 감소는, 표면이 메르카프탄기(-SH)에 의해 종단된 창 영역 내에 있어서만 일어난다. 이는, 금에 대한 유황의 강한 친화성에 의한다. 금 콜로이드 입자이 평균 지름은 2nm이다.
전형적으로는 10%의 표준 편차가 양호한 크기 분포의 금 콜로이드 입자가 화학적으로 준비할 수 있는 것은 알고있다. 이와 같은 나노 입자는, 기판상의 유황 원자와 금 콜로이드 입자 표면상의 금 원자 사이에서 공유 결합을 이루어 메르카프탄기 종단 표면상에서 석출된다. 이 입자 석출은 층이 거의 단층으로 되었을 때 자동적으로 저지한다. 이는 금 콜로이드 입자상의 흡착질(adsorbates)의 이온화에 의해 생기는 금 입자의 표면 전하에 의한 정전력이 기판의 표면상의 이미 피착한 입자 위에(또는 근접한 위치에) 그 이상의 콜로이드 입자가 부착하는 것을 저지하기 때문이다. 보다 상세한 설명에 대해서는, 1996년 2월 6일 출원의 본 발명자 등의 EP96300779. 4를 참조하고 싶다. 이와 같은 입자의 콜로이드 현탁액은 시판되고 있어 소정의 평균 입자 크기 및 지름 범위 분포의 것이 미국 NY11790-3350, stony Brook, 25E Loop Road Ste 124에 있는 Nanoprobes Inc에서 입수할 수 있다. 이 입자는 수성 현탁액에 들어가 있는 상태로 제공된다. 흡수된 구연산염 이온은 Au 입자에 대해서 부의 전하를 준다.
상술한 콜로이드 용액으로부터의 금 입자의 석출 후, 지치오르(dithior 즉 6-hexaneditiol)의 5mM 에탄올 용액에 기판을 담근다. 지치오르의 2개의 유황 원자의 한쪽은 금 입자의 표면 흡착질을 지치오르로 치환하여 금 콜로이드 표면과 Au-S 결합을 형성한다. 동시에, 지치오르의 당해 유황 원자의 다른단은 자유 메르카프탄기의 모양으로 금 표면으로부터 밖으로 향한다. 이 구성은, 지치오르 분자를 참조 번호 45로서 도 18의 d에 도시한다. 그 후, 금 입자 표면을 메르카프탄기 코트 표면으로 변환한다. 이 메르카프탄기에서 피복된 표면은 이루어지는 금 입자의 층을 수용할 수 있다.
다음에, 지치오르 처리한 표면을 금 콜로이드 용액중에 담궈 다시 이루어지는 층을 피착시킨다. 이 프로세스를 5회 반복함으로써 2nm의 금입자의 층을 5층 형성한다. 이들은 지치오르의 알칸 고리에 의해 접속된다. 도 18의 d의 확대부(48)에 2개의 금속(46, 47)을 나타낸다. 이와 같이 하여 나타난 상태로 5층의 금 구조는 도 18의 d에 참조 번호 4로 표시되고, 10nm 오더의 두께를 갖는다.
그 후, 도 19의 e에 도시하는 바와 같이, 보다 큰 지름(예를 들어 40nm)의 금 입자를 포함하는 금 콜로이드 용액으로 금 피착 프로세스를 5회 더 반복한다. 이 처리에 의해 층(49)상에 150nm 두께의 40nm 금입자 복합체층(50)이 형성된다. 이 층(50)을 형성하는 입자는 보다 큰 지름의 것이기 때문에, 1neV 오더의 무시할 수 있는 만큼 작은 대전 에너지를 나타내고, 그 결과 이 복합체층(50)의 전자 전도는 오믹 특성(ohmic character)을 나타낸다. 이는, 쿨롱 차단 효과에 의해 지배되는 전도 특성을 나타내는 층(49)을 형성하는 보다 작은 지름의 입자일 경우와 다르다. 따라서, 큰 지름 복합체층(50)은 금속으로서 작용하고, 그 때문에, 예를 들어 상술한 실시 형태에서의 폴리실리콘 게이트(22)와 마찬가지의 게이트로서 기능한다.
그 후, 금 복합체층(56)을 마스크로서 이용해 OTS층(37) 및 게이트 산화층(21)을 건식 에칭한다. 이로써, 종래의 이온 빔 기술에 의해 기판(3)에 소오스 및 드레인 영역(5, 6)을 집어 넣도록 한다.
제2 형태
도 20에 본 발명에 따른 메모리 디바이스의 다른 형태의 개략 구성을 도시한다. 이 디바이스는, 도 1에 도시한 것과 유사하고, 마찬가지의 부품에는 같은 참조 번호를 붙이고 있다. 도 17의 디바이스는, 또한 제어 게이트(15)를 갖는다. 이는, 장벽 구조(2)에 대해서 선택적으로 전계를 인가함으로써 그 터널 장벽 특성을 변화시키는 것이다. 즉, 단자(Y)에 전압을 인가할 때, 단자(X)의 전압을 변화시킴으로써 게이트(51)의 전계를 변화시킬 수 있고, 그 결과 그 전계가 장벽(2)의 터널 장벽 특성을 변화시킨다. 게이트(51)에 의해 인가되는 전계의 효과는 도 21의 그래프로부터 이해할 수 있다. 각각 도 21의 a, 도 21의 b에 도시하는 바와 같이 게이트(51)상의 전압을 이용해 본 디바이스를 ON 상태와 OFF 상태 사이에서 스위칭시킬 수 있다. 게이트(51)에 인가되는 전압은 저지(blocking) 전압(VB)의 폭을 변화시킨다. 도 21의 a에 도시하는 바와 같이, 게이트(51)에 ON 전압(Vx)을 인가하면, 저지 전압은 비교적 작고, 경우에 따라서는 존재하지 않게 된다. 도 21의 a에서는 저지 전압(VB)은 -VCL로부터 +VCL범위에 있다. 이에 대해서, 게이트(51)에 다른 OFF에 전압이 있을 경우에는 저지 영역은 그보다 넓은 영역에 있는 -VCH로부터 +VCH로 된다. 따라서, 본 디바이스가 ON 상태로 전환되면, 메모리 노드(1)로 전하가 빠져 나갈 수 있고, OFF 상태의 사이 축적된다. OFF 상태의 사이는 실질적으로 K. NaKazato 및 H. Ahmed에 의한 Applied Physics Letters, 5 June 1995, vol. 66, No. 23, pp. 3170-3172에 기재하는 바와 같이 VCH를 증가시키기 위해 게이트(51)에 바이어스 전압을 인가해도 된다. 워드선(51)에 인가되는 전압(Vx)에 의해 생성되는 전계는 터널 장벽 구조(2)에 대해서 가로로부터 제공되고, 이로써, 도 21의 a, 도 21의 b를 비교하면 알수 있도록 비전도 영역을 압박(squeeze)한다.
다음에, 도 22 및 도 23을 참조하여, 게이트(51)에 의한 터널 장벽(2)의 전압 저지 영역의 변조에 대해서 상세히 설명한다. 도 22는 메모리 노드(1), 터널 장벽 구조(2) 및 접속부(Y)의 단면도를 도시한다. 게이트(51)는 도 21에서는 생략하고 있지만, 후술한다. 터널 장벽 구조는 도 10에서 상술한 방법에 의해 형성된 두께 3∼10nm(바람직하게는 3nm이지만, 3∼10nm에서도 가능)의 비도프 폴리실리콘과, 두께 1∼3nm(바람직하게는 1nm이지만, 1∼3nm에서도 가능)의 질화 실리콘의 교호층 15, 16으로 이루어진다. 메모리 노드(1)는 두께 5∼30nm(바람직하게는 5nm이지만, 5∼30nm에서도 가능)의 n형 도프 폴리실리콘층으로 이루어지고, 30nm 두께의 비도프 폴리실리콘층(52)에 의해 피복된다. 대응하는 비도프층(53)이 장벽 구조의 다른면측에 있어서 두께 30nm의 n형 비도프 폴리실리콘층(54) 아래에 피착된다.
도 23의 에너지 밴드도로부터 알 수 있는 바와 같이, 7개의 절연 질화 실리콘층(15)에 의해 도 11에서 설명한 바와 마찬가지의 방법에 의해 대응하는 비교적 좁고 비교적 높은 장벽 성분(18)과 함께, 비교적 넓지만 낮은 장벽 성분(17)을 생성한다. 게이트(51)에 전압을 인가하는 효과는 장벽 성분(17)을 선택적으로 높게 또는 낮게 함과 동시에 장벽 성분(18)도 이에 따라 상하로 끄는 것이다.
라이트 프로세스는, 단자(X ; 도 20)에 인가되는 전압(Vx)이 라이트 전압(VW(0V))으로 설정되고, 그 결과 장벽 성분(17)의 높이(이는 실질적으로 장벽 구조에서의 내부 전위에 상당함)가 본 예에서는 비교적 작은 값인 0.2V의 오더로 된다. 따라서, 전자는 좁은 장벽 성분(18)을 빠져나올 수 있고, 낮고 넓은 장벽 성분(17a)에 의해 저해되지 않는다. 그 결과, 전자는 단자(Y)에서 메모리 노드(1)로 빠져나온다.
노드에 축적된 전하는, 전압(Vx)을 대기(스탠바이) 전압(VSB; 본 예에서는 -5V)까지 올림으로써 유지할 수 있다. 이로써, 비교적 넓은 장벽 성분(17) 전체의 높이를 레벨(17b ; 본 예에서는 3V의 오더)까지 상승시킨다. 이 상승된 장벽 성분(17)의 높이는, 전하 캐리어가 메모리 노드(1)에서 바깥으로 터널링하는 것을 저지하고, 이로써 10년에 미치는 장시간에 걸쳐 노드상에 정보를 유지하는 것이 가능하게 된다.
정보를 판독하기 위해서는, 전압(Vx)을 리드 전압(VR; 본 예에서는 -4V의 오더)으로 설정한다. 후술하는 바와 같이, 이로써 메모리 노드(1)에 축적되어 있는 전하를 유지함과 동시에, 비교적 짧은 리드 사이클(∼110ns)중에 본 디바이스의 소오스/드레인 경로로부터 정보를 판독하는 것을 허용한다. 장벽 성분(17)은 도 23에 도시하하는 바와 같이 형상 17c와 같이 된다.
제7 실시 형태
이상과 같은 디바이스의 어레이의 보다 상세한 구성에 대해서 이하 도 24에 의해 설명한다. 도 24는 4개의 셀로 이루어지는 직사각형의 어레이의 평면도를 도시한다. 도 25, 도 26은 각각 도 24의 A-A'선 및 B-B'선에 따른 하나의 셀 단면도이다. 도 25에 도시하하는 바와 같이, 각 메모리 셀의 개략 구성은 도 5에 도시한 제1 형태의 것과 마찬가지이지만, 게이트(5)가 추가되어 있다. 같은 부품에는 같은 참조 번호를 붙이고 있다. 도 25에 있어서 p형 기판(3)은 소오스 영역(5) 및 드레인 영역(6) 사이에 전도 경로(4)를 갖고, 인접하는 셀과 분리하기 위해 절연 영역(7)을 갖는다. 본 디바이스는 메모리 노드(1) 및 도 22에 도시한 바와 같이 형성된 피복 장벽 구조(2), 또한 피복 비도프 폴리실리콘층(53) 및 n형 도프 폴리실리콘층(54)으로 이루어지는 비트선을 갖는다. 이 비트선(54)은 이하에 서술하는 바와 같이 전기 절연성의 CVD SiO2(55) 및 SiO2벽(56)에 의해 덮힌다. 이 셀의 사이드 게이트(51)는 두께 100nm의 n도프 폴리실리콘층으로 이루어지고, 이 층은 비트선을 횡단하여 늘어나 장벽 구조(2)의 사이드 경계를 덮는다.
다시 도 24를 참조하여, 어느 행의 인접하는 메모리 셀의 드레인(6)은 드레인 영역(6)을 공유하고, 이로써 메모리 크기를 저감하고 있는 것을 알았다.
어느 셀, 예를 들어 도 24의 메모리 셀(M11)에 대해서, 워드선(X1 ; 51)에 라이트 전압(VW)을 인가함과 동시에, 비트선(Y1 ; 54)에 2진 코드 0 또는 1에 따른 적당한 전압을 인가함으로써 정보를 기입할 수 있다. 이로써, 비트선(Y1)의 전압에 따른 2진값 0 또는 1 에 대응하여 메모리 셀(M11)의 메모리 노드(1)에 전하가 기입된다. 이 데이타는, 그 컬럼 내의 다른 메모리 셀에는 기입되지 않는다. 왜냐하면, 다른 셀은 그 워드선(X2) 등에 대기 전압(VSB)를 받기 때문이다. 그 후, 셀(M11)의 노드(1)의 데이타를 유지하기 위해 워드선(X1)에 대기 전압(VSB)을 인가한다. 비트선에는 전압을 인가할 필요가 없다. 셀(M11)로부터 축적 데이타를 판독했을 경우 대기 전압(VSB)보다 낮은 리드 전압(VR)을 워드선(X1)에 인가한다. 주변 회로(도시하지 않음)가 라인(S1, G ; 라인 5, 6) 사이에 흐르는 전류를 검출함으로써 이 셀(M11)의 소오스/드레인 전도성을 검출한다. 컬럼 내의 다른 메모리 셀은 그들의 워드선(X2) 등에 스탠바이 전압(VSB)이 인가됨으로써 오프로 바이어스되기 때문에 이들의 셀은 M11의 판독에 의해 어드래스(지정)되는 것은 아니다.
또한, 종래의 DRAM에 채용되고 있는 통상의 방법과 유사한 본 회로를 동작시키는 다른 방법을 이용할 수 있다. 이는, 축적한 정보를 주변 회로로 전송하여 이것을 각 메모리 노드에 기입되는 새로운 정보와 치환하는 것이다. 본 발명은, 전압 저지 영역(VB)의 설계값에 넓은 허용 범위를 초래하고, 이것에 의해 셀마다 생기는 VCL및 VCH값의 대폭의 변화를 허용한다는 이점을 갖는다. 2진값 1은 메모리 노드 전압(VHX)에 의해 나타나고, 2진값 0은 메모리 노드 전압(VL)에 의해 나타난다. 회로에 필요한 것은, 단순히 VCH를 VH보다 크게 하고, VCL을 VL보다 작게할(즉, VCHVHVLVCL)뿐이다. 실제로는, 이들의 값을 지정할 필요는 없다. 이 넓은 설계 허용 범위에 의해 1칩 안에 다수개의 메모리 셀을 집적화하는 것이 가능하게 된다.
이 동작 방법의 상세함에 대해서, 도 27 내지 도 29로서 이하에 설명한다. 도 27은 도 24에 대응하는 메모리 셀 어레이의 개략 회로도이고, 메모리 셀 어레이와 같은 기판(3)상에 조립되는 주변 회로도 한편 도시하고 있다. 각 메모리 셀(M11∼Mmn)은 상술한 제2 형태의 메모리 디바이스에 대응한다. 단, 이 회로는 2개의 트랜지스터(Qa, Qw)로 이루어지는 등가 회로로 나타내고 있다. 메모리 노드(1)는 N으로 나타내고 있다. 도 27에서는 이들의 구성을 메모리 셀(M11)에 대해서 나타내고 있다. 이 칩은 컬럼 디코더·드라이버(58), 로우 디코더·드라이버(59), 온칩 전압 변환기(VC)를 갖는다. 이 전압 변환기(VC)는 이 예에서는 5V 전원인 외부 전원(Vcc)으로부터 후술하는 몇개의 제어 전압을 생성한다. 메모리 셀 어레이의 각 컬럼은 관련한 프리차지 회로(60 ; PC) 및 리드(판독)/리라이트(재기입) 회로(61 ; RWC)를 갖는다. PC(60) 및 RWC(61)는, 메모리 셀 어레이의 컬럼 n=1에 대해서 상세하게 나타내고, 컬럼(n)의 대응하는 회로에 대해서는 파선 상자로 나타내고 있다.
데이타 입출력 회로(62)는, 이하에 후술하는 방법으로, 외부 신호원으로부터 데이타를 받아 들임과 함께 메모리 어레이로부터 외부로 데이타를 출력한다.
도 27, 도 28, 도 29에 있어서 사용되는 여러가지의 신호, 라인, 부품의 기호를 다음의 표 1에 묶어 나타내다.
항목 명칭
M11∼Mmn 메모리 셀
m 메모리 셀 어래이의 로우
n 메모리 셀 어래이의 컬럼
S1∼Sn 감지선
Y1∼Yn 데이타 입력선
X1∼Xm 워드선
φy1∼φyn 컬럼 선택 신호
I/O 컬럼 데이타 입력/출력
PC 프리차지 회로
φp 프리차지 신호
RWC 리드/라이트 회로
φrw 리드/라이트 신호
axi 로우 어드래스 신호
ayi 컬럼 어드래스 신호
CE 칩 인에이블 신호
Din 데이타 입력
Dout 데이타 출력
WE 라이트 인에이블 신호
VC 온 칩 전압 비교기
VR 리드 전원 전압
VW 라이트 전원 전압
Vp 프리차지 전원 전압
VSB 대기 전원 전압
VCC 외부 인가 전압
IOC 데이타 입력/출력 회로
칩 인에이블 신호(CE)가 전압(Vcc ; 이하, 높음이라함)일 때 칩은 비동작 상태(inactive)에 있다. 이 상태에서는, 프리차지 신호(φp)가 높음이고, PC(60)의 트랜지스터가 온 상태에 있기 때문에 S1…Sn, Y1…Yn 및 I/O는 전압(Vp)으로 프리차지된다. CE가 높음으로부터 0 전압(이하, 낮음이라고함)으로 변화하면 이 칩은 동작 상태(active)로 된다. 따라서, φp가 낮음으로 되고, PC(60)의 트랜지스터를 오프로 한다. 이 때 라인(S1…Sn, Y1…Yn)의 전압은 부유 상태로 되고, 전압값(Vp)을 유지한다. 워드선은 로우 드라이버(59)에 로우 어드래스 신호(axi)를 인가함으로써 선택된다. 리드 전압(VR)을 X1으로 인가하면 제1 로우의 메모리 셀(M11∼M1n)의 정보가 판독되고, 대응하는 감지선(S1∼Sn)상에 출력 신호가 나타난다. 예를 들어, 메모리 셀(M11)를 예로 생각하면, 메모리 노드(N)의 전압이 Vp일 때 트랜지스터(QR)가 온 상태로 되고, 대응하는 감지선(S1)이 0V로 방전된다. 역으로, 당해 메모리 노드의 전압이 0V일 때 트랜지스터(Qa)가 오프 상태에 있기 때문에 S1은 Vp로 유지된다. S1의 전압이 0V 또는 Vp로 떨어진 후 리드/라이트 신호(φrw)가 높음으로 되고, S1의 정보가 RWC(61)를 경유하여 Y1으로 전송된다. 즉, S1이 0V일 때 Y1은 VpV로 유지된다. 왜냐하면, QD가 오프 상태에 있기 때문이다. 그러나, S1이 Vp일 때에는 Y1은 0V로 방전된다. 왜냐하면, 양트랜지스터(QD, QT)도 온 상태에 있기 때문이다. 따라서, 인가된 컬럼 어드레스 신호(ari)에 따라서 φy1가 선택적으로 높게 되고, 그 결과 QY1이 온으로 된다. 따라서, Y1의 전압 변화는 입력/출력선(I/O) 및 IOC(62)를 경유하여 데이타 출력(Dout)으로 전송된다. Y1이 0V 또는 Vp로 떨어진 후 워드선(X1)의 전압이 라이트 전압(Vw)으로 바뀐다. 그 결과, 트랜지스터(Qw)가 온으로 되고, Y1의 전압이 메모리 노드(N)로 복귀한다. 이와 같이 하여, 예컨대 리드 동작중에 메모리 노드 전압에 어떤 변동이 있어도 정보는 0V 또는 Vp로 리프레시된다. 이 리드 및 라이트 동작은 같은 로우의 다른 셀(M12…M1n)에 대해서도 실행되지만, 셀(M11)의 경우와 같이 판독된 정보가 I/O선으로 전송되는 것은 아니다. 리드 및 리라이트 동작이 종료하면 CE가 고로 되고 X1이 대기 전압(VSB)로 설정되어 또 φp가 고로 된다.
다음에, 라이트 동작을 설명한다. 일례로서, 메모리 셀(M11)로의 라이트 동작을 도 29에 도시한다. 리드 동작으로 설명한 바와 같은 동작에 의해 M11의 축적 정보가 S1 및 Y1으로 전송된다. 그 후, 입력 데이타(Din)에 대응하는 전압이 I/O로 인가되고, Y1의 리드 정보가 이 전압에 의해 치환된다. 이는, 그 후 워드선(X1)에 라이트 전압(Vw)을 인가함으로써 메모리 노드(N)에 축적된다. 같은 로우의 다른 셀(M12…M1n)은 같은 동작중에 리프레시할 수 있다. 메모리 어레이의 모든 셀에 데이타를 기입하기 위해서는, 로우마다 순차 이 프로세스가 반복되는 것을 이해할 수 있다.
도 24 내지 도 26에 도시된 실시 형태에 따른 메모리 셀을 제조하는 방법을 이하 도 30으로 설명한다.
도 30의 a에 도시하는 바와 같이, 10Ωcm의 p형 실리콘 기판(3)을 열산화하여 두께 5nm의 SiO2층(21)을 형성한다. 따라서, 메모리 노드를 형성하는 두께 5∼10nm(바람직하게는 5nm이지만 10nm까지의 두께에서도 가능)의 n형 도프 실리콘막(1)을 층(21)상에 피착한다. 이는, 두께 30nm의 비도프 실리콘막(52)에 의해 피복된다. 막(52)의 표면은 바람직하게는 온도 700℃의 NH3환경에서 두께 1nm의 질화 실리콘층으로 변화시키고, 도 22에 도시한 층(15)의 제1 층을 형성한다. 이 질화 실리콘층의 두께는 1000℃에서의 2.5nm 내지 700℃에서의 1nm까지 성장 온도에 의해 변화시킬 수 있다. 이어서, 비도프 실리콘층(16)을 피착하고, 질화하여 두께 1nm의 다른 질화 실리콘층(15)을 형성한다. 이 프로세스를 순차 6회 회복하여 도 22에 상세히 도시한 7쌍의 피착층(15, 16)으로 이루어지는 다중 터널 접합(2)을 형성한다. 따라서, 두께 30nm의 비도프 실리콘막(53)을 피착한다. 이것은, 더욱 두께 20nm의 Si3N4막(63)으로 피복된다. 이 막(63)은 마스크 목적을 위해 피착되고, 리소그래피 및 CHF3및 아르곤중에서의 에칭에 의해 패터화된다. 실리콘층 및 질화 실리콘층(53, 15, 16, 52)는 다음에 그 자체 주지의 건식 에칭법을 이용해 에칭 제거된다.
도 30의 b에 있어서 Si3N4막(63)을 마스크로서 이용해 장벽 구조(2)의 수직측면의 사이드 경계(64a)와 함께 웨이퍼의 표면을 산화함으로써, 예를 들어 30nm 두께의 SiO2(64)을 형성한다. 소오스 및 드레인 영역(5, 6)에는 비소 이온을 뽑아낸다.
다음에, 도 30의 c에 도시하는 바와 같이 Si3N4막(63)을 제거하여 종래의 CVD 프로세스에 의해 두께 30nm의 n형 도프 실리콘막(54)을 피착하고, 또한 두께 50nm의 SiO2막(55)을 피착한다. 다음에, 층(55)을 종래의 리소그래피법 및 건식 에칭법에 의해 패턴화한다. 비트선의 폭, 즉 도 24에 도시한 선(Y1 ; 54)의 폭은 60nm로 선정된다. 이로써, 본 디바이스의 내부 전위의 양호한 제어가 행하여진다. 비트선(Y1)의 여러가지의 층의 두께는, 메모리 셀 어레이의 크기에 따라 선정할 수 있다. 이들의 층은 넓은 비트선만큼 두껍게 해야 한다. 레지스트 및 SiO2막(55)을 마스크로서 이용해 터널 장벽 구조(2)의 최초의 질화 실리콘층이 나타나기까지 Cl2가스의 분위기중에서 층(54, 55)을 선택적으로 에칭한다.
도 30의 d에 있어서, 두께 30nm의 CVD SiO2층을 피착하여 CHF3및 이르곤 가스의 분위기중에서 건식 에칭함으로써 측벽(56)을 형성한다.
도 30의 e에 있어서, 그 후 다결정 실리콘층(51)을 피착하여 이것을 종래의 리소그래피법 및 건식 에칭법에 의해 패턴화함으로써 워드선을 형성한다.
도 27에 도시한 바와 같은 주변 회로(60, 61)에 사용되는 n형 및 p형 MOS 트랜지스터는 종래의 방법에 의해 같은 기판(3)상에 형성할 수 있다. n형 MOS 트랜지스터의 소오스 및 드레인 영역은, 도 30의 b에서 설명한 메모리 셀(Mmn)의 소오스 및 드레인 영역(5, 6)의 형성과 동시에 형성할 수 있다.
제8 실시 형태
도 31에 대기 전압을 시프트하는 하나의 방법을 나타낸다. 이 경우, p형 도프 영역(65)을 워드선의 콘택트 영역하에 형성한다. 이 구조는, 도 25에 도시한 것의 변형예라고 생각할 수 있다. 도 30의 d에 도시한 프로세스 스텝 후, SiO2(55, 56)를 마스크로서 이용해 붕소 이온을 집어넣음으로써 p형 도프 영역(65)을 형성한다. 워드선의 전압은 실온에서 1V 정도 시프트한다. 이 구조에서는, 내부 전위, 즉 전도 에너지 밴드 경계를 보다 효과적으로 제어할 수 있는 다른 이점을 갖는다. 집어 넣은 붕소 이온이 횡방향으로 넓어지는 효과 및 이로써 형성된 집어 넣은 p-i 접합의 빌트인 전위(built-in potential)의 효과에 의해 실질적인 비트선 폭을 실현의 비트선 폭보다 충분히 좁게 할 수 있다. 그 결과, 제7 실시 형태에서의 0.06㎛의 비트선 폭뿐 아니라, 1㎛ 비트선 폭에서도 본 메모리 디바이스를 실현하는데는 충분하다. 이 구조에서는, VSB=-4V, VR=-3V, Vw=1V이다.
제9 실시 형태
또한, 도 32에 도시하는 바와 같이 장벽 구조의 내부에 얇은 p형 도프층(66)을 형성할 수 있고, 이로써, 보다 큰 빌트인 전위가 얻어진다. 도 32의 구조는, 도 31에 도시한 것의 변형예라고 생각할 수 있다. 이와 같은 p형 층(66)은 p형 실리콘층을 증착함으로써 또는 장벽 구조를 형성하는 중간 단계에서 붕소 이온을 집어 넣음으로써 용이하게 형성할 수 있다. 이 층은 반복하는 증착법에 의해 형성할 수 있기 때문이다. 붕소의 확산을 저감하는데는, p형 도프층(66)을 도 22와 같은 얇은 터널 장벽(15)으로 사이에 끼운다. 이 경우, 워드선 전압이 내부 전위에서는 전도 에너지 밴드 경계를 직접적으로 제어한다. 이로써, 스탠바이 사이클과 라이트 사이클 사이의 워드선의 전압차를 저감할 수 있다. 이 구조에서는, VSB=-2V, VR=-1V, Vw=1V이다.
제10 실시 형태
본 실시 형태에서는, 도 33에 도시하는 바와 같이 5nm의 오더 보다 두꺼운 터널 장벽을 이용한다. 도 33의 구조는 도 22에 도시한 것의 변형예라고 생각할 수 있다. 이 장벽 구조는, 도 24∼도 26에서 설명한 디바이스로 조립할 수 있다. 도 33의 메모리 노드(1)는 두께 30nm의 비도프 폴리실리콘층(52)에 의해 피복된다. 또한, 이 층(52) 자체는 Si3N4의 재료로 이루어지는 단일 장벽층(67)에 의해 피복된다. 이 Si3N4막은, 300∼500W의 고주파 전력에 의한 온도 550℃에서의 플라즈마 질화법에 의해 형성할 수 있다. 이 층은 또한 도 22를 참조하여 설명한 두께 30nm의 비도프 Si층(53)에 의해 피복된다. 이로써 형성된 장벽 구조의 전도 에너지 밴드도를 도 34에 도시한다. 이 전도 에너지 밴드도는, 비교적 낮은 장벽 높이로 비교적 넓은 장벽 성분(17)과, 층(67)에 의해 생성되는 비교적 높은 장벽 높이의 비교적 좁은 장벽 성분(18)을 갖는다. 본 예에서는, 이 장벽 높이는 2볼트의 오더이고, 절연 Si3N4의 두께 5nm층에 의해 생성된다. 라이트 동작중, 라이트 전압이 도 33의 사이드 게이트(51 ; 도시하지 않음)에 인가된다. 이 예에서는, 라이트 전압(Vw=5V)에 의해 비교적 넓은 장벽 성분이 도 34의 성분 17a로 되도록 과도 상태에 있어서 장벽 구조를 끌어내려진다. 데이타를 판독하기 위해서는, 장벽이 17b로 되도록 전압(VR)이 게이트(51)로 인가된다. 이 구성에서는, 메모리 디바이스로부터 데이타를 판독할 수 있다. 정보를 축적하기 위해서는, 워드선(X)에 0V를 인가하여 구조(17c)가 메모리 노드(1)로부터 전하가 누설하는 것을 적극적으로 저지하도록 스탠바이 전압(VSB=0)으로 한다.
제3 형태
제11 실시 형태
도 35에 본 발명에 따른 메모리 디바이스의 다른 형태를 나타낸다. 이 디바이스는, 대략 도 4 및 도 5에서 설명한 실시 형태에 유사하고, 마찬가지의 요소에는 동일 참조 번호를 붙이고 있다. 도 35의 실시 형태에 있어서, 장벽 구조는 수평면 내의 도트(lateral dots ; 68)에 의해 구성된다. 이들의 도트는 W. Chen, H. Ahmed 및 K. Nakazato에 의한 Applied Physics Letters, 12 June 1995, Vol. 66, No. 24, pp. 3383-3384에 기재되어 있는 바와 같은 이온화 빔 피착법과 같은 여러가지의 다른 방법에 의해, 또는 H. Ahmed에 의한 Third International Symposium on New Phenomena in Mesoscopic Structures, December 1995에 기재된 단원자 리소그래피에 의해 형성할 수 있다. 또한, 수평면 내의 도트(68)는, 상술의 Yano 등에 기재된 바와 같은 다결정 실리콘막 내의 입자에 의해 또한 상기 제3, 제4, 제5 실시 형태의 방법에서 설명한 바와 같은 나노 결정에 의해, 또는 상기 제6 실시 형태의 방법에서 설명한 바와 같은 콜로이드 입자에 의해 치환할 수 있다.
많은 변형, 변경은 본 발명의 범위에 포함된다. 예를 들어, n형 및 p형 재료의 여러가지 구성을 서로 교환하여 상술한 것과 상보적인 전도 특성을 갖는 디바이스를 생성할 수 있다. 다른 두께의 전도 재료나 절연 재료를 혼합하여 터널 장벽 구성을 형성할 수 있다. 또한, 다른 절연 재료를 이용할 수도 있다. 예를 들어, 터널 장벽으로서 질화 실리콘 대신 실리콘 산화물을 이용할 수 있다. 또한, 절연체상 실리콘(silicon on insulator), SiGe, Ge, GaAs, 그 다른 당업자에게 주지된 것 등의 다른 기초 기판에 대해서 다른 반도체 제조 시스템을 이용할 수 있다. 또한, 본 발명의 제1 형태의 메모리 디바이스에 이용하는 것으로서 설명한 장벽 구조의 여러가지 다른 실시 형태 및 그 변형예는 사이드 게이트(51)를 갖는 제2 형태의 실시 형태에 있어서도 이용할 수 있다. 이 제2 형태에 의한 실시 형태는 제1 형태의 원리에 따라 동작하도록 사이드 게이트 없이 혹은 사이드 게이트에 고정 전압을 인가하여 이용하도록 변형할 수 있다.
본 실시 형태에 있어서, 각각의 메모리 노드(1)에 축적 정보를 유지하기 위해서는 워드선상에 스탠바이 전압(VSB)을 인가할 필요가 있다. 이는, 디바이스가 오프될 때 외부 전지 또는 캐패시터를 이용함으로써 실현할 수 있다. 무시할 수 있을 만큼 작은 누설 전류를 빼고, 의미 있는 전류는 흐르지 않기 때문에 불휘발 특성을 효과적으로 얻을 수 있다. 후술하는 변형예로서 모든 전압을 +5V만 정방향으로 시프트시킴으로써 외부 전지 또는 캐패시터를 생략할 수 있다. 이 경우, 스탠바이 전압은 0V로 되기 때문에 외부 전지는 불필요하게 된다.

Claims (61)

  1. 전하 캐리어를 위한 경로(1)와,
    상기 경로의 전도성을 변화시키는 전계를 생성하는 전하를 축적하기 위한 노드(1, 30, 36, 44), 및
    주어진 전압에 응답하여 전하 캐리어가 상기 노드에 축적되도록 빠져나가는 터널 장벽 구조(2)
    를 구비하고,
    상기 터널 장벽 구조는 비교적 낮은 장벽 높이를 갖는 치수적으로 비교적 넓은 장벽 성분(17)과 비교적 높은 장벽 높이를 갖는 적어도 하나의 치수적으로 비교적 좁은 장벽 성분(18)을 갖는 에너지 밴드 프로파일을 나타내는 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 비교적 높은 장벽 높이의 에너지 밴드 프로파일의 성분(18)은 3nm 또는 그 이하의 폭의 요소로부터 생성되는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 터널 장벽 구조의 에너지 밴드 프로파일은 복수의 상기 비교적 높은 장벽 높이 성분을 갖는 것을 특징으로 하는 메모리 디바이스.
  4. 제1항 내지 제3항의 어느 한항에 있어서, 상기 장벽 구조는 다중 터널 접합 구조(15, 16)에 의해 구성되는 것을 특징으로 하는 메모리 디바이스.
  5. 제3항 또는 제4항에 있어서, 상기 구조(15, 16)는 비교적 전기 전도성의 재료와 절연성 재료의 교호층을 갖고, 이들 층이 총체적으로 상기 에너지 밴드 프로파일의 비교적 낮은 장벽 높이 성분을 생성하며, 각각의 절연층이 상기 비교적 높은 장벽 성분을 생성하는 것을 특징으로 하는 메모리 디바이스.
  6. 제5항에 있어서, 상기 교호층(15, 16)은 각각 폴리실리콘 및 질화 실리콘으로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  7. 제5항 또는 제6항에 있어서, 상기 전기 전도층 각각의 두께는 10nm 이하이고, 상기 절연층의 두께는 1nm의 오더인 것을 특징으로 하는 메모리 디바이스.
  8. 제5항 또는 제6항에 있어서, 상기 장벽 구조는 쇼트키 장벽 구조(16, 28)로 구성되는 것을 특징으로 하는 메모리 디바이스.
  9. 제8항에 있어서, 상기 구조는 전기 전도 재료 및 반도체 재료의 교호층(16, 18)을 갖는 것을 특징으로 하는 메모리 디바이스.
  10. 제1항 내지 제9항의 어느 한항에 있어서, 상기 전하 축적 노드는 상기 장벽 구조와 상기 경로 사이에 전기 전도 재료의 층(1)을 갖는 것을 특징으로 하는 메모리 디바이스.
  11. 제10항에 있어서, 상기 층(1)은 도프된 반도체 재료로 구성되는 것을 특징으로 하는 메모리 디바이스.
  12. 제1항 내지 제11항의 어느 한항에 있어서, 상기 전하 축적 노드는 복수의 전도성 아일랜드(30, 36, 44, 68)로 구성되는 것을 특징으로 하는 메모리 디바이스.
  13. 제12항에 있어서, 상기 아일랜드(30, 36, 44)는 상기 장벽 구조 내에 분산된 것을 특징으로 하는 메모리 디바이스.
  14. 제13항에 있어서, 상기 아일랜드는 5nm 또는 그 이하의 지름을 갖는 것을 특징으로 하는 메모리 디바이스.
  15. 제13항 또는 제14항에 있어서, 상기 아일랜드는 상기 비교적 높은 장벽 성분 사이에서 상기 에너지 밴드 프로파일의 비교적 좁고 낮은 장벽 성분을 생성하는 것을 특징으로 하는 메모리 디바이스.
  16. 제12항, 제13항, 제14항 또는 제15항에 있어서, 상기 아일랜드는 전기 절연 재료(29, 30)에 의해 분리된 복수의 층(30, 46, 47) 내에 배치된 것을 특징으로 하는 메모리 디바이스.
  17. 제16항에 있어서, 상기 층 사이의 간격은 3nm 이하인 것을 특징으로 하는 메모리 디바이스.
  18. 제17항에 있어서, 상기 아일랜드는 3nm 오더의 지름을 갖고, 상기 층 사이의 간격은 2nm 오더인 것을 특징으로 하는 메모리 디바이스.
  19. 제12항 내지 제18항의 어느 한항에 있어서, 상기 아일랜드는 나노 결정의 반도체 재료에 의해 구성되는 것을 특징으로 하는 메모리 디바이스.
  20. 제12항 내지 제18항의 어느 한항에 있어서, 상기 아일랜드는 금속으로 구성되는 것을 특징으로 하는 메모리 디바이스.
  21. 제20항에 있어서, 상기 금속의 아일랜드는 스퍼터링에 의해 형성되고, 절연성 금속 산화물 내에 분산되는 것을 특징으로 하는 메모리 디바이스.
  22. 제12항 내지 제20항의 어느 한항에 있어서, 상기 아일랜드는 현탁액에서 석출된 입자에 의해 구성되는 것을 특징으로 하는 메모리 디바이스.
  23. 제1항 내지 제22항의 어느 한항에 있어서, 상기 터널 장벽 구조는 노드로 빠져나가는 전하 캐리어가 저지되는 저지 전압 범위(VB)을 나타내고, 상기 노드 내의 전하량을 제어하기 위해 상기 저지 전압 범위를 증감하도록 동작하는 제어 수단(9, 51, 59-61)을 갖는 것을 특징으로 하는 메모리 디바이스.
  24. 제23항에 있어서, 상기 전하 축적 노드(1)는 복수의 이산적인 상태에 있는 전하를 축적하도록 구성되는 것을 특징으로 하는 메모리 디바이스.
  25. 제24항에 있어서, 상기 제어 수단(9)은 상기 복수의 상태중 선택한 하나의 상태만이 노드에서 존재하도록 상기 저지 전압 범위를 증가, 감소시키도록 동작하는 것을 특징으로 하는 메모리 디바이스.
  26. 제23항 또는 제24항에 있어서, 상기 제어 수단(51)은 상기 전압 저지 범위의 폭을 변화시키도록 동작하는 것을 특징으로 하는 메모리 디바이스.
  27. 제23항 내지 제26항의 어느 한항에 있어서, 상기 제어 수단(59-61)은 전하가 상기 비교적 좁은 장벽 성분(18)을 빠져나가도록 상기 비교적 넓은 장벽 성분(17)의 높이를 낮추도록 동작하고, 또 상기 제어 수단은 노드에 축적된 전하가 장벽 구조(2)를 빠져나가는 것을 금지하도록 상기 비교적 넓은 장벽 성분(17)의 높이를 높이도록 동작하는 것을 특징으로 하는 메모리 디바이스.
  28. 제27항에 있어서, 상기 제어 수단(59-61)은 노드로 전하를 빠져나가게 하기 위한 라이트 전압(VW)과, 본 디바이스로부터 선택적으로 데이타를 판독시키기 위한 상기 라이트 전압(VW)보다 큰 리드 전압(VR)과, 전하가 노드로부터 빠져나가는 것을 금지하기 위한 상기 리드 전압(VR)보다 큰 스탠바이 전압(VSB)을 장벽 구조(2)로 인가하도록 동작하는 것을 특징으로 하는 메모리 디바이스.
  29. 제1항 내지 제28항중 어느 한항에 있어서, 제어 전극(9)을 갖고, 이것에 주어진 인가 전압에 응답하여 전하 캐리어가 상기 제어 전극으로부터 노드를 향해 상기 장벽 구조를 빠져나가는 것을 특징으로 하는 메모리 디바이스.
  30. 제1항 또는 제2항에 있어서, 3nm보다 넓은 폭을 갖는, 단일의 상기 비교적 좁은 장벽 성분(67)을 갖는 것을 특징으로 하는 메모리 디바이스.
  31. 제30항에 있어서, 상기 단일한 장벽 성분은 비(非)도프 Si층(52, 53) 사이에 끼워진 Si3N4층(67)으로 형성되는 것을 특징으로 하는 메모리 디바이스.
  32. 제1항 내지 제31항중 어느 한항에 있어서, 상기 터널 장벽 구조(2)에 대해서 그 장벽 구조를 변화시키기 위한 전계를 인가하는 게이트 전극(51)을 갖는 것을 특징으로 하는 메모리 디바이스.
  33. 제1항 내지 제32항중 어느 한항에 있어서, 상기 전하 축적 노드(1)에 축적 가능한 전하량이 쿨롱 차단 효과에 의해 제한되는 것을 특징으로 하는 메모리 디바이스.
  34. 제1항 내지 제33항에 있어서, 상기 경로에 접속된 소오스 및 드레인 영역(5, 6)을 갖는 것을 특징으로 하는 메모리 디바이스.
  35. 제1항 내지 제34항중 어느 한항에 있어서, 공통의 기판상에 행(m) 및 열(n)로 이루어지는 행열상의 복수의 메모리 셀 어레이(Mmn)로서 형성되는 것을 특징으로 하는 메모리 디바이스.
  36. 제35항에 있어서, 전하의, 상기 셀(Mmn)의 장벽 구조의 빠져나옴을 제어하기 위해 셀의 컬럼의 각각의 경로(4)에 접속된 소오스 및 드레인선(S, Y, 5, 6)과, 셀의 로우를 따라서 신장하는 워드선을 갖는 것을 특징으로 하는 메모리 디바이스.
  37. 제35항 또는 제36항에 있어서, 상기 복수의 셀로부터 개별로 축적 데이타를 선택적으로 판독함과 함게, 축적 데이타를 리프레시하는 수단(58, 59, 60, 61, 62)을 갖는 것을 특징으로 하는 메모리 디바이스.
  38. 제37항에 있어서, 상기 복수의 셀에 개별로 데이타를 선택적으로 축적하기 위한 수단(58, 59, 60, 61, 62)을 갖는 것을 특징으로 하는 메모리 디바이스.
  39. 제35항, 제37항 또는 제38항에 있어서, 상기 복수의 메모리 셀(Mmn) 각각의 컬럼의 경로에 흐르는 전류를 검출하기 위한 감지선(S1…Sn)과, 워드선(X1…Xm)과, 그 각각의 컬럼의 메모리 셀의 장벽 구조(2)를 제어하기 위한 데이타선(Y1…Yn)과, 상기 감지선을 프리차지하기 위한 프리차지 회로(60)를 갖고,
    상기 감지선은 대응하는 워드선에 인가된 리드 전압(VR)에 따라서 판독된 그 컬럼 내의 특정한 하나의 셀의 전하 축적 노드(N)에 축적된 전하에 의존한 전하 레벨을 검출하고,
    또한, 상기 감지선의 전압 레벨을 그 컬럼의 대응하는 워드선으로 전송하는 리드/라이트 회로(61)와, 상기 데이타선의 전압 레벨에 따라 상기 판독된 셀의 축적 데이타에 대응하는 데이타 출력(Dout)을 생성하는 데이타 출력 수단(QY1, 62)과, 상기 데이타선의 전압 레벨에 대응하는 데이타가 상기 판독된 셀 내에 재기록되도록 상기 판독된 셀의 워드선에 라이트 전압(VW)을 인가하는 데이타 리프레시 수단(59)을 갖는 것을 특징으로 하는 메모리 디바이스.
  40. 제39항에 있어서, 상기 셀 내에 기입되어야 할 입력 데이타(Din)에 따라 상기 리드/라이트 회로(61)의 동작 후, 상기 데이타선의 전압 레벨을 변화시키는 수단(QY1, 62)을 갖고, 상기 라이트 전압에 따라 상기 입력 데이타가 상기 셀 내에 기입되는 것을 특징으로 하는 메모리 디바이스.
  41. 제35항 내지 제40항중 어느 한항에 있어서, 상기 어레이는 상기 메모리 셀(Mmn)을 갖는 공통 기판상에 형성된 주변 회로(59-61)를 갖는 것을 특징으로 하는 메모리 디바이스.
  42. 제41항에 있어서, 상기 주변 회로(59-61)는, 상기 어레이의 셀 내의 대응하는 영역(5, 6)을 형성하는데 이용한 것과 동일한 프로세스 스텝으로 형성되는 영역을 갖은 트랜지스터를 갖는 것을 특징으로 하는 메모리 디바이스.
  43. 전하 캐리어를 위한 경로와, 상기 경로의 전도성을 변화시키는 전하를 축적하기 위한 노드, 및 주어진 전압에 따라 상기 노드에 축적되도록 전하 캐리어가 빠져나가는 터널 장벽 구조를 갖는 메모리 디바이스의 제조 방법에 있어서,
    비교적 낮은 장벽 높이의 치수적으로 비교적 넓은 장벽 성분과, 비교적 높은 장벽 높이의 치수적으로 비교적 좁은 적어도 하나의 장벽 성분으로 이루어지는 에너지 밴드 프로파일을 나타내도록 상기 터널 장벽 구조를 형성하는 것으로 이루어지는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  44. 제43항에 있어서, 상기 터널 장벽 구조를 비교적 전도성 재료의 영역과, 절연성 재료의 복수의 영역으로 구성하는 것을 포함하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  45. 제44항에 있어서, 상기 영역을 피복층으로서 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  46. 제45항에 있어서, 3nm 또는 그 이하 두께의 절연층을 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  47. 제45항 또는 제46항에 있어서, 10nm 또는 그 이하 두께의 전도층을 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  48. 제45항, 제46항 또는 제47항에 있어서, 상기 전도층을 형성하기 위해 실리콘층을 설치하고, 상기 절연층을 형성하기 위해 그 층의 표면을 처리하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  49. 제48항에 있어서, 상기 절연층을 형성하기 위해 상기 실리콘층의 표면을 질화하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  50. 제43항 내지 제49중 어느 한항에 있어서, 상기 노드를 전도성 재료의 층으로서 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  51. 제43항 내지 제49항중 어느 한항에 있어서, 상기 노드를 복수의 전도 아일랜드로서 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  52. 제51항에 있어서, 상기 장벽 구조 내에 상기 아일랜드를 산재시키는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  53. 제51항 또는 제52항에 있어서, 반도체 재료의 상기 아일랜드를 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  54. 제51항 또는 제52항에 있어서, 상기 아일랜드를 스퍼터링에 의해 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  55. 제51항 또는 제52항에 있어서, 상기 아일랜드를 현탁액에서 석출하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  56. 제43항 내지 제55항중 어느 한항에 있어서, 상기 터널 장벽 구조에 대해서 전계를 인가함으로써 그 장벽 구조를 제어하는 게이트 전극을 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  57. 제43항 내지 제56항중 어느 한항에 있어서, 상기 경로에 접속된 소오스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  58. 제43항 내지 제56항중 어느 한항에 있어서, 공통 기판 내에 어레이상으로 복수의 상기 메모리 디바이스를 형성하는 것을 특징으로 하는 메모리 디바이스의 제조 방법.
  59. 제58항에 있어서, 상기 공통 기판 내의 상기 어레이에 데이타를 기입 판독하기 위한 주변 회로를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  60. 제43항 내지 제59항중 어느 한항에 기재된 방법에 의해 제조된 것을 특징으로 하는 메모리 디바이스.
  61. 제43항 내지 제59항중 어느 한항에 기재된 방법에 의해 공통 기판상에 형성된 것을 특징으로 하는 메모리 디바이스의 어레이.
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* Cited by examiner, † Cited by third party
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KR20040048030A (ko) * 2002-12-02 2004-06-07 조창제 전자의 열요동 에너지를 이용한 기전력 장치를 기억 셀로장착한 메모리 장치
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