JP2001520461A - 山形のトンネルバリャを有するメモリデバイス - Google Patents
山形のトンネルバリャを有するメモリデバイスInfo
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Abstract
(57)【要約】
不揮発性で、高速のビットアドレス可能てメモリデバイスについて開示する。電荷供給媒体と電荷蓄積媒体との間にトンネルバリャ層を配置する。このトンネルバリャ層は電荷蓄積層と電荷供給層との間の中間に最大部分を有する山状のエネルギープロファイルを有する。
Description
【０００１】
本発明はメモリデバイス、特にディジタルデータ記憶用のメモリデバイスに関
するものである。
するものである。
【０００２】
ディジタル計算及び通信装置における重要な構成要素として、メモリデバイス
は以下のように分類される。 スタティックランダムアクセスメモリ（ＳＲＡＭ）は最も高速であり（ナノ秒
のサイクル時間を有する）、より大きなチィップ面積を必要とすること及び他の
形式のメモリよりも電力をより多く必要とすることを犠牲にしている。 ダイナミックランダムメモリ（ＤＲＡＭ）は極めて高い密度であり（１ギガビ
ットのチィップが開発中である）、高速で（数１０ナノ秒のサイクル時間）であ
るが、揮発性であり周期的にリフレッシュする必要があると共に記憶したデータ
を維持するため永久的な電力供給が必要である。 電気的に消去及び書込可能な読出専用メモリ（ＥＥＰＲＯＭ）は不揮発性であ
り、１年又はそれ以上の長い期間にわたって電力を供給することなくデータを記
憶することができるが、メモリへのデータの書き込みが低速（μ秒を必要とする
）である。
は以下のように分類される。 スタティックランダムアクセスメモリ（ＳＲＡＭ）は最も高速であり（ナノ秒
のサイクル時間を有する）、より大きなチィップ面積を必要とすること及び他の
形式のメモリよりも電力をより多く必要とすることを犠牲にしている。 ダイナミックランダムメモリ（ＤＲＡＭ）は極めて高い密度であり（１ギガビ
ットのチィップが開発中である）、高速で（数１０ナノ秒のサイクル時間）であ
るが、揮発性であり周期的にリフレッシュする必要があると共に記憶したデータ
を維持するため永久的な電力供給が必要である。 電気的に消去及び書込可能な読出専用メモリ（ＥＥＰＲＯＭ）は不揮発性であ
り、１年又はそれ以上の長い期間にわたって電力を供給することなくデータを記
憶することができるが、メモリへのデータの書き込みが低速（μ秒を必要とする
）である。
【０００３】
新規な不揮発性メモリデバイスは高速性及び高いビットアドレス性を有し、極
めて高いビット密度で集積化することができる。このメモリデバイスは、電荷蓄
積媒体と電荷供給媒体との間に最高部分があるエネルギープロファイルを有する
山形のトンネルバリャを含む。
めて高いビット密度で集積化することができる。このメモリデバイスは、電荷蓄
積媒体と電荷供給媒体との間に最高部分があるエネルギープロファイルを有する
山形のトンネルバリャを含む。
【０００４】
図１ａはメモリ駆動回路（図示せず）からのワード線１及びビット線２を示す
。ビット線２は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３のド
レインに接続し、閾値ダイオード４はワード線１とＭＯＳＦＥＴ３のフローティ
ングゲートとの間に接続する。図１ａに示す構成に加えて、図１ｂはＭＯＳＦＥ
Ｔ３のソース３１、ドレイン３２、チャネル３３及びフローティングゲート３４
を示す。一般的に、図１ａ及び１ｂによるメモリセルにおいて、データビットは
ＭＯＳＦＥＴのフローティングゲートの電荷Ｑの形態として蓄積される。閾値ダ
イオードは、そのＩ−Ｖ曲線に先鋭な閾値Ｖt を有する。閾値ダイオードの両端
間電圧ＶがＶt 以下の場合、このダイオードを流れる電流は無視できるので、セ
ルの記憶モードに対応してほぼ一定に維持される。セルの電荷状態は、例えば厚
いシリコン酸化層によりフローティングゲートから電気的に絶縁されているＭＯ
ＳＦＥＴのチャネルに対する静電効果により非破壊的に読み出すことができる。
電圧ＶがＶt 以上の場合、閾値素子はオープンし、大部分の電流Ｉをゲートに流
しゲートを再充電することができる。
。ビット線２は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３のド
レインに接続し、閾値ダイオード４はワード線１とＭＯＳＦＥＴ３のフローティ
ングゲートとの間に接続する。図１ａに示す構成に加えて、図１ｂはＭＯＳＦＥ
Ｔ３のソース３１、ドレイン３２、チャネル３３及びフローティングゲート３４
を示す。一般的に、図１ａ及び１ｂによるメモリセルにおいて、データビットは
ＭＯＳＦＥＴのフローティングゲートの電荷Ｑの形態として蓄積される。閾値ダ
イオードは、そのＩ−Ｖ曲線に先鋭な閾値Ｖt を有する。閾値ダイオードの両端
間電圧ＶがＶt 以下の場合、このダイオードを流れる電流は無視できるので、セ
ルの記憶モードに対応してほぼ一定に維持される。セルの電荷状態は、例えば厚
いシリコン酸化層によりフローティングゲートから電気的に絶縁されているＭＯ
ＳＦＥＴのチャネルに対する静電効果により非破壊的に読み出すことができる。
電圧ＶがＶt 以上の場合、閾値素子はオープンし、大部分の電流Ｉをゲートに流
しゲートを再充電することができる。
【０００５】 受け入れることができるスイッチングに関して、Ｉ−Ｖ曲線はメモリセルに適
用されるキルフィホッフの第２法則から取り出される先鋭条件を満たす必要があ
る。 ｄＱ／ｄｔ＝Ｖw −Ｖb −Ｑ／Ｃ （１） ここで、Ｃはゲートの全容量であり、Ｖw はワード線に印加される電圧であり、
Ｖb はＭＯＳＦＥＴのチャネルを介してゲートに印加される最大有効電圧である
。Ｖb はビット線に印加される電圧に比例し、その比例因子はチャネル及びワー
ド線に対するフローティングゲートのキャパシタンスの比に依存する。
用されるキルフィホッフの第２法則から取り出される先鋭条件を満たす必要があ
る。 ｄＱ／ｄｔ＝Ｖw −Ｖb −Ｑ／Ｃ （１） ここで、Ｃはゲートの全容量であり、Ｖw はワード線に印加される電圧であり、
Ｖb はＭＯＳＦＥＴのチャネルを介してゲートに印加される最大有効電圧である
。Ｖb はビット線に印加される電圧に比例し、その比例因子はチャネル及びワー
ド線に対するフローティングゲートのキャパシタンスの比に依存する。
【０００６】 Ｑ0 がゲートの公称電荷を示し、Ｑ＝＋Ｑ0 が二進値の１を符号化しＱ＝−Ｑ 0 が二進値の０を符号化する場合、以下の３個の条件が望まれる。 （ａ）記憶モードにおいて、Ｖw ＝Ｖb ＝０でＶ＝±Ｑ0 ／Ｃの場合、電流Ｉを
十分に小さくし、再充電時間スケール τ（Ｖ）＝Ｃ・Ｖ／Ｉ（Ｖ） （２） が少なくとも１年（〜３×１０7 秒）である最小記憶又は保持時間τr よりも長
くなるようにする必要がある。 （ｂ）書込モードにおいて、ある振幅Ｖ0 の信号が両方のラインに反対位相（初
めに蓄積した電荷Ｑ＝Ｑ0 に対して、Ｖw ＝Ｖb ＝Ｖ0 ）で印加された場合、電
流Ｉは、ナノ秒（τw 〜１０-8秒）の範囲の最大書込時間τw よりも高速でフロ
ーティングゲートを再充電する（反対で少なくとも等しい値に）ように十分大き
くする必要がある。 （ｃ）あるセルが書込選択された場合、同一のワード線及びビット線に接続され
ているが両方のラインに接続されていない他のいかなるセルもその状態を変化し
てはならない。これは、このハーフ選択モードにおいて、すなわちＶw ＝Ｖ0 、
Ｖb ＝０、Ｑ＝Ｑ0 の全ての組合せについてτ＞τr となる必要がある。
十分に小さくし、再充電時間スケール τ（Ｖ）＝Ｃ・Ｖ／Ｉ（Ｖ） （２） が少なくとも１年（〜３×１０7 秒）である最小記憶又は保持時間τr よりも長
くなるようにする必要がある。 （ｂ）書込モードにおいて、ある振幅Ｖ0 の信号が両方のラインに反対位相（初
めに蓄積した電荷Ｑ＝Ｑ0 に対して、Ｖw ＝Ｖb ＝Ｖ0 ）で印加された場合、電
流Ｉは、ナノ秒（τw 〜１０-8秒）の範囲の最大書込時間τw よりも高速でフロ
ーティングゲートを再充電する（反対で少なくとも等しい値に）ように十分大き
くする必要がある。 （ｃ）あるセルが書込選択された場合、同一のワード線及びビット線に接続され
ているが両方のラインに接続されていない他のいかなるセルもその状態を変化し
てはならない。これは、このハーフ選択モードにおいて、すなわちＶw ＝Ｖ0 、
Ｖb ＝０、Ｑ＝Ｑ0 の全ての組合せについてτ＞τr となる必要がある。
【０００７】 これらの条件は以下の条件を満たす値Ｖ0 が存在する場だけ満足される。 Ｉ（Ｖ0 ）≧Ｉ 且つ Ｉ（２Ｖ0 ）≦Ｉw （３） すなわち、電流Ｉは、電圧が単に２倍で増加する場合に１７乗以上の大きさで
変化する必要がある。
変化する必要がある。
【０００８】 例えばＳｉＯ2 のような従来のダイオード層はこの条件を満足しない。このよ
うな従来の層は図２ａに示す矩形のバリャプロファイルを有している。対応して
、図５は、キャリャ質量がｍ＝０．２ｍ0 の２個のｎ+ −Ｓｉ電極間に挟まれ、
Ｕ＝３．６ｅＶで、誘電定数ξ＝８．５、有効電子質量ｍ＝０．４８ｍ0 の絶縁
体から成る初に矩形の５ｎｍの厚さのバリャを流れる電流密度Ｊ（Ａ／ｍ2 ）を
示す。独立の変数はバリャに印加される電圧Ｖ（ボルト）である。また、式（１
２）により決定されるフローティングゲートの再充填時間Ｉ（Ｖ）も示す。これ
らの機能的な関係は、伝導帯中で電子は放物的に分散すると仮定し電荷効果を考
慮する準古典的な近似に基づいて計算することにより得られた。
うな従来の層は図２ａに示す矩形のバリャプロファイルを有している。対応して
、図５は、キャリャ質量がｍ＝０．２ｍ0 の２個のｎ+ −Ｓｉ電極間に挟まれ、
Ｕ＝３．６ｅＶで、誘電定数ξ＝８．５、有効電子質量ｍ＝０．４８ｍ0 の絶縁
体から成る初に矩形の５ｎｍの厚さのバリャを流れる電流密度Ｊ（Ａ／ｍ2 ）を
示す。独立の変数はバリャに印加される電圧Ｖ（ボルト）である。また、式（１
２）により決定されるフローティングゲートの再充填時間Ｉ（Ｖ）も示す。これ
らの機能的な関係は、伝導帯中で電子は放物的に分散すると仮定し電荷効果を考
慮する準古典的な近似に基づいて計算することにより得られた。
【０００９】 図５は１年の保持期間を与える最大電圧Ｖ0 はほぼ６．６Ｖであることを示し
ており、最も短い書込時間はＩ（２Ｖ0 ）＝τ（１３．２）〜３ｍｓとなる。こ
れは、ＲＡＭの用途には長過ぎてしまう。５ｎｍのバリャの厚さを薄くし又は厚
くするように変化させることは、時間比を実際には悪化させてしまう。パラメー
タをＳｉＯ2 のパラメータ（Ｕ＝３．２Ｖ、ｍ＝０．４８ｍ0 ）に変更すると、
最適のバリャの厚さｄは〜９ｎｍとなり、１年の保持時間は〜１００μｓの書込
時間に必適し、ビットアドレス可能なメモリについては十分に高速なものではな
い。
ており、最も短い書込時間はＩ（２Ｖ0 ）＝τ（１３．２）〜３ｍｓとなる。こ
れは、ＲＡＭの用途には長過ぎてしまう。５ｎｍのバリャの厚さを薄くし又は厚
くするように変化させることは、時間比を実際には悪化させてしまう。パラメー
タをＳｉＯ2 のパラメータ（Ｕ＝３．２Ｖ、ｍ＝０．４８ｍ0 ）に変更すると、
最適のバリャの厚さｄは〜９ｎｍとなり、１年の保持時間は〜１００μｓの書込
時間に必適し、ビットアドレス可能なメモリについては十分に高速なものではな
い。
【００１０】 本発明の概念によれば、メモリ性能は、ピークが中央に位置し電極との界面に
向って低下するポテンシャルバリャ高さを有する「山形」のバリャを用いること
により一層増強される。
向って低下するポテンシャルバリャ高さを有する「山形」のバリャを用いること
により一層増強される。
【００１１】 図６は、バリャのポテンシャルプロファイルが２次放物線により表わされるも
のと仮定した場合の図５と同様な曲線を示す。 Ｕ（ｘ）＝４Ｕ（ｘ／ｄ）（１−ｘ／ｄ） （４） ここで、ｘは電子エミッタ（図３９において、バリャの左側の境界）からの距
離である。図５と比較して、図６はこのバリャを用いた場合電流が一層高速で変
化することを示す。例えば、Ｖ0 ＝６．３Ｖとすると、保持時間はτr ＝τ（Ｖ 0 ）〜１年となり、書込時間はτw ＝τ（２Ｖ0 ）＜１ｎ秒となる。この皆瀬は
、常時電位プロファイルを距離ｘに対して線形に引き下げる印加電界Ｅ＝Ｖ／ｄ
に起因する。 Ｕ（ｘ）｜E=0 ＝Ｕ（ｘ）｜E=0 −Ｅｘ （５） これに対して、矩形バリャの場合、左側の界面と近接するバリャの最も高い部分
は図２ｂに示すように実質的にそのままの状態に維持される。この部分がバリャ
の通過性つまり電流に最も強く作用する最も高い部分となるので、電界の効果は
比較的小さいものとなる。他方において、放物状のバリャにおいてバリャの最も
高い部分すなわち中央の部分は図３ｂに示すように強く引き下げられ、バリャの
通過性及びトンネル電流が増加する。
のと仮定した場合の図５と同様な曲線を示す。 Ｕ（ｘ）＝４Ｕ（ｘ／ｄ）（１−ｘ／ｄ） （４） ここで、ｘは電子エミッタ（図３９において、バリャの左側の境界）からの距
離である。図５と比較して、図６はこのバリャを用いた場合電流が一層高速で変
化することを示す。例えば、Ｖ0 ＝６．３Ｖとすると、保持時間はτr ＝τ（Ｖ 0 ）〜１年となり、書込時間はτw ＝τ（２Ｖ0 ）＜１ｎ秒となる。この皆瀬は
、常時電位プロファイルを距離ｘに対して線形に引き下げる印加電界Ｅ＝Ｖ／ｄ
に起因する。 Ｕ（ｘ）｜E=0 ＝Ｕ（ｘ）｜E=0 −Ｅｘ （５） これに対して、矩形バリャの場合、左側の界面と近接するバリャの最も高い部分
は図２ｂに示すように実質的にそのままの状態に維持される。この部分がバリャ
の通過性つまり電流に最も強く作用する最も高い部分となるので、電界の効果は
比較的小さいものとなる。他方において、放物状のバリャにおいてバリャの最も
高い部分すなわち中央の部分は図３ｂに示すように強く引き下げられ、バリャの
通過性及びトンネル電流が増加する。
【００１２】 放物状のバリャは、広い禁制帯を有する半導体を数個の薄いＰ型不純物が高濃
度に添加された層で挟むことにより作ることができる。不純物のイオン化により
、各層が負に帯電し、層全体として擬似的に均一帯電するようになる。ポアソン
の式によれば、この均一帯電の結果、障壁高さＵが不純物の全数に比例する式（
４）で記述されたものと同様に、伝導帯の端の部分に放物状の曲がりが生ずる。
しかし、例えばＳｉＯ2 又はＡｌＮのような多くの大きな禁制帯の材料に対して
好適な浅いレベルを有する不純物を見出す必要がある。
度に添加された層で挟むことにより作ることができる。不純物のイオン化により
、各層が負に帯電し、層全体として擬似的に均一帯電するようになる。ポアソン
の式によれば、この均一帯電の結果、障壁高さＵが不純物の全数に比例する式（
４）で記述されたものと同様に、伝導帯の端の部分に放物状の曲がりが生ずる。
しかし、例えばＳｉＯ2 又はＡｌＮのような多くの大きな禁制帯の材料に対して
好適な浅いレベルを有する不純物を見出す必要がある。
【００１３】 或いは、図３ａの放物形状は、図４ａに示す数個（３個）の異なる材料の層を
介在させることにより形成される階段状のパターンにより近似することができる
。図７はこのバリャについての電子の通過性の計算結果を示す。このＩ−Ｖ曲線
は放物状のバリャの電子の通過性と同様にシャープであり、１年の保持時間は〜
２ｎ秒の書込時間に匹敵する。
介在させることにより形成される階段状のパターンにより近似することができる
。図７はこのバリャについての電子の通過性の計算結果を示す。このＩ−Ｖ曲線
は放物状のバリャの電子の通過性と同様にシャープであり、１年の保持時間は〜
２ｎ秒の書込時間に匹敵する。
【００１４】 層構造のバリャは、層界面のポテンシャル井戸（図４ｂ）が電子エミッタのフ
ェルミィレベルよりも下側に引き下げられた場合、印加電圧がある値Ｖs を超え
ると直ちにバリャは井戸の底部に形成される電子層により分離された２個の連続
するバリャに有効に分割され、層の条件により決定されるべきフローティング電
位が電荷保持状態となる。サブバリャの各々を通過する電子の連続するトンネリ
ングに起因して、この複合バリャの通過性は単一のバリャの通過性よりも相当高
くなり、Ｖ＝Ｖs において電流はシャープに増加し再充電時間は急激に短くなる
。
ェルミィレベルよりも下側に引き下げられた場合、印加電圧がある値Ｖs を超え
ると直ちにバリャは井戸の底部に形成される電子層により分離された２個の連続
するバリャに有効に分割され、層の条件により決定されるべきフローティング電
位が電荷保持状態となる。サブバリャの各々を通過する電子の連続するトンネリ
ングに起因して、この複合バリャの通過性は単一のバリャの通過性よりも相当高
くなり、Ｖ＝Ｖs において電流はシャープに増加し再充電時間は急激に短くなる
。
【００１５】 図７に関して、山形バリャの材料は以下の条件を満たす必要がある。すなわち
、バリャ高さの適切な体系すなわち０＜Ｕ’＜Ｕ、電子質量の適切な体系すなわ
ちｍ’＜ｍ、並びに技術的な適合性。これらの条件は、例えば図７に対応する３
層構造のバリャ構造、ｎ+ −Ｓｉ／Ｓｉ3 Ｎ4 ／ＡｌＮ／Ｓｉ3 Ｎ4 ／ｎ+ −Ｓ
ｉの場合満足される。化学気相堆積（ＣＶＤ）のような周知の技術を用いてこの
適切なバリャ構造及び他の適当なバリャ構造を形成することができる。
、バリャ高さの適切な体系すなわち０＜Ｕ’＜Ｕ、電子質量の適切な体系すなわ
ちｍ’＜ｍ、並びに技術的な適合性。これらの条件は、例えば図７に対応する３
層構造のバリャ構造、ｎ+ −Ｓｉ／Ｓｉ3 Ｎ4 ／ＡｌＮ／Ｓｉ3 Ｎ4 ／ｎ+ −Ｓ
ｉの場合満足される。化学気相堆積（ＣＶＤ）のような周知の技術を用いてこの
適切なバリャ構造及び他の適当なバリャ構造を形成することができる。
【００１６】 前述したように、本発明のメモリは、ＤＲＡＭの有益な構成に不揮発性を組み
合わせる。さらに、〜５ｎｍの形状サイズ及び〜１０11ビット／ｃｍ2 の対応す
る密度にスケールダウンされたメモリセルを用いことにより、メモリユニットは
、特に通常のＤＲＡＭとは異なりビット蓄積キャパシタを必要としない観点にお
いて１テラビットを維持することができる。５ｎｍの形状サイズの場合、ＭＯＳ
ＦＥＴは、〜１ｎｍの形状サイズまでスケールダウンできる室温単一電子トラン
ジスタにより置き換えことができる。
合わせる。さらに、〜５ｎｍの形状サイズ及び〜１０11ビット／ｃｍ2 の対応す
る密度にスケールダウンされたメモリセルを用いことにより、メモリユニットは
、特に通常のＤＲＡＭとは異なりビット蓄積キャパシタを必要としない観点にお
いて１テラビットを維持することができる。５ｎｍの形状サイズの場合、ＭＯＳ
ＦＥＴは、〜１ｎｍの形状サイズまでスケールダウンできる室温単一電子トラン
ジスタにより置き換えことができる。
【００１７】 上述した実施例に加えて、本発明によるメモリすなわちデータ記憶ユニットは
図８に示す記録媒体の形態をとることができる。読出／書込ヘッド９０の上側を
記録テープ又は記録ディスクのような媒体が通過する。この媒体は、基板８０、
電荷供給層８１、山状のトンネルバリャ層８２、 必ずしも同様な大きさである
必要のないナノメータサイズの金属粒子８３及び例えばプラスチィック材料の保
護層８４を含む。粒子８３は、例えばアルミニウムのような適当な金属を真空中
で蒸着することにより容易に形成することができる。ディジタルビットは粒子の
小さなグループを静電的帯電することによりコード化することができる。
図８に示す記録媒体の形態をとることができる。読出／書込ヘッド９０の上側を
記録テープ又は記録ディスクのような媒体が通過する。この媒体は、基板８０、
電荷供給層８１、山状のトンネルバリャ層８２、 必ずしも同様な大きさである
必要のないナノメータサイズの金属粒子８３及び例えばプラスチィック材料の保
護層８４を含む。粒子８３は、例えばアルミニウムのような適当な金属を真空中
で蒸着することにより容易に形成することができる。ディジタルビットは粒子の
小さなグループを静電的帯電することによりコード化することができる。
【００１８】 読出は、読出／書込ヘッド９０の負荷９２及び９３に適当（正又は負）な電圧
Ｖw を印加することにより達成される。電圧が高い場合、例えば図３ａ及び４ｂ
に示すように、トンネルバリャは層８２において下げられ、電子は接地電極８１
から粒子８３へ引き出される。電圧が負の場合、電子は粒子の外側に押し出され
る。記録されている情報は負荷９２及び９３に反対極性の電圧±Ｖr を印加する
ことにより読み出される。この電圧は、粒子８３の帯電したグループに起因する
電界に対して高い感度を有する単一電子トランジスタ（ＳＥＴ）９１をバイアス
する。ＳＥＴの出力信号は付近に配置したＭＯＳＦＥＴ９４による増幅され、送
出される。
Ｖw を印加することにより達成される。電圧が高い場合、例えば図３ａ及び４ｂ
に示すように、トンネルバリャは層８２において下げられ、電子は接地電極８１
から粒子８３へ引き出される。電圧が負の場合、電子は粒子の外側に押し出され
る。記録されている情報は負荷９２及び９３に反対極性の電圧±Ｖr を印加する
ことにより読み出される。この電圧は、粒子８３の帯電したグループに起因する
電界に対して高い感度を有する単一電子トランジスタ（ＳＥＴ）９１をバイアス
する。ＳＥＴの出力信号は付近に配置したＭＯＳＦＥＴ９４による増幅され、送
出される。
【００１９】 このような静電記録はデータ記録密度を〜１０12ビット／ｃｍ2 にすることが
期待でき、この記録密度はチャネル当たり１ギガビット程度の適当な書込／読出
速度で達成される予期される磁気記録密度よりも約２乗高いものである。
期待でき、この記録密度はチャネル当たり１ギガビット程度の適当な書込／読出
速度で達成される予期される磁気記録密度よりも約２乗高いものである。
【図１ａ】 ＥＥＰＲＯＭ型のビットアドレス可能な不揮発性メモリデバイスの１ビットセ
ルの回路図である。
ルの回路図である。
【図１ｂ】 図１ａの側面図である。
【図２ａ】 矩形のエネルギープロファイルを有する従来のトンネルバリャのエネルギーバ
ンド図である。
ンド図である。
【図２ｂ】 バリャに電圧を印加した場合の図２ａと同様なエネルギーバンド図である。
【図３ａ】 放物状のエネルギープロファイルを有する本発明によるトンネル場合のエネル
ギーバンド図である。
ギーバンド図である。
【図３ｂ】 バリャに電圧を印加した場合の図３ａと同様なエネルギーバンド図である。
【図４ａ】 階段状のエネルギープロファイルを有する本発明による別のトンネルバリャの
エネルギーバンド図である。
エネルギーバンド図である。
【図４ｂ】 バリャに電圧を印加した場合の図４ａと同様なエネルギーバンド図である。
【図５】 図２ａ及び図２ｂによるバリャの電流密度及び再充電時間を電圧の関数として
示すグラフである。
示すグラフである。
【図６】 図３ａ及び図３ｂによるバリャの電流密度及び再充電時間を電圧の関数として
示すグラフである。
示すグラフである。
【図７】 図４ａ及び図４ｂによるバリャの電流密度及び再充電時間を電圧の関数として
示すグラフである。
示すグラフである。
【図８】 本発明の別の実施例による記憶バリャを用いる静電記録の線図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 コンスタンティン ケイ リクハレヴ アメリカ合衆国 ニューヨーク州 11776 ポート ジェファーソン ステイション ケネディ ロード 12 Ｆターム(参考） 5F001 AA06 AA19 AA43 AA63 AF06 5F083 EP17 EP55 FZ01 JA19 KA01 KA05 KA11 KA16
Claims (20)
- 【請求項１】 電荷供給電極と、電荷蓄積領域と、前記電荷供給領域と電荷蓄積
領域との間のトンネルバリャ領域とを具える層構造体を含み、 前記トンネルバリャ領域が山形のエネルギー障壁プロファイルを有するメモリ
デバイス。 - 【請求項２】 請求項１に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が放物状のエネルギー障壁プロファイルを有するメモリデバイス。 - 【請求項３】 請求項２に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が、Ｐ型不純物が添加された層により挟まれた広い禁制帯幅の半導体層を具
えるメモリデバイス。 - 【請求項４】 請求項１に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が階段状のエネルギー障壁プロファイルを有するメモリデバイス。 - 【請求項５】 請求項４に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が少なくとも３個の層により構成されているメモリデバイス。 - 【請求項６】 請求項５に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が、Ｓｉ3 Ｎ4 層、ＡｌＮ層及びＳｉ3 Ｎ4 層で構成されているメモリデバ
イス。 - 【請求項７】 複数のセルを含み、各セルが、 ビット線及び共通のグランドに作動的に結合されるＭＯＳＦＥＴと、 トンネルバリャを介してワード線に作動的に結合されるフローティングゲート
導体とを具え、 前記トンネルバリャが、山形のエネルギー障壁プロファイルを有する集積化さ
れたメモリデバイス。 - 【請求項８】 請求項７に記載の集積化されたメモリデバイスにおいて、前記ト
ンネルバリャが放物状のエネルギー障壁プロファイルを有する集積化されたメモ
リデバイス。 - 【請求項９】 請求項８に記載のメモリデバイスにおいて、前記トンネルバリャ
領域が、Ｐ型不純物が添加された層により挟まれた広い禁制帯幅の半導体層を具
えるメモリデバイス。 - 【請求項１０】 請求項７に記載のメモリデバイスにおいて、前記トンネルバリ
ャ領域が階段状のエネルギー障壁プロファイルを有するメモリデバイス。 - 【請求項１１】 請求項１０に記載のメモリデバイスにおいて、前記トンネルバ
リャ領域が少なくとも３個の層により構成されているメモリデバイス。 - 【請求項１２】 請求項１１に記載のメモリデバイスにおいて、前記トンネルバ
リャ領域が、Ｓｉ3 Ｎ4 層、ＡｌＮ層及びＳｉ3 Ｎ4 層で構成されているメモリ
デバイス。 - 【請求項１３】 電荷供給電極と、複数の電荷蓄積導体領域と、前記電荷供給領
域と電荷蓄積領域との間のトンネルバリャ領域とを具える基板に支持された層構
造体を含み、 前記トンネルバリャ領域が山形のエネルギー障壁プロファイルを有するデータ
記憶媒体。 - 【請求項１４】 請求項１３に記載のデータ記憶媒体において、前記トンネルバ
リャ領域が放物状のエネルギー障壁プロファイルを有するデータ記憶媒体。 - 【請求項１５】 請求項１４に記載のデータ記憶媒体において、前記トンネルバ
リャ領域が、Ｐ型不純物が添加された層により挟まれた広い禁制帯幅の半導体層
を具えるデータ記憶媒体。 - 【請求項１６】 請求項１３に記載のメモリデバイスにおいて、前記トンネルバ
リャ領域が階段状のエネルギー障壁プロファイルを有するメモリデバイス。 - 【請求項１７】 請求項１６に記載のメモリデバイスにおいて、前記トンネルバ
リャ領域が少なくとも３個の層により構成されているメモリデバイス。 - 【請求項１８】 請求項１７に記載のメモリデバイスにおいて、前記トンネルバ
リャ領域が、Ｓｉ3 Ｎ4 層、ＡｌＮ層及びＳｉ3 Ｎ4 層で構成されているメモリ
デバイス。 - 【請求項１９】 請求項１３に記載のメモリデバイスにおいて、前記電荷蓄積領
域が、任意の大きさの複数の金属粒子を含むメモリデバイス。 - 【請求項２０】 請求項１３に記載のメモリデバイスにおいて、前記電荷供給領
域上に保護領域を具えるメモリデバイス。
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|---|---|---|---|
| US08/949,217 US6121654A (en) | 1997-10-10 | 1997-10-10 | Memory device having a crested tunnel barrier |
| US08/949,217 | 1997-10-10 | ||
| PCT/US1998/021429 WO1999019913A1 (en) | 1997-10-10 | 1998-10-09 | Memory device having a crested tunnel barrier |
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| Publication Number | Publication Date |
|---|---|
| JP2001520461A true JP2001520461A (ja) | 2001-10-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2001520461A (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009544086A (ja) * | 2006-11-01 | 2009-12-10 | ポイント ソフトウェア アンド システムズ ゲーエムベーハー | データ記憶システムの制御方法 |
| JP2011091395A (ja) * | 2002-09-12 | 2011-05-06 | Qs Semiconductor Australia Pty Ltd | メモリ・セル |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001118942A (ja) | 1999-10-21 | 2001-04-27 | Matsushita Electronics Industry Corp | トンネルチャネルトランジスタおよびその駆動方法 |
| US7020664B1 (en) | 1999-11-30 | 2006-03-28 | Matsushita Electric Industrial Co., Ltd. | File management apparatus and method |
| US7332768B2 (en) * | 2001-04-27 | 2008-02-19 | Interuniversitair Microelektronica Centrum (Imec) | Non-volatile memory devices |
| EP1253646B1 (en) | 2001-04-27 | 2011-09-14 | Imec | Insulating barrier for non-volatile memory device |
| US6563185B2 (en) * | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| DE10158019C2 (de) * | 2001-11-27 | 2003-09-18 | Infineon Technologies Ag | Floatinggate-Feldeffekttransistor |
| US7012298B1 (en) | 2002-06-21 | 2006-03-14 | Advanced Micro Devices, Inc. | Non-volatile memory device |
| US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7575978B2 (en) | 2005-08-04 | 2009-08-18 | Micron Technology, Inc. | Method for making conductive nanoparticle charge storage element |
| US7436018B2 (en) | 2005-08-11 | 2008-10-14 | Micron Technology, Inc. | Discrete trap non-volatile multi-functional memory device |
| US7629641B2 (en) * | 2005-08-31 | 2009-12-08 | Micron Technology, Inc. | Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection |
| US20070059945A1 (en) * | 2005-09-12 | 2007-03-15 | Nima Mohklesi | Atomic layer deposition with nitridation and oxidation |
| DE102005053718B8 (de) * | 2005-11-10 | 2014-04-30 | Infineon Technologies Ag | Floating-Gate-Speicherzelle und Verfahren zum Herstellen einer Floating-Gate-Speicherzelle |
| US20070277735A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Systems for Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas |
| US20100024732A1 (en) * | 2006-06-02 | 2010-02-04 | Nima Mokhlesi | Systems for Flash Heating in Atomic Layer Deposition |
| US20070281082A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Flash Heating in Atomic Layer Deposition |
| US20070281105A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas |
| SE532485C2 (sv) | 2007-03-27 | 2010-02-02 | Qunano Ab | Nanostruktur för laddningslagring |
| WO2009011113A1 (ja) * | 2007-07-18 | 2009-01-22 | Panasonic Corporation | 電流制限素子とそれを用いたメモリ装置およびその製造方法 |
| US7875923B2 (en) * | 2008-05-15 | 2011-01-25 | Seagate Technology Llc | Band engineered high-K tunnel oxides for non-volatile memory |
| US7974119B2 (en) | 2008-07-10 | 2011-07-05 | Seagate Technology Llc | Transmission gate-based spin-transfer torque memory unit |
| US9030867B2 (en) | 2008-10-20 | 2015-05-12 | Seagate Technology Llc | Bipolar CMOS select device for resistive sense memory |
| US7936580B2 (en) | 2008-10-20 | 2011-05-03 | Seagate Technology Llc | MRAM diode array and access method |
| US7936583B2 (en) | 2008-10-30 | 2011-05-03 | Seagate Technology Llc | Variable resistive memory punchthrough access method |
| US7825478B2 (en) | 2008-11-07 | 2010-11-02 | Seagate Technology Llc | Polarity dependent switch for resistive sense memory |
| US8178864B2 (en) * | 2008-11-18 | 2012-05-15 | Seagate Technology Llc | Asymmetric barrier diode |
| US8203869B2 (en) | 2008-12-02 | 2012-06-19 | Seagate Technology Llc | Bit line charge accumulation sensing for resistive changing memory |
| US8159856B2 (en) | 2009-07-07 | 2012-04-17 | Seagate Technology Llc | Bipolar select device for resistive sense memory |
| US8158964B2 (en) | 2009-07-13 | 2012-04-17 | Seagate Technology Llc | Schottky diode switch and memory units containing the same |
| US8648426B2 (en) | 2010-12-17 | 2014-02-11 | Seagate Technology Llc | Tunneling transistors |
| US9019744B2 (en) * | 2012-12-27 | 2015-04-28 | Intermolecular, Inc. | Barrier design for steering elements |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3654499A (en) * | 1970-06-24 | 1972-04-04 | Bell Telephone Labor Inc | Charge coupled memory with storage sites |
| US3805130A (en) * | 1970-10-27 | 1974-04-16 | S Yamazaki | Semiconductor device |
| US3945031A (en) * | 1973-12-10 | 1976-03-16 | Bell Telephone Laboratories, Incorporated | Charge effects in doped silicon dioxide |
| DE2832388C2 (de) * | 1978-07-24 | 1986-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
| JPS5642375A (en) * | 1979-08-31 | 1981-04-20 | Fujitsu Ltd | Semiconductor nonvolatile memory |
| JPH05267682A (ja) * | 1992-03-23 | 1993-10-15 | Rohm Co Ltd | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
| US5640345A (en) * | 1993-10-01 | 1997-06-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and fabrication process |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
-
1997
- 1997-10-10 US US08/949,217 patent/US6121654A/en not_active Expired - Fee Related
-
1998
- 1998-10-09 EP EP98952228A patent/EP1029364A4/en not_active Withdrawn
- 1998-10-09 JP JP2000516378A patent/JP2001520461A/ja active Pending
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- 1998-10-09 CA CA002305230A patent/CA2305230A1/en not_active Abandoned
- 1998-10-09 WO PCT/US1998/021429 patent/WO1999019913A1/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091395A (ja) * | 2002-09-12 | 2011-05-06 | Qs Semiconductor Australia Pty Ltd | メモリ・セル |
| JP2009544086A (ja) * | 2006-11-01 | 2009-12-10 | ポイント ソフトウェア アンド システムズ ゲーエムベーハー | データ記憶システムの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1029364A4 (en) | 2005-05-04 |
| US6121654A (en) | 2000-09-19 |
| WO1999019913A1 (en) | 1999-04-22 |
| EP1029364A1 (en) | 2000-08-23 |
| CA2305230A1 (en) | 1999-04-22 |
| AU9797898A (en) | 1999-05-03 |
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