JP2847507B2 - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
- Publication number
- JP2847507B2 JP2847507B2 JP8281285A JP28128596A JP2847507B2 JP 2847507 B2 JP2847507 B2 JP 2847507B2 JP 8281285 A JP8281285 A JP 8281285A JP 28128596 A JP28128596 A JP 28128596A JP 2847507 B2 JP2847507 B2 JP 2847507B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- floating gate
- memory device
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特にキャパシタの無いＤＲＡＭセルとして使用でき
る半導体メモリ装置及びその製造方法に関する。
り、特にキャパシタの無いＤＲＡＭセルとして使用でき
る半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体メモリ市場は好況を呈して
おり、且つ超高集積化に対する活発な研究が行われてい
る。しかし、現在の基本構造をもって超高集積化及び大
容量化を実現するには限界があるので、新しいモデルの
メモリ素子が求められている実状である。
おり、且つ超高集積化に対する活発な研究が行われてい
る。しかし、現在の基本構造をもって超高集積化及び大
容量化を実現するには限界があるので、新しいモデルの
メモリ素子が求められている実状である。
【０００３】メモリ素子はいろんな種類があるが、それ
ぞれ特性を持っている。例えば、ＤＲＡＭ素子はサイク
リングに制限を受けないが、単位セルが一つの蓄積キャ
パシタとトランジスタにより構成されるので、密度の面
では劣る。これに対して、ＥＥＰＲＯＭメモリ素子は一
つの積層型トランジスタで構成され、一つの薄いトンネ
ル酸化膜を介してフローティングゲートへ電子を充電さ
せるか、或いはフローティングゲートから充電した電子
を放電させてセルの「書込」又は「消去」を実施するの
で、密度には優れているが、サイクリングは１０7程度
に制限を受ける。
ぞれ特性を持っている。例えば、ＤＲＡＭ素子はサイク
リングに制限を受けないが、単位セルが一つの蓄積キャ
パシタとトランジスタにより構成されるので、密度の面
では劣る。これに対して、ＥＥＰＲＯＭメモリ素子は一
つの積層型トランジスタで構成され、一つの薄いトンネ
ル酸化膜を介してフローティングゲートへ電子を充電さ
せるか、或いはフローティングゲートから充電した電子
を放電させてセルの「書込」又は「消去」を実施するの
で、密度には優れているが、サイクリングは１０7程度
に制限を受ける。
【０００４】以下、従来のメモリ素子のうちＤＲＡＭと
ＥＥＰＲＯＭを添付図面を参照して説明する。図１は一
般的なＤＲＡＭセルの回路構成図であり、図２は一般的
なＤＲＡＭセルの構造断面図である。従来のＤＲＡＭセ
ルは、１本のビット線Ｂ／Ｌ、１本のワード線Ｗ／Ｌ、
一つのアクセストランジスタＭ１、一つの蓄積キャパシ
タＣｓ、及び一つのセンス増幅器ＳＡを備えている。
ＥＥＰＲＯＭを添付図面を参照して説明する。図１は一
般的なＤＲＡＭセルの回路構成図であり、図２は一般的
なＤＲＡＭセルの構造断面図である。従来のＤＲＡＭセ
ルは、１本のビット線Ｂ／Ｌ、１本のワード線Ｗ／Ｌ、
一つのアクセストランジスタＭ１、一つの蓄積キャパシ
タＣｓ、及び一つのセンス増幅器ＳＡを備えている。
【０００５】前記構造によれば、アクセストランジスタ
Ｍ１のゲートＧはワード線Ｗ／Ｌに連結され、アクセス
トランジスタＭ１のドレインＤはビット線Ｂ／Ｌに連結
されている。アクセストランジスタＭ１のソースＳは蓄
積キャパシタＣｓの第１電極に連結されており、前記蓄
積キャパシタの第２電極は多結晶シリコンセルプレート
に連結されている。ビット線Ｂ／Ｌはセンス増幅器ＳＡ
の入力端子に連結され、そのセンス増幅器ＳＡの他の入
力端子は基準電圧（Ｖref ）に連結されている。
Ｍ１のゲートＧはワード線Ｗ／Ｌに連結され、アクセス
トランジスタＭ１のドレインＤはビット線Ｂ／Ｌに連結
されている。アクセストランジスタＭ１のソースＳは蓄
積キャパシタＣｓの第１電極に連結されており、前記蓄
積キャパシタの第２電極は多結晶シリコンセルプレート
に連結されている。ビット線Ｂ／Ｌはセンス増幅器ＳＡ
の入力端子に連結され、そのセンス増幅器ＳＡの他の入
力端子は基準電圧（Ｖref ）に連結されている。
【０００６】このような回路構成を有するＤＲＡＭの構
造を図２を参照して説明する。基板１は、フィルド領域
と活性領域に分けられ、フィルド領域にフィルド酸化膜
２が形成されるとともに、活性領域のほぼ中央部分の上
にゲート絶縁膜３とゲート電極４が順次積層され、その
両側の基板にＮ型不純物領域であるソース／ドレイン領
域Ｓ、Ｄを形成して、アクセストランジスタＭ１を形成
する。上記アクセストランジスタＭ１のソース領域Ｓに
キャパシタの第１電極６を形成し、その表面に誘電体膜
７と第２電極８を積層している。アクセストランジスタ
Ｍ１のドレイン領域Ｄにはビット線Ｂ／Ｌが接続されて
いる。５、９は絶縁膜である。
造を図２を参照して説明する。基板１は、フィルド領域
と活性領域に分けられ、フィルド領域にフィルド酸化膜
２が形成されるとともに、活性領域のほぼ中央部分の上
にゲート絶縁膜３とゲート電極４が順次積層され、その
両側の基板にＮ型不純物領域であるソース／ドレイン領
域Ｓ、Ｄを形成して、アクセストランジスタＭ１を形成
する。上記アクセストランジスタＭ１のソース領域Ｓに
キャパシタの第１電極６を形成し、その表面に誘電体膜
７と第２電極８を積層している。アクセストランジスタ
Ｍ１のドレイン領域Ｄにはビット線Ｂ／Ｌが接続されて
いる。５、９は絶縁膜である。
【０００７】以下、このように構成された従来のＤＲＡ
Ｍセルの動作を説明する。まず、動作中には、Ｐ型シリ
コン基板１は接地されており、キャパシタの第２電極８
にＶCC（５Ｖ）の電圧が印加されていると仮定する。し
たがって、前記第２電極８の下のＰ型シリコン領域の表
面に反転層が形成されるとともに電子が蓄積され、その
反転層の下には一つの空乏層が形成される。
Ｍセルの動作を説明する。まず、動作中には、Ｐ型シリ
コン基板１は接地されており、キャパシタの第２電極８
にＶCC（５Ｖ）の電圧が印加されていると仮定する。し
たがって、前記第２電極８の下のＰ型シリコン領域の表
面に反転層が形成されるとともに電子が蓄積され、その
反転層の下には一つの空乏層が形成される。
【０００８】従って、ある一つのセルにデータ「１」を
書き込むためには、そのセルのアクセストランジスタＭ
１のドレインＤに連結されたビット線に５Ｖを加え、且
つそのセルのアクセストランジスタＭ１のゲートＧに連
結されたワード線には５〜６Ｖの電圧パルスを印加す
る。そうすると、アクセストランジスタが「オン」状態
とされ、そのセルのアクセストランジスタのソースの電
位が５Ｖに上昇する。このとき、前記第２電極８の下の
Ｐ型シリコン領域の表面にある反転層の電位は５Ｖより
はやや低い。第２電極８に印加された電圧５Ｖは前記第
２電極８の下にある蓄積キャパシタの誘電体膜を介して
やや電圧降下するためである。従って、第２電極８の下
のＰ型シリコン基板表面に形成された反転層に蓄積され
た電子が、電子エネルギー状態の低いアクセストランジ
スタＭ１のソース領域へ流れ込むことにより、第２電極
８の下のＰ型シリコン領域の表面には空の電位ウェルが
形成される。このような状態は２進法における論理
「１」を示す。
書き込むためには、そのセルのアクセストランジスタＭ
１のドレインＤに連結されたビット線に５Ｖを加え、且
つそのセルのアクセストランジスタＭ１のゲートＧに連
結されたワード線には５〜６Ｖの電圧パルスを印加す
る。そうすると、アクセストランジスタが「オン」状態
とされ、そのセルのアクセストランジスタのソースの電
位が５Ｖに上昇する。このとき、前記第２電極８の下の
Ｐ型シリコン領域の表面にある反転層の電位は５Ｖより
はやや低い。第２電極８に印加された電圧５Ｖは前記第
２電極８の下にある蓄積キャパシタの誘電体膜を介して
やや電圧降下するためである。従って、第２電極８の下
のＰ型シリコン基板表面に形成された反転層に蓄積され
た電子が、電子エネルギー状態の低いアクセストランジ
スタＭ１のソース領域へ流れ込むことにより、第２電極
８の下のＰ型シリコン領域の表面には空の電位ウェルが
形成される。このような状態は２進法における論理
「１」を示す。
【０００９】ある一つのセルにデータ「０」を書き込む
ためには、そのセルのアクセルトランジスタのドレイン
に連結されたビット線Ｂ／Ｌを接地し、且つそのセルの
アクセストランジスタのゲートに連結されたワード線Ｗ
／Ｌには５〜６Ｖの電圧パルスを印加する。そうする
と、電子エネルギーの高いアクセストランジスタＭ１の
ソース領域Ｓから電子がＰ型シリコン基板の表面に形成
された空の電位ウェルへ流れ込んで、その電位ウェルを
満たす。従って、キャパシタの下のＰ型シリコン基板の
表面に形成された反転層に電子が蓄積されることにな
る。このような状態は２進法における論理「０」を示
す。
ためには、そのセルのアクセルトランジスタのドレイン
に連結されたビット線Ｂ／Ｌを接地し、且つそのセルの
アクセストランジスタのゲートに連結されたワード線Ｗ
／Ｌには５〜６Ｖの電圧パルスを印加する。そうする
と、電子エネルギーの高いアクセストランジスタＭ１の
ソース領域Ｓから電子がＰ型シリコン基板の表面に形成
された空の電位ウェルへ流れ込んで、その電位ウェルを
満たす。従って、キャパシタの下のＰ型シリコン基板の
表面に形成された反転層に電子が蓄積されることにな
る。このような状態は２進法における論理「０」を示
す。
【００１０】一つのセルからデータを読み出すために
は、そのセルのビット線Ｂ／Ｌを０．５ＶCC（〜２.５
Ｖ）に予め充電させてから、そのセルのワード線に５〜
６Ｖの電圧パルスを印加する。すると、そのセルの蓄積
キャパシタに充電していた電荷がそのビット線Ｂ／Ｌに
流れ込んでそのビット線Ｂ／Ｌの電位を変える。センス
増幅器（ＳＡ）は一つの比較回路なので、ビット線の電
位が基準電圧（〜０.５ＶCC）より大きければ論理
「１」が読み取られ、小さければ論理「０」が読み取ら
れる。この際、ビット線（Ｂ／Ｌ）の変位電位（△Ｖ）
は次の式（１）で表れる。 △Ｖ＝±０.５ＶCC（Ｃｓ）／（Ｃｓ＋Ｃｂ）・・・（１） ここで、Ｃｓは蓄積キャパシタの静電容量、Ｃｂはビッ
ト線の静電容量である。尚、式（１）において、（＋）
符号はそのセルに論理「１」が蓄積された場合、（−）
符号はそのセルに論理「０」が蓄積された場合に該当す
る。
は、そのセルのビット線Ｂ／Ｌを０．５ＶCC（〜２.５
Ｖ）に予め充電させてから、そのセルのワード線に５〜
６Ｖの電圧パルスを印加する。すると、そのセルの蓄積
キャパシタに充電していた電荷がそのビット線Ｂ／Ｌに
流れ込んでそのビット線Ｂ／Ｌの電位を変える。センス
増幅器（ＳＡ）は一つの比較回路なので、ビット線の電
位が基準電圧（〜０.５ＶCC）より大きければ論理
「１」が読み取られ、小さければ論理「０」が読み取ら
れる。この際、ビット線（Ｂ／Ｌ）の変位電位（△Ｖ）
は次の式（１）で表れる。 △Ｖ＝±０.５ＶCC（Ｃｓ）／（Ｃｓ＋Ｃｂ）・・・（１） ここで、Ｃｓは蓄積キャパシタの静電容量、Ｃｂはビッ
ト線の静電容量である。尚、式（１）において、（＋）
符号はそのセルに論理「１」が蓄積された場合、（−）
符号はそのセルに論理「０」が蓄積された場合に該当す
る。
【００１１】従って、一つのセンス増幅器が分別し得る
基準電圧とビット線から入力される電圧との最小差をそ
のセンス増幅器の「分別力」といえば、以前の１ＭＤＲ
ＡＭの場合には１５０〜２００ｍＶのセンス増幅器の分
別力を有していた。これにより、式（１）において、Ｖ
CCが５Ｖであるとき△Ｖが１５０ｍＶ以上となるために
は、ビット線の静電容量Ｃｂと蓄積キャパシタの静電容
量Ｃｓとの比率（ｒ＝Ｃｂ／Ｃｓ）は１５より小さくな
ければならない。以前に発表された論文によれば、１Ｍ
ＤＲＡＭの場合、Ｃｓは３０〜６０ｆＦ、Ｃｂは２５０
〜５００ｆＦ、ｒは７〜１５であった。
基準電圧とビット線から入力される電圧との最小差をそ
のセンス増幅器の「分別力」といえば、以前の１ＭＤＲ
ＡＭの場合には１５０〜２００ｍＶのセンス増幅器の分
別力を有していた。これにより、式（１）において、Ｖ
CCが５Ｖであるとき△Ｖが１５０ｍＶ以上となるために
は、ビット線の静電容量Ｃｂと蓄積キャパシタの静電容
量Ｃｓとの比率（ｒ＝Ｃｂ／Ｃｓ）は１５より小さくな
ければならない。以前に発表された論文によれば、１Ｍ
ＤＲＡＭの場合、Ｃｓは３０〜６０ｆＦ、Ｃｂは２５０
〜５００ｆＦ、ｒは７〜１５であった。
【００１２】一般的なＤＲＡＭセルは集積度が増加して
セル面積も減少しているが、センス増幅器の識別力とビ
ット線の静電容量、さらに蓄積キャパシタの静電容量は
セル面積の減少量に比べてあまり減少していない。尚、
ＤＲＡＭで一番重要な信頼性の問題の一つである「ソフ
トエラー」を防止するためには、蓄積キャパシタの静電
容量を一定の大きさに保持する必要があった。こういっ
た理由でＤＲＡＭの集積度が増加し、且つセル面積の大
きさも一緒に減少して来たのにも拘わらず、蓄積キャパ
シタの静電容量の減少はわずかであった。例えば、２５
６ＫＤＲＡＭの場合には約２ｍｍの設計規則、２５６Ｍ
ＤＲＡＭの場合には約０.２５μｍ の設計規則が使用さ
れており、セル面積は１００倍程度減少した。しかし、
蓄積キャパシタの静電容量の大きさを比較してみれば、
２５６ＫＤＲＡＭの場合には約４０ｆＦ、２５６ＭＤＲ
ＡＭの場合には約２５ｆＦであったので、約１.５倍し
か減少しないことになる。
セル面積も減少しているが、センス増幅器の識別力とビ
ット線の静電容量、さらに蓄積キャパシタの静電容量は
セル面積の減少量に比べてあまり減少していない。尚、
ＤＲＡＭで一番重要な信頼性の問題の一つである「ソフ
トエラー」を防止するためには、蓄積キャパシタの静電
容量を一定の大きさに保持する必要があった。こういっ
た理由でＤＲＡＭの集積度が増加し、且つセル面積の大
きさも一緒に減少して来たのにも拘わらず、蓄積キャパ
シタの静電容量の減少はわずかであった。例えば、２５
６ＫＤＲＡＭの場合には約２ｍｍの設計規則、２５６Ｍ
ＤＲＡＭの場合には約０.２５μｍ の設計規則が使用さ
れており、セル面積は１００倍程度減少した。しかし、
蓄積キャパシタの静電容量の大きさを比較してみれば、
２５６ＫＤＲＡＭの場合には約４０ｆＦ、２５６ＭＤＲ
ＡＭの場合には約２５ｆＦであったので、約１.５倍し
か減少しないことになる。
【００１３】このように一般的なＤＲＡＭでは、集積度
が増加しても、蓄積キャパシタの静電容量はほぼ同じに
しなければならないので、集積度に限界があるという問
題点を抱えている。セル面積を最小としつつ蓄積キャパ
シタを大きく形成するためには、基板にトレンチを形成
して蓄積キャパシタをそのトレンチ内に形成したり、ス
タックトキャパシタ構造を使用して蓄積キャパシタを形
成したりしなければならないので、半導体の製造工程が
複雑となり、且つ半導体製造工程の費用が大幅増加する
という問題があった。
が増加しても、蓄積キャパシタの静電容量はほぼ同じに
しなければならないので、集積度に限界があるという問
題点を抱えている。セル面積を最小としつつ蓄積キャパ
シタを大きく形成するためには、基板にトレンチを形成
して蓄積キャパシタをそのトレンチ内に形成したり、ス
タックトキャパシタ構造を使用して蓄積キャパシタを形
成したりしなければならないので、半導体の製造工程が
複雑となり、且つ半導体製造工程の費用が大幅増加する
という問題があった。
【００１４】一方、図３は一般的なフラッシュＥＥＰＲ
ＯＭセルの回路的構成図であり、図４はその構造断面図
である。一般的なＥＥＰＲＯＭセルはスタックトゲート
型トランジスタ構造をしているＦＡＭＯＳとなってお
り、各セルの制御ゲートはワード線Ｗ／Ｌに、各セルの
ドレインＤはビット線Ｂ／Ｌにそれぞれ接続されてお
り、各セルのソースＳは共通ソース線Ｃ.Ｓ に接続され
ている。各ビット線Ｂ／Ｌはセンス増幅器ＳＡの入力端
子に連結されており、センス増幅器ＳＡの他の入力端子
は基準電圧Vrefに連結されている。
ＯＭセルの回路的構成図であり、図４はその構造断面図
である。一般的なＥＥＰＲＯＭセルはスタックトゲート
型トランジスタ構造をしているＦＡＭＯＳとなってお
り、各セルの制御ゲートはワード線Ｗ／Ｌに、各セルの
ドレインＤはビット線Ｂ／Ｌにそれぞれ接続されてお
り、各セルのソースＳは共通ソース線Ｃ.Ｓ に接続され
ている。各ビット線Ｂ／Ｌはセンス増幅器ＳＡの入力端
子に連結されており、センス増幅器ＳＡの他の入力端子
は基準電圧Vrefに連結されている。
【００１５】このように回路的に構成された一般的なＥ
ＥＰＲＯＭセルの構造は図４の通りである。即ち、Ｐ型
シリコン基板１上にフローティングゲートＦ.Ｇ と制御
ゲートＣ.Ｇ が順次積層されて形成され、Ｐ型シリコン
基板１のフローティングゲートＦ.Ｇ の両側にＮ型不純
物領域であるソース領域Ｓ及びドレイン領域Ｄが形成さ
れる。ここで、シリコン基板１と、フローティングゲー
トＦ.Ｇ 及び制御ゲートＣ.Ｇ上には絶縁膜が形成され
るが、フローティングゲートＦ.Ｇと制御ゲートＣ.Ｇ
との間は一般的なトランジスタのゲート絶縁膜程度の厚
さに形成され、フローティングゲートＦ.Ｇ とシリコン
基板１との間にはトンネル酸化膜（約１００Å以下）が
形成される。
ＥＰＲＯＭセルの構造は図４の通りである。即ち、Ｐ型
シリコン基板１上にフローティングゲートＦ.Ｇ と制御
ゲートＣ.Ｇ が順次積層されて形成され、Ｐ型シリコン
基板１のフローティングゲートＦ.Ｇ の両側にＮ型不純
物領域であるソース領域Ｓ及びドレイン領域Ｄが形成さ
れる。ここで、シリコン基板１と、フローティングゲー
トＦ.Ｇ 及び制御ゲートＣ.Ｇ上には絶縁膜が形成され
るが、フローティングゲートＦ.Ｇと制御ゲートＣ.Ｇ
との間は一般的なトランジスタのゲート絶縁膜程度の厚
さに形成され、フローティングゲートＦ.Ｇ とシリコン
基板１との間にはトンネル酸化膜（約１００Å以下）が
形成される。
【００１６】このような一般的なＥＥＰＲＯＭの動作は
下記の通りである。まず、一つのセルにデータ「１」を
書き込むためには、そのセルに該当するビット線（Ｂ／
Ｌ）に７〜８Ｖを印加し、ワード線Ｗ／Ｌに１２〜１３
Ｖの電圧パルスを印加し、ソースＳと基板は接地する。
ドレインＤと基板との間のＰＮ接合でなだれ降伏が発生
し、これによりホットエレクトロンが生成する。こうし
て生成されたホットエレクトロンの一部は基板とゲート
酸化膜との間のエネルギー障壁の高さ（約３.２ｅＶ ）
より大きいエネルギーを得、基板からゲート酸化膜を越
えてフローティングゲートＦ.Ｇ へ流れ込み、そこに蓄
積される。フローティングゲートＦ.Ｇ に蓄積された電
子の数が増加すればするほど、セルのしきい値電圧が増
加する。一般的に、セルのしきい値電圧が７Ｖ以上とな
るように「書込」を行う。電子がフローティングゲート
Ｆ.Ｇ に蓄積されると、フローティングゲートＦ.Ｇ
と、フローティングゲートを完全に囲んでいる絶縁膜と
の間のエネルギー障壁の高さが３ｅＶより大きいので、
自然の電子放出量は無視してもよいほど小さい。従っ
て、電子の量は数年間ほとんど変わりなく保持される。
セルのこういう状態は２進法における論理「１」を示
す。
下記の通りである。まず、一つのセルにデータ「１」を
書き込むためには、そのセルに該当するビット線（Ｂ／
Ｌ）に７〜８Ｖを印加し、ワード線Ｗ／Ｌに１２〜１３
Ｖの電圧パルスを印加し、ソースＳと基板は接地する。
ドレインＤと基板との間のＰＮ接合でなだれ降伏が発生
し、これによりホットエレクトロンが生成する。こうし
て生成されたホットエレクトロンの一部は基板とゲート
酸化膜との間のエネルギー障壁の高さ（約３.２ｅＶ ）
より大きいエネルギーを得、基板からゲート酸化膜を越
えてフローティングゲートＦ.Ｇ へ流れ込み、そこに蓄
積される。フローティングゲートＦ.Ｇ に蓄積された電
子の数が増加すればするほど、セルのしきい値電圧が増
加する。一般的に、セルのしきい値電圧が７Ｖ以上とな
るように「書込」を行う。電子がフローティングゲート
Ｆ.Ｇ に蓄積されると、フローティングゲートＦ.Ｇ
と、フローティングゲートを完全に囲んでいる絶縁膜と
の間のエネルギー障壁の高さが３ｅＶより大きいので、
自然の電子放出量は無視してもよいほど小さい。従っ
て、電子の量は数年間ほとんど変わりなく保持される。
セルのこういう状態は２進法における論理「１」を示
す。
【００１７】このようにして一つのセルに書き込まれた
データを消すためには、基板と制御ゲートＣ.Ｇを接地
し、共通ソース線Ｃ.Ｓに１２〜１３Ｖの電圧パルスを
印加する。すると、トンネリング現象によってフローテ
ィングゲートＦ.Ｇ に蓄積されていた電子がフローティ
ングゲートＦ.Ｇ から薄いゲート酸化膜を介してソース
Ｓへ放出される。このとき、フローティングゲートＦ.
Ｇ に蓄積された電子の放出量が増加するに伴ってセル
のしきい値電圧は低下し始めるが、一般的にはセルのし
きい値電圧が３Ｖ以下となるようにする。従って、この
ような状態は２進法における論理「０」を示す。
データを消すためには、基板と制御ゲートＣ.Ｇを接地
し、共通ソース線Ｃ.Ｓに１２〜１３Ｖの電圧パルスを
印加する。すると、トンネリング現象によってフローテ
ィングゲートＦ.Ｇ に蓄積されていた電子がフローティ
ングゲートＦ.Ｇ から薄いゲート酸化膜を介してソース
Ｓへ放出される。このとき、フローティングゲートＦ.
Ｇ に蓄積された電子の放出量が増加するに伴ってセル
のしきい値電圧は低下し始めるが、一般的にはセルのし
きい値電圧が３Ｖ以下となるようにする。従って、この
ような状態は２進法における論理「０」を示す。
【００１８】一方、一つのセルに蓄積されたデータを読
み出すためには、そのセルのドレインＤに接続されたビ
ット線Ｂ／Ｌに１〜２Ｖを印加し、基板とソースＳは接
地し、その後、そのセルの制御ゲートＣ.Ｇ に接続され
たワード線Ｗ／Ｌに３〜５Ｖの電圧波形を印加する。そ
のセルにデータ「１」が蓄積されている場合には、セル
は「オフ」状態とされるので、そのビット線Ｂ／Ｌに充
電した電荷は放出されずにそのまま残っているので、予
め印加された電位１〜２Ｖがそのまま保持される。そし
て、そのセルにデータ「０」が蓄積されている場合に
は、そのセルは「オン」状態とされるので、そのビット
線Ｂ／Ｌに充電した電荷は全てそのセルを介してソース
Ｓへ放出されてそのビット線Ｂ／Ｌの電位は接地状態と
なる。このようなビット線Ｂ／Ｌの電位差をそのビット
線Ｂ／Ｌに連結されたセンス増幅器ＳＡが認識して、そ
のセルの蓄積されたデータを読み出す。
み出すためには、そのセルのドレインＤに接続されたビ
ット線Ｂ／Ｌに１〜２Ｖを印加し、基板とソースＳは接
地し、その後、そのセルの制御ゲートＣ.Ｇ に接続され
たワード線Ｗ／Ｌに３〜５Ｖの電圧波形を印加する。そ
のセルにデータ「１」が蓄積されている場合には、セル
は「オフ」状態とされるので、そのビット線Ｂ／Ｌに充
電した電荷は放出されずにそのまま残っているので、予
め印加された電位１〜２Ｖがそのまま保持される。そし
て、そのセルにデータ「０」が蓄積されている場合に
は、そのセルは「オン」状態とされるので、そのビット
線Ｂ／Ｌに充電した電荷は全てそのセルを介してソース
Ｓへ放出されてそのビット線Ｂ／Ｌの電位は接地状態と
なる。このようなビット線Ｂ／Ｌの電位差をそのビット
線Ｂ／Ｌに連結されたセンス増幅器ＳＡが認識して、そ
のセルの蓄積されたデータを読み出す。
【００１９】このような一般的なフラッシュＥＥＰＲＯ
Ｍの場合は、ＤＲＡＭセルで要求される蓄積キャパシタ
を形成する必要が無いので、ＤＲＡＭに比べて、単位セ
ルの面積を小さくすることができるばかりではなく、工
程をより簡単にすることができるという長所をもってい
る。
Ｍの場合は、ＤＲＡＭセルで要求される蓄積キャパシタ
を形成する必要が無いので、ＤＲＡＭに比べて、単位セ
ルの面積を小さくすることができるばかりではなく、工
程をより簡単にすることができるという長所をもってい
る。
【００２０】
【発明が解決しようとする課題】しかし、ＤＲＡＭはデ
ータの書込／消去の可能回数が無限大である反面、ＥＥ
ＰＲＯＭはデータの書込／消去の可能回数が通常１０7
回以下と制限されるために、フラッシュＥＥＰＲＯＭは
全ての分野でＤＲＡＭの替わりに使用するということは
できない。これはデータの書込及び消去過程で電子がゲ
ート酸化膜を通過するとき、注入された一部の電子がゲ
ート酸化膜に捕獲され、それがデータの書込／消去回数
の増加により増加してゲート酸化膜の劣化を招くためで
ある。このようにゲート酸化膜が劣化すると、書込と消
去の速度を低下させることになり、書込と消去時間を調
整しなければ、データの書込／消去回数の増加とともに
書込しきい値電圧が低くなり、消去しきい値電圧は高く
なるので、両者のしきい値電圧の差が少なくなり（ウィ
ンドウクロジング現象）、ある回数以上となると、その
素子はそれ以上データの書込／消去を行うことができな
くなる。
ータの書込／消去の可能回数が無限大である反面、ＥＥ
ＰＲＯＭはデータの書込／消去の可能回数が通常１０7
回以下と制限されるために、フラッシュＥＥＰＲＯＭは
全ての分野でＤＲＡＭの替わりに使用するということは
できない。これはデータの書込及び消去過程で電子がゲ
ート酸化膜を通過するとき、注入された一部の電子がゲ
ート酸化膜に捕獲され、それがデータの書込／消去回数
の増加により増加してゲート酸化膜の劣化を招くためで
ある。このようにゲート酸化膜が劣化すると、書込と消
去の速度を低下させることになり、書込と消去時間を調
整しなければ、データの書込／消去回数の増加とともに
書込しきい値電圧が低くなり、消去しきい値電圧は高く
なるので、両者のしきい値電圧の差が少なくなり（ウィ
ンドウクロジング現象）、ある回数以上となると、その
素子はそれ以上データの書込／消去を行うことができな
くなる。
【００２１】本発明はかかる問題点を解決するためのも
のであって、その目的はＤＲＡＭとＥＥＰＲＯＭの長所
のみを生かして各セルを一つのトランジスタで構成して
集積度を向上させ、データの書込／消去の回数に制限の
無い半導体メモリ装置を提供することにある。
のであって、その目的はＤＲＡＭとＥＥＰＲＯＭの長所
のみを生かして各セルを一つのトランジスタで構成して
集積度を向上させ、データの書込／消去の回数に制限の
無い半導体メモリ装置を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリ装置は、電荷を蓄積するフロ
ーティングゲート電極を有するメモリセルと、前記フロ
ーティングゲート電極に電荷を充電させ、フローティン
グゲート電極に充電した電荷を放電させるようにスイッ
チングするスイッチング素子とを含んでなることを特徴
とする。
に、本発明の半導体メモリ装置は、電荷を蓄積するフロ
ーティングゲート電極を有するメモリセルと、前記フロ
ーティングゲート電極に電荷を充電させ、フローティン
グゲート電極に充電した電荷を放電させるようにスイッ
チングするスイッチング素子とを含んでなることを特徴
とする。
【００２３】本発明の半導体メモリ装置の製造方法は、
第１導電型の半導体基板にアイランド状のフィルド絶縁
膜を形成し、そのフィルド絶縁膜の間の列方向に第２導
電型の不純物領域を前記第１導電型の半導体基板に形成
し、前記フィルド絶縁膜を含んだ基板全面に第１ゲート
絶縁膜を形成し、前記第２導電型の不純物領域の間の前
記フィルド絶縁膜を含んだ第１ゲート絶縁膜に第１導電
型と第２導電型の不純物層が繰り返されるようにフロー
ティングゲート電極を形成し、前記フローティングゲー
ト電極を含んだ第１ゲート絶縁膜の全面に第２ゲート絶
縁膜を形成し、前記フローティングゲート電極の垂直方
向に前記フィルド絶縁膜の間の第２ゲート絶縁膜上に制
御電極を形成し、前記制御電極の間にパストランジスタ
のゲート電極を形成することを特徴とする。
第１導電型の半導体基板にアイランド状のフィルド絶縁
膜を形成し、そのフィルド絶縁膜の間の列方向に第２導
電型の不純物領域を前記第１導電型の半導体基板に形成
し、前記フィルド絶縁膜を含んだ基板全面に第１ゲート
絶縁膜を形成し、前記第２導電型の不純物領域の間の前
記フィルド絶縁膜を含んだ第１ゲート絶縁膜に第１導電
型と第２導電型の不純物層が繰り返されるようにフロー
ティングゲート電極を形成し、前記フローティングゲー
ト電極を含んだ第１ゲート絶縁膜の全面に第２ゲート絶
縁膜を形成し、前記フローティングゲート電極の垂直方
向に前記フィルド絶縁膜の間の第２ゲート絶縁膜上に制
御電極を形成し、前記制御電極の間にパストランジスタ
のゲート電極を形成することを特徴とする。
【００２４】
【発明の実施の形態】以下、前記のような本発明の半導
体メモリ装置の実施形態を添付図面に基づいてより詳細
に説明する。図５は本発明の半導体メモリ装置の回路構
成図であり、図６は本発明による第１実施形態の半導体
メモリ装置のレイアウト図であり、図７は図６のＡ−
Ａ’線断面図であり、図８は図６のＢ−Ｂ’線断面図で
あり、図９は図６のＣ−Ｃ’線断面図であり、図１０は
図６のＤ−Ｄ’線断面図である。
体メモリ装置の実施形態を添付図面に基づいてより詳細
に説明する。図５は本発明の半導体メモリ装置の回路構
成図であり、図６は本発明による第１実施形態の半導体
メモリ装置のレイアウト図であり、図７は図６のＡ−
Ａ’線断面図であり、図８は図６のＢ−Ｂ’線断面図で
あり、図９は図６のＣ−Ｃ’線断面図であり、図１０は
図６のＤ−Ｄ’線断面図である。
【００２５】まず、本発明の半導体メモリ装置の回路構
成は、フローティングゲートＦ.Ｇと制御ゲートＣ.Ｇ
を有するメモリセル（データメモり用の積層形トランジ
スタ（Ｍ1,1〜Ｍn,n）がマトリクス状に複数個配列さ
れ、前記各データメモり用の積層形トランジスタ（Ｍ1,
1〜Ｍn,n）のフローティングゲートＦ.Ｇ に電荷を充電
させ、充電した電荷を放電させるようにスイッチングし
てセルの書込／消去を行うパストランジスタ（Ｑ1,1〜
Ｑn,n）が前記データメモリ用の積層形トランジスタ
（Ｍ1,1〜Ｍn,n）と対となるように構成されている。
成は、フローティングゲートＦ.Ｇと制御ゲートＣ.Ｇ
を有するメモリセル（データメモり用の積層形トランジ
スタ（Ｍ1,1〜Ｍn,n）がマトリクス状に複数個配列さ
れ、前記各データメモり用の積層形トランジスタ（Ｍ1,
1〜Ｍn,n）のフローティングゲートＦ.Ｇ に電荷を充電
させ、充電した電荷を放電させるようにスイッチングし
てセルの書込／消去を行うパストランジスタ（Ｑ1,1〜
Ｑn,n）が前記データメモリ用の積層形トランジスタ
（Ｍ1,1〜Ｍn,n）と対となるように構成されている。
【００２６】このように構成された半導体メモリ装置
は、同一行の各データメモリ用積層形トランジスタの制
御ゲートＣ.Ｇ はワード線（Ｗ／Ｌ１〜Ｗ／Ｌｎ）に連
結され、同一行の各データメモリ用積層形トランジスタ
（Ｍ1,1〜Ｍ1,n、・・・）のドレインＤとそれに隣接す
る各メモリ用積層形トランジスタのソースとが共通にそ
れぞれのビット線（Ｂ／Ｌ１〜Ｂ／Ｌｎ）に連結され
る。両端側が共通に接続されないのはいうまでもない。
は、同一行の各データメモリ用積層形トランジスタの制
御ゲートＣ.Ｇ はワード線（Ｗ／Ｌ１〜Ｗ／Ｌｎ）に連
結され、同一行の各データメモリ用積層形トランジスタ
（Ｍ1,1〜Ｍ1,n、・・・）のドレインＤとそれに隣接す
る各メモリ用積層形トランジスタのソースとが共通にそ
れぞれのビット線（Ｂ／Ｌ１〜Ｂ／Ｌｎ）に連結され
る。両端側が共通に接続されないのはいうまでもない。
【００２７】前記各ビット線（Ｂ／Ｌ１〜Ｂ／Ｌｎ）に
はセンス増幅器ＳＡの入力端子が連結されている。この
センス増幅器の他の入力端子には基準電圧が印加され
る。各ビット線（Ｂ／Ｌ１〜Ｂ／Ｌｎ）の他端はフロー
ティングされている。同一行の各パストランジスタ（た
とえばＱ1,1〜Ｑ1,n）は１本のゲートライン（Ｇ／Ｌ
１）に連結されており、同一列の各パストランジスタは
直列連結されている。さらに、各パストランジスタのソ
ースとそのトランジスタに直列接続されたパストランジ
スタのドレインとの間にデータメモリ用積層トランジス
タのフローティングゲートＦ.Ｇ が接続されている。す
なわち、パストランジスタは間にメモり用積層トランジ
スタのフローティングゲートを挟んで直列に接続されて
いる。パストランジスタの接続回路の図面上上端トラン
ジスタのドレインはフローティングされている。下端の
トランジスタのソースには記憶させる状態に応じた電圧
が加えられる。
はセンス増幅器ＳＡの入力端子が連結されている。この
センス増幅器の他の入力端子には基準電圧が印加され
る。各ビット線（Ｂ／Ｌ１〜Ｂ／Ｌｎ）の他端はフロー
ティングされている。同一行の各パストランジスタ（た
とえばＱ1,1〜Ｑ1,n）は１本のゲートライン（Ｇ／Ｌ
１）に連結されており、同一列の各パストランジスタは
直列連結されている。さらに、各パストランジスタのソ
ースとそのトランジスタに直列接続されたパストランジ
スタのドレインとの間にデータメモリ用積層トランジス
タのフローティングゲートＦ.Ｇ が接続されている。す
なわち、パストランジスタは間にメモり用積層トランジ
スタのフローティングゲートを挟んで直列に接続されて
いる。パストランジスタの接続回路の図面上上端トラン
ジスタのドレインはフローティングされている。下端の
トランジスタのソースには記憶させる状態に応じた電圧
が加えられる。
【００２８】このような回路的構成を有する本発明によ
る一実施形態の半導体メモリ装置の構造は図６乃至図１
０に示す。図６に示すように、Ｐ型シリコン基板１１に
ビット線として使用する高濃度のＮ型不純物領域１２が
一定間隔を置いて一方向に互いに平行に複数個形成され
ている。そのＮ型不純物領域１２の間の前記Ｐ型シリコ
ン基板１１上には電荷を蓄積するためのフローティング
ゲート半導体層（多結晶シリコン）１３が前記Ｐ型半導
体基板と隔離された状態で互いに平行に複数個形成され
る。このように形成された基板上にはワード線Ｗ／Ｌと
して使用される制御電極１４が前記フローティングゲー
ト半導体層１３の上側に一定間隔を置いて半導体層１３
と直角方向に互いに平行に複数個形成されている。前記
各制御電極１４の間の前記基板上には各パストランジス
タＭ1,1〜Ｍn,nを制御するためのパスゲート電極１５が
同様に互いに平行に複数個形成される。
る一実施形態の半導体メモリ装置の構造は図６乃至図１
０に示す。図６に示すように、Ｐ型シリコン基板１１に
ビット線として使用する高濃度のＮ型不純物領域１２が
一定間隔を置いて一方向に互いに平行に複数個形成され
ている。そのＮ型不純物領域１２の間の前記Ｐ型シリコ
ン基板１１上には電荷を蓄積するためのフローティング
ゲート半導体層（多結晶シリコン）１３が前記Ｐ型半導
体基板と隔離された状態で互いに平行に複数個形成され
る。このように形成された基板上にはワード線Ｗ／Ｌと
して使用される制御電極１４が前記フローティングゲー
ト半導体層１３の上側に一定間隔を置いて半導体層１３
と直角方向に互いに平行に複数個形成されている。前記
各制御電極１４の間の前記基板上には各パストランジス
タＭ1,1〜Ｍn,nを制御するためのパスゲート電極１５が
同様に互いに平行に複数個形成される。
【００２９】前記各フローティングゲート半導体層１３
は、前記制御電極１４の下側では高濃度のＮ型不純物層
（Ｎ+） に、前記パスゲート電極１５の下側ではＰ型不
純物層（Ｐ）に形成される。前記パスゲート電極１５と
フローティングゲート半導体層１３との交差部分の下側
のシリコン基板にはアイランド状、すなわち島状にフィ
ルド酸化膜１６が形成される。
は、前記制御電極１４の下側では高濃度のＮ型不純物層
（Ｎ+） に、前記パスゲート電極１５の下側ではＰ型不
純物層（Ｐ）に形成される。前記パスゲート電極１５と
フローティングゲート半導体層１３との交差部分の下側
のシリコン基板にはアイランド状、すなわち島状にフィ
ルド酸化膜１６が形成される。
【００３０】以下、このようなレイアウトを有する本発
明の半導体メモリ装置をより具体的に説明する。まず、
図６の制御電極方向の断面は図７に示す通りである。Ｐ
型シリコン基板１１に一定間隔を置いて、ビット線とし
て使用する高濃度のＮ型不純物領域１２が形成されてい
る。このように形成された前記Ｐ型シリコン基板１１の
全表面に第１ゲート絶縁膜１７が形成され、前記各高濃
度のＮ型不純物領域１２の間の第１ゲート絶縁膜１７上
にフローティングゲート半導体層１３が形成されてい
る。そして、前記フローティングゲート半導体層１３を
含んだＰ型シリコン半導体層１１の全面に第２ゲート絶
縁膜１８が形成され、前記第２ゲート絶縁膜１８上に制
御電極１４が形成されている。
明の半導体メモリ装置をより具体的に説明する。まず、
図６の制御電極方向の断面は図７に示す通りである。Ｐ
型シリコン基板１１に一定間隔を置いて、ビット線とし
て使用する高濃度のＮ型不純物領域１２が形成されてい
る。このように形成された前記Ｐ型シリコン基板１１の
全表面に第１ゲート絶縁膜１７が形成され、前記各高濃
度のＮ型不純物領域１２の間の第１ゲート絶縁膜１７上
にフローティングゲート半導体層１３が形成されてい
る。そして、前記フローティングゲート半導体層１３を
含んだＰ型シリコン半導体層１１の全面に第２ゲート絶
縁膜１８が形成され、前記第２ゲート絶縁膜１８上に制
御電極１４が形成されている。
【００３１】図６におけるパスゲート電極方向の断面は
図８に示す通りである。Ｐ型シリコン基板１１に一定間
隔を置いて、ビット線として使用する高濃度のＮ型不純
物領域１２が形成される。そして、各フローティングゲ
ート半導体層１３と各パスゲート電極１５との交差部分
にアイランド状のフィルド酸化膜１６が形成されてい
る。フィルド酸化膜１６とＮ型不純物領域１２が形成さ
れた前記Ｐ型シリコン基板１１の全表面に第１ゲート絶
縁膜１７が形成され、前記各高濃度のＮ型不純物領域１
２の間の第１ゲート絶縁膜１７上にフローティングゲー
ト半導体層１３が形成されている。そして、前記フロー
ティングゲート半導体層１３を含んだＰ型シリコン半導
体層１１の全面に第２ゲート絶縁膜１８が形成され、そ
の上にパスゲート電極１５が形成されている。
図８に示す通りである。Ｐ型シリコン基板１１に一定間
隔を置いて、ビット線として使用する高濃度のＮ型不純
物領域１２が形成される。そして、各フローティングゲ
ート半導体層１３と各パスゲート電極１５との交差部分
にアイランド状のフィルド酸化膜１６が形成されてい
る。フィルド酸化膜１６とＮ型不純物領域１２が形成さ
れた前記Ｐ型シリコン基板１１の全表面に第１ゲート絶
縁膜１７が形成され、前記各高濃度のＮ型不純物領域１
２の間の第１ゲート絶縁膜１７上にフローティングゲー
ト半導体層１３が形成されている。そして、前記フロー
ティングゲート半導体層１３を含んだＰ型シリコン半導
体層１１の全面に第２ゲート絶縁膜１８が形成され、そ
の上にパスゲート電極１５が形成されている。
【００３２】一方、図６におけるフローティングゲート
半導体層方向の断面は図９に示す通りである。Ｐ型シリ
コン基板１１のフローティングゲート半導体層１３とパ
スゲート電極１５との交差部分にアイランド状にフィル
ド酸化膜１６が形成され、フィルド酸化膜１６を含んだ
Ｐ型シリコン基板１１の全面に第１ゲート絶縁膜１７が
形成されている。そして、前記第１ゲート絶縁膜１７上
にフローティングゲート半導体層１３が形成され、前記
フローティングゲート半導体層１３を含んだＰ型シリコ
ン半導体層１１の全面に第２ゲート絶縁膜１８が形成さ
れている。前記第２ゲート絶縁膜１８上に一定間隔を置
いて複数個の制御電極１４が形成され、前記各制御電極
１４の間の第２ゲート絶縁膜１８上に複数個のパスゲー
ト電極１５が前記制御電極１４と絶縁膜１９によって隔
離されて形成されている。
半導体層方向の断面は図９に示す通りである。Ｐ型シリ
コン基板１１のフローティングゲート半導体層１３とパ
スゲート電極１５との交差部分にアイランド状にフィル
ド酸化膜１６が形成され、フィルド酸化膜１６を含んだ
Ｐ型シリコン基板１１の全面に第１ゲート絶縁膜１７が
形成されている。そして、前記第１ゲート絶縁膜１７上
にフローティングゲート半導体層１３が形成され、前記
フローティングゲート半導体層１３を含んだＰ型シリコ
ン半導体層１１の全面に第２ゲート絶縁膜１８が形成さ
れている。前記第２ゲート絶縁膜１８上に一定間隔を置
いて複数個の制御電極１４が形成され、前記各制御電極
１４の間の第２ゲート絶縁膜１８上に複数個のパスゲー
ト電極１５が前記制御電極１４と絶縁膜１９によって隔
離されて形成されている。
【００３３】図６における高濃度のＮ型不純物領域方向
の断面は図１０に示す通りである。Ｐ型シリコン基板１
１にビット線として使用する高濃度のＮ型不純物領域１
２が形成される。このように形成されたＰ型シリコン基
板１１の全表面に第１ゲート絶縁膜１７と第２ゲート絶
縁膜１８が形成され、前記第２ゲート絶縁膜１８上に一
定間隔を置いて複数個の制御電極１４が形成され、前記
各制御電極１４の間に複数個のパスゲート電極１５が前
記制御電極１４と絶縁膜１９によって隔離されて形成さ
れている。
の断面は図１０に示す通りである。Ｐ型シリコン基板１
１にビット線として使用する高濃度のＮ型不純物領域１
２が形成される。このように形成されたＰ型シリコン基
板１１の全表面に第１ゲート絶縁膜１７と第２ゲート絶
縁膜１８が形成され、前記第２ゲート絶縁膜１８上に一
定間隔を置いて複数個の制御電極１４が形成され、前記
各制御電極１４の間に複数個のパスゲート電極１５が前
記制御電極１４と絶縁膜１９によって隔離されて形成さ
れている。
【００３４】以下、このような構造を有する本発明の実
施形態の半導体メモリ装置の製造方法を説明する。図１
１、１２は図６のＡ−Ａ’線上の本発明による半導体メ
モリ装置の工程断面図であり、図１３、１４は図６のＢ
−Ｂ’線上の本発明による半導体メモリ装置の工程断面
図であり、図１５、１６は図６のＣ−Ｃ’線上の本発明
による半導体メモリ装置の工程断面図であり、図１７、
１８は図６のＤ−Ｄ’線上の本発明による半導体メモリ
装置の工程断面図である。
施形態の半導体メモリ装置の製造方法を説明する。図１
１、１２は図６のＡ−Ａ’線上の本発明による半導体メ
モリ装置の工程断面図であり、図１３、１４は図６のＢ
−Ｂ’線上の本発明による半導体メモリ装置の工程断面
図であり、図１５、１６は図６のＣ−Ｃ’線上の本発明
による半導体メモリ装置の工程断面図であり、図１７、
１８は図６のＤ−Ｄ’線上の本発明による半導体メモリ
装置の工程断面図である。
【００３５】まず、図１１（ａ）、図１３（ａ）、図１
５（ａ）、及び図１７（ａ）に示すように、Ｐ型シリコ
ン基板１１上にバッファ酸化膜２０と窒化膜２１と第１
感光膜２２を順次蒸着し、露光及び現像工程によってア
イランド状のフィルド領域を決めてそのフィルド領域の
前記窒化膜２１を除去する。
５（ａ）、及び図１７（ａ）に示すように、Ｐ型シリコ
ン基板１１上にバッファ酸化膜２０と窒化膜２１と第１
感光膜２２を順次蒸着し、露光及び現像工程によってア
イランド状のフィルド領域を決めてそのフィルド領域の
前記窒化膜２１を除去する。
【００３６】各図（ｂ）に示すように、前記Ｐ型シリコ
ン基板１１を熱酸化してフィルド領域にフィルド酸化膜
１６を形成し、前記第１感光膜２２と窒化膜２１と酸化
膜２０を除去する。ここで、前記フィルド酸化膜１６の
代わりにＰ型イオンを注入してチャンネル隔離領域を形
成しても良い。各図（ｃ）に示すように、第２感光膜２
３を堆積させ、露光及び現像工程により一定間隔でビッ
ト線領域を決め、Ｐ型半導体基板１１に高濃度のＮ型イ
オンを注入して高濃度のＮ型不純物領域１２を形成す
る。このとき、高濃度のＮ型不純物領域１２が形成され
る部分で酸化膜２０ａが形成される。
ン基板１１を熱酸化してフィルド領域にフィルド酸化膜
１６を形成し、前記第１感光膜２２と窒化膜２１と酸化
膜２０を除去する。ここで、前記フィルド酸化膜１６の
代わりにＰ型イオンを注入してチャンネル隔離領域を形
成しても良い。各図（ｃ）に示すように、第２感光膜２
３を堆積させ、露光及び現像工程により一定間隔でビッ
ト線領域を決め、Ｐ型半導体基板１１に高濃度のＮ型イ
オンを注入して高濃度のＮ型不純物領域１２を形成す
る。このとき、高濃度のＮ型不純物領域１２が形成され
る部分で酸化膜２０ａが形成される。
【００３７】各図（ｄ）に示すように、第２感光膜２３
を除去した後、前記フィルド酸化膜１６を含んだＰ型シ
リコン基板１１の全面に厚さ７０〜２００Å程度に第１
ゲート絶縁膜（酸化膜）１７を堆積する。各図（ｅ）に
示すように、前記第１ゲート絶縁膜１７上にＰ型多結晶
シリコン層１３ａ及び第３感光膜２４を順次堆積させ、
前記図６で説明した、フローティングゲート半導体層１
３が制御電極１４と交差するようになる部分の前記Ｐ型
多結晶シリコン層１３ａが露出するように露光及び現像
工程によって前記第３感光膜２４をパターニングする。
そして、このパターニングされた第３感光膜２４をマス
クとして、露出した前記Ｐ型多結晶シリコン層１３ａに
Ｎ型不純物イオンを注入する。この際、前記Ｐ型多結晶
シリコン層１３ａのＰ型不純物の濃度は１０15〜１０18
atoms/cm3程度とし、前記Ｎ型不純物の濃度は１０18〜
１０21atoms/cm3程度とする。
を除去した後、前記フィルド酸化膜１６を含んだＰ型シ
リコン基板１１の全面に厚さ７０〜２００Å程度に第１
ゲート絶縁膜（酸化膜）１７を堆積する。各図（ｅ）に
示すように、前記第１ゲート絶縁膜１７上にＰ型多結晶
シリコン層１３ａ及び第３感光膜２４を順次堆積させ、
前記図６で説明した、フローティングゲート半導体層１
３が制御電極１４と交差するようになる部分の前記Ｐ型
多結晶シリコン層１３ａが露出するように露光及び現像
工程によって前記第３感光膜２４をパターニングする。
そして、このパターニングされた第３感光膜２４をマス
クとして、露出した前記Ｐ型多結晶シリコン層１３ａに
Ｎ型不純物イオンを注入する。この際、前記Ｐ型多結晶
シリコン層１３ａのＰ型不純物の濃度は１０15〜１０18
atoms/cm3程度とし、前記Ｎ型不純物の濃度は１０18〜
１０21atoms/cm3程度とする。
【００３８】図１２（ｆ）、図１４（ｆ）、図１６
（ｆ）、及び図１８（ｆ）に示すように、前記第３感光
膜２４を除去した後、さらにＰ型多結晶シリコン層１３
ａ上に第４感光膜２５を堆積させ、露光及び現像工程で
フローティングゲート領域を決めて、前記各高濃度のＮ
型不純物領域１２の間に当たる位置の第１ゲート絶縁膜
１７上にフローティングゲート半導体層１３を形成する
ように、他のＰ型多結晶シリコン層１３ａを選択的に除
去する。ここで、各図とも（ｅ）と（ｆ）の工程を替え
て行っても良い。即ち、Ｐ型多結晶シリコン１３ａを堆
積させてそれを選択的に除去して、先にフローティング
ゲート半導体層１３を形成してから、制御電極１４と交
差する部分に選択的にＮ型不純物イオンを注入してもよ
い。
（ｆ）、及び図１８（ｆ）に示すように、前記第３感光
膜２４を除去した後、さらにＰ型多結晶シリコン層１３
ａ上に第４感光膜２５を堆積させ、露光及び現像工程で
フローティングゲート領域を決めて、前記各高濃度のＮ
型不純物領域１２の間に当たる位置の第１ゲート絶縁膜
１７上にフローティングゲート半導体層１３を形成する
ように、他のＰ型多結晶シリコン層１３ａを選択的に除
去する。ここで、各図とも（ｅ）と（ｆ）の工程を替え
て行っても良い。即ち、Ｐ型多結晶シリコン１３ａを堆
積させてそれを選択的に除去して、先にフローティング
ゲート半導体層１３を形成してから、制御電極１４と交
差する部分に選択的にＮ型不純物イオンを注入してもよ
い。
【００３９】各図（ｇ）に示すように、前記フローティ
ングゲート半導体層１３を載せた第１ゲート絶縁膜１７
の全面に第２ゲート絶縁膜１８を堆積させ、第１Ｎ型多
結晶シリコン層１４ａ及びキャップ絶縁膜（酸化膜又は
窒化膜）２９と第４感光膜２６を順次堆積させる。この
とき、前記第２ゲート絶縁膜１８は酸化膜、或いは窒化
膜／酸化膜が積層された構造、或いは酸化膜／窒化膜／
酸化膜が積層された構造で形成され、前記第１Ｎ型多結
晶シリコン層１４ａのＮ型不純物の濃度は１０18〜１０
21atoms／cm3程度とする。
ングゲート半導体層１３を載せた第１ゲート絶縁膜１７
の全面に第２ゲート絶縁膜１８を堆積させ、第１Ｎ型多
結晶シリコン層１４ａ及びキャップ絶縁膜（酸化膜又は
窒化膜）２９と第４感光膜２６を順次堆積させる。この
とき、前記第２ゲート絶縁膜１８は酸化膜、或いは窒化
膜／酸化膜が積層された構造、或いは酸化膜／窒化膜／
酸化膜が積層された構造で形成され、前記第１Ｎ型多結
晶シリコン層１４ａのＮ型不純物の濃度は１０18〜１０
21atoms／cm3程度とする。
【００４０】各図（ｈ）に示すように、露光及び現像工
程で制御電極領域を決め、前記キャップ絶縁膜２９及び
第１Ｎ型多結晶シリコン層１４ａを選択的に除去して制
御電極１４を形成する。ここで、前記第１Ｎ型多結晶シ
リコン１４ａの替わりに金属を使用しても良い。
程で制御電極領域を決め、前記キャップ絶縁膜２９及び
第１Ｎ型多結晶シリコン層１４ａを選択的に除去して制
御電極１４を形成する。ここで、前記第１Ｎ型多結晶シ
リコン１４ａの替わりに金属を使用しても良い。
【００４１】各図（ｉ）に示すように、前記制御電極１
４を含んだ第２ゲート絶縁膜１８の全面に絶縁膜を堆積
させて、エッチバックして前記制御電極１４の側壁に絶
縁膜側壁２７を形成する。露出した第２ゲート絶縁膜１
８のほとんどが除去される。
４を含んだ第２ゲート絶縁膜１８の全面に絶縁膜を堆積
させて、エッチバックして前記制御電極１４の側壁に絶
縁膜側壁２７を形成する。露出した第２ゲート絶縁膜１
８のほとんどが除去される。
【００４２】最後に各図（ｊ）に示すように、前記制御
電極１４を含んだ第１ゲート絶縁膜１８上に第３ゲート
絶縁膜１９、高濃度の第２Ｎ型多結晶シリコン及び第５
感光膜を蒸着する。そして、露光及び現像工程によりパ
スゲート領域を決め、前記第２Ｎ型多結晶シリコンを選
択的に除去してパスゲート電極１５を形成する。ここ
で、パスゲート電極１５も金属で形成することができ
る。
電極１４を含んだ第１ゲート絶縁膜１８上に第３ゲート
絶縁膜１９、高濃度の第２Ｎ型多結晶シリコン及び第５
感光膜を蒸着する。そして、露光及び現像工程によりパ
スゲート領域を決め、前記第２Ｎ型多結晶シリコンを選
択的に除去してパスゲート電極１５を形成する。ここ
で、パスゲート電極１５も金属で形成することができ
る。
【００４３】以下、このように製造される本発明の半導
体装置の動作を説明する。まず、各セルにデータを記録
する方法を説明する。データ記録時には基板に２〜１０
Ｖの電圧を加え、制御電極１４はフローティングさせ、
記憶させるビット線は接地する。そして、パストランジ
スタ（Ｑ１，１〜Ｑｎ，ｎ）のゲート電極に５Ｖの電圧
を印加してパストランジスタをオン状態とする。記録は
最下位行から順に行う。最下位（ｎ）行のメモリセルに
記憶させる場合、そのパストランジスタのソース端に、
記録すべきデータの電圧を加える。データ「１」を記録
したければ、そのパストランジスタのソース端に「−３
Ｖ」を加え、データ「０」を記録したければ、「０Ｖ」
を加える。それにより、一行のメモリセルにデータが同
時に記録される。
体装置の動作を説明する。まず、各セルにデータを記録
する方法を説明する。データ記録時には基板に２〜１０
Ｖの電圧を加え、制御電極１４はフローティングさせ、
記憶させるビット線は接地する。そして、パストランジ
スタ（Ｑ１，１〜Ｑｎ，ｎ）のゲート電極に５Ｖの電圧
を印加してパストランジスタをオン状態とする。記録は
最下位行から順に行う。最下位（ｎ）行のメモリセルに
記憶させる場合、そのパストランジスタのソース端に、
記録すべきデータの電圧を加える。データ「１」を記録
したければ、そのパストランジスタのソース端に「−３
Ｖ」を加え、データ「０」を記録したければ、「０Ｖ」
を加える。それにより、一行のメモリセルにデータが同
時に記録される。
【００４４】このようにして最下位（ｎ）のセルにデー
タが全て記録されると、各行の最下位（ｎ）パストラン
ジスタのゲート電極を０Ｖとするか、或いはフローティ
ングさせて、最下位（ｎ）のパストランジスタをオフ状
態とする。次に、直前の（ｎ−１）のメモリセルに記録
するデータに応じて上記の方法で当該パストランジスタ
のソース端に電圧を印加する。このような方法で全ての
セルにデータを記録し、全てのパストランジスタをオフ
状態とする。他の実施形態でデータを記録するに際し
て、該当ビット線にー２〜７Ｖの電圧を印加し、基板を
接地して、前記方法によってデータを記録することがで
きる。
タが全て記録されると、各行の最下位（ｎ）パストラン
ジスタのゲート電極を０Ｖとするか、或いはフローティ
ングさせて、最下位（ｎ）のパストランジスタをオフ状
態とする。次に、直前の（ｎ−１）のメモリセルに記録
するデータに応じて上記の方法で当該パストランジスタ
のソース端に電圧を印加する。このような方法で全ての
セルにデータを記録し、全てのパストランジスタをオフ
状態とする。他の実施形態でデータを記録するに際し
て、該当ビット線にー２〜７Ｖの電圧を印加し、基板を
接地して、前記方法によってデータを記録することがで
きる。
【００４５】一方、このように記録されたデータを読み
出す方法を説明する。もし、図５でデータメモリ用の積
層形トランジスタＭ2,2 のデータを読み出そうとすると
仮定して説明する。全てのパストランジスタＱ1,1〜Ｑ
n,nをオフさせた状態で、第２ビット線Ｂ／Ｌ２には２
Ｖに事前充電(pre-charge)させ、第３ビット線Ｂ／Ｌ３
は接地し、第１ビット線Ｂ／Ｌ１は第２ビット線Ｂ／Ｌ
２と同一の電圧を印加するかフローティングさせる。
出す方法を説明する。もし、図５でデータメモリ用の積
層形トランジスタＭ2,2 のデータを読み出そうとすると
仮定して説明する。全てのパストランジスタＱ1,1〜Ｑ
n,nをオフさせた状態で、第２ビット線Ｂ／Ｌ２には２
Ｖに事前充電(pre-charge)させ、第３ビット線Ｂ／Ｌ３
は接地し、第１ビット線Ｂ／Ｌ１は第２ビット線Ｂ／Ｌ
２と同一の電圧を印加するかフローティングさせる。
【００４６】そして、読み出そうとするメモリセルＭ2,
2 のワード線Ｗ／Ｌ２に電圧を印加してセンス増幅器Ｓ
Ａ２を介してデータを読み出す。もし、データメモリ用
の積層形トランジスタＭ2,2 にデータ「１」が記録して
あれば、セルのソースとドレインとの間にチャンネルが
形成されないので、第１ビット線に印加された２Ｖの電
圧がセンス増幅器によって検出されて出力されるので、
データ「１」を読み出す。そして、データメモリ用の積
層形トランジスタＭ2,2 にデータ「０」が記録されてい
る場合には、データメモリ用の積層形トランジスタＭ2,
2 のソースとドレインとの間にチャンネルが形成される
ので、第２ビット線に印加された２Ｖの電圧が第３ビッ
ト線へ抜け出すので、センス増幅器ＳＡ２ではデータ
「０」が読み出される。
2 のワード線Ｗ／Ｌ２に電圧を印加してセンス増幅器Ｓ
Ａ２を介してデータを読み出す。もし、データメモリ用
の積層形トランジスタＭ2,2 にデータ「１」が記録して
あれば、セルのソースとドレインとの間にチャンネルが
形成されないので、第１ビット線に印加された２Ｖの電
圧がセンス増幅器によって検出されて出力されるので、
データ「１」を読み出す。そして、データメモリ用の積
層形トランジスタＭ2,2 にデータ「０」が記録されてい
る場合には、データメモリ用の積層形トランジスタＭ2,
2 のソースとドレインとの間にチャンネルが形成される
ので、第２ビット線に印加された２Ｖの電圧が第３ビッ
ト線へ抜け出すので、センス増幅器ＳＡ２ではデータ
「０」が読み出される。
【００４７】このとき、もしデータメモリ用の積層形ト
ランジスタＭ1,2 にデータ「１」又は「０」が記録され
ているとしても、第１ビット線Ｂ／Ｌ１をフローティン
グされているので、前記データメモリ用の積層形トラン
ジスタＭ1,2 のソース／ドレイン間にはチャンネルが形
成されない。従って、データの読み出しに何の問題もな
い。このような方法以外にも設計上の条件に応じていろ
んな方法でデータを書き込んだり読み出したりすること
ができる。
ランジスタＭ1,2 にデータ「１」又は「０」が記録され
ているとしても、第１ビット線Ｂ／Ｌ１をフローティン
グされているので、前記データメモリ用の積層形トラン
ジスタＭ1,2 のソース／ドレイン間にはチャンネルが形
成されない。従って、データの読み出しに何の問題もな
い。このような方法以外にも設計上の条件に応じていろ
んな方法でデータを書き込んだり読み出したりすること
ができる。
【００４８】
【発明の効果】以上説明した本発明の半導体メモリ装置
は下記の効果がある。 １．本発明は一般的なフラッシュＥＥＰＲＯＭのような
積層形トランジスタをメモリ素子として用いるが、一般
的なフラッシュＥＥＰＲＯＭセルの構造とは異なり、パ
ストランジスタを利用して積層形トランジスタのフロー
ティングゲートに電子を充電させたり、フローティング
ゲートに充電した電子を放電させたりしてセルの書込或
いは消去を行うので、ゲート絶縁膜内で電子捕獲が発生
しない。従って、データの書込或いは消去の制限が無
く、ＤＲＡＭとして使用することができる。 ２．一般的なＤＲＡＭではキャパシタをメモリ素子とし
て利用するが、本発明はキャパシタを使用しないので、
ＤＲＡＭに比べて単位セルの面積を小さくすることがで
き、集積度を向上させることができる。 ３．一般的なＤＲＡＭでは単位面積で大きいキャパシタ
ンスを得るために、トレンチ及び王冠形状にキャパシタ
を形成しなければならないので工程が複雑であったが、
本発明はキャパシタが不要なので工程が簡単である。
は下記の効果がある。 １．本発明は一般的なフラッシュＥＥＰＲＯＭのような
積層形トランジスタをメモリ素子として用いるが、一般
的なフラッシュＥＥＰＲＯＭセルの構造とは異なり、パ
ストランジスタを利用して積層形トランジスタのフロー
ティングゲートに電子を充電させたり、フローティング
ゲートに充電した電子を放電させたりしてセルの書込或
いは消去を行うので、ゲート絶縁膜内で電子捕獲が発生
しない。従って、データの書込或いは消去の制限が無
く、ＤＲＡＭとして使用することができる。 ２．一般的なＤＲＡＭではキャパシタをメモリ素子とし
て利用するが、本発明はキャパシタを使用しないので、
ＤＲＡＭに比べて単位セルの面積を小さくすることがで
き、集積度を向上させることができる。 ３．一般的なＤＲＡＭでは単位面積で大きいキャパシタ
ンスを得るために、トレンチ及び王冠形状にキャパシタ
を形成しなければならないので工程が複雑であったが、
本発明はキャパシタが不要なので工程が簡単である。
【図１】 一般的なＤＲＡＭセルの回路的構成図であ
る。
る。
【図２】 一般的なＤＲＡＭセルの構造断面図である。
【図３】 一般的なフラッシュＥＥＰＲＯＭセルの回路
的構成図である。
的構成図である。
【図４】 一般的なフラッシュＥＥＲＰＲＯＭセルの構
造断面図である。
造断面図である。
【図５】 本発明の半導体メモリ装置の回路的構成図で
ある。
ある。
【図６】 本発明による第１実施形態の半導体メモリ装
置のレイアウト図である。
置のレイアウト図である。
【図７】 図６のＡ−Ａ’線上の本発明による半導体メ
モリ装置の構造断面図である。
モリ装置の構造断面図である。
【図８】 図６のＢ−Ｂ’線上の本発明による半導体メ
モリ装置の構造断面図である。
モリ装置の構造断面図である。
【図９】 図６のＣ−Ｃ’線上の本発明による半導体メ
モリ装置の構造断面図である。
モリ装置の構造断面図である。
【図１０】 図６のＤ−Ｄ’線上の本発明による半導体
メモリ装置の構造断面図である。
メモリ装置の構造断面図である。
【図１１】 図６のＡ−Ａ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１２】 図６のＡ−Ａ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１３】 図６のＢ−Ｂ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１４】 図６のＢ−Ｂ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１５】 図６のＣ−Ｃ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１６】 図６のＣ−Ｃ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１７】 図６のＤ−Ｄ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
【図１８】 図６のＤ−Ｄ’線上の本発明による半導体
メモリ装置の工程断面図である。
メモリ装置の工程断面図である。
１１ シリコン基板 １２ 高濃度のＮ型不純物領域 １３ フロ−ティングゲ−ト電極 １３ａ Ｐ型多結晶シリコン １４ 制御電極 １４ａ、１５ａ Ｎ型多結晶シリコン １５ パストランジスタ １６ フィルド酸化膜 １７、１８、１９ ゲ−ト絶縁膜 ２０ バッファ酸化膜 ２１ 窒化膜 ２２、２３、２４、２６、２８ 感光膜 ２５ キャップ絶縁膜 ２７ 絶縁膜側壁
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 451 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 電荷を蓄積するフローティングゲート電
極を有し、且つマトリクス状に配列された複数個のメモ
リセルと、前記複数個のメモリセルの各々の 前記フローティングゲ
ート電極に電荷を充電させ、前記フローティングゲート
電極に充電した電荷を放電させるようにスイッチングす
る複数個のスイッチング素子と、 を備え、 前記複数個のスイッチング素子のうちの同一行の各スイ
ッチング素子は一つのゲートラインに連結されており、
同一列の各スイッチング素子は直列連結されている こと
を特徴とする半導体メモリ装置。 - 【請求項２】 フローティングゲートと制御ゲートを有
し、且つマトリクス状に配列される複数個のメモリセル
と、 前記各メモリセルのフローティングゲートに電荷を充電
させ、充電した電荷を放電させるようにスイッチングす
る複数個のスイッチング素子と、 同一行の各メモリセルの制御ゲートに共通に連結される
複数のワード線と、 同一列の各メモリセルのドレイン及び隣接する列の各メ
モリセルのソースに共通に連結される複数のビット線
と、 前記各ビット線に連結される複数個のセンス増幅器と、 を備え、 同一行の各スイッチング素子は一つのゲートラインに連
結されており、同一列の各スイッチング素子は直列連結
されている ことを特徴とする半導体メモリ装置。 - 【請求項３】 半導体基板と、 前記半導体基板上に一定間隔を置いて一方向に形成され
る複数個の不純物領域と、 前記不純物領域の間の前記半導体基板上に形成されて電
荷を蓄積する複数個のフローティングゲート電極と、 前記各フローティングゲート電極及び前記半導体基板の
上に一定間隔を置いて前記フローティングゲート電極に
対して垂直方向に形成される複数個の制御電極と、 前記各フローティングゲート電極及び前記半導体基板上
に一定間隔を置いて前記各制御電極の間に形成されるパ
ストランジスタと、 を備えたことを特徴とする半導体メモリ装置。 - 【請求項４】 パストランジスタは前記制御電極の間の
各フローティングゲート電極及び前記半導体基板上にパ
ストランジスタのゲート電極が形成され、前記パストラ
ンジスタのゲート電極の両側のフローティングゲート電
極を前記パストランジスタのソース及びドレイン領域と
することを特徴とする請求項３記載の半導体メモリ装
置。 - 【請求項５】 前記パストランジスタと前記フローティ
ングゲート電極との交差部分の半導体基板にはフィルド
絶縁膜が形成されることを特徴とする請求項３記載の半
導体メモリ装置。 - 【請求項６】 フィルド絶縁膜の替わりにチャンネル隔
離不純物領域が形成されることを特徴とする請求項３記
載の半導体メモリ装置。 - 【請求項７】 半導体基板と、 前記半導体基板上にアイランド状に形成されるフィルド
絶縁膜と、 前記各フィルド絶縁膜及び半導体基板上にわたり前記半
導体基板と絶縁して形成されるフローティングゲート電
極と、 前記フィルド絶縁膜の上側のフローティングゲート電極
上に形成されるパストランジスタと、 前記パストランジスタの間に隔離されて形成される制御
電極と、 を備えたことを特徴とする半導体メモリ装置。 - 【請求項８】 記第１導電型の半導体基板上にアイラン
ド状のフィルド絶縁膜を形成する段階と、 前記半導体基板に、前記フィルド絶縁膜の間の列方向に
第２導電型の不純物領域を形成する段階と、 前記フィルド絶縁膜を含んだ基板全面に第１ゲート絶縁
膜を形成する段階と、 前記第２導電型の不純物領域の間の前記フィルド絶縁膜
を含んだ第１ゲート絶縁膜上に第１導電型と第２導電型
の不純物層が繰り返されるようにフローティングゲート
電極を形成する段階と、 前記フローティングゲート電極を含んだ第１ゲート絶縁
膜の全面に第２ゲート絶縁膜を形成する段階と、 前記フローティングゲート電極に対して垂直方向に前記
フィルド絶縁膜の間の第２ゲート絶縁膜上に制御電極を
形成する段階と、 前記制御電極の間にパストランジスタのゲート電極を形
成する段階とを有することを特徴とする半導体メモリ装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR34120/1995 | 1995-10-05 | ||
| KR1019950034120A KR0179175B1 (ko) | 1995-10-05 | 1995-10-05 | 반도체 메모리 장치 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129837A JPH09129837A (ja) | 1997-05-16 |
| JP2847507B2 true JP2847507B2 (ja) | 1999-01-20 |
Family
ID=19429330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8281285A Expired - Fee Related JP2847507B2 (ja) | 1995-10-05 | 1996-10-03 | 半導体メモリ装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5687119A (ja) |
| EP (1) | EP0767498B1 (ja) |
| JP (1) | JP2847507B2 (ja) |
| KR (1) | KR0179175B1 (ja) |
| CN (1) | CN1163966C (ja) |
| DE (1) | DE69631315T2 (ja) |
| TW (1) | TW300338B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69732293D1 (de) * | 1997-08-27 | 2005-02-24 | St Microelectronics Srl | Herstellungsverfahren eines nativen MOS-P-Kanal-Transistors mit Verfahren für nichtflüchtige Speicher |
| US6054348A (en) * | 1998-05-15 | 2000-04-25 | Taiwan Semiconductor Manufacturing Company | Self-aligned source process |
| US6429495B2 (en) * | 1998-06-17 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with address programming circuit |
| US6110779A (en) * | 1998-07-17 | 2000-08-29 | Advanced Micro Devices, Inc. | Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride |
| TW399332B (en) * | 1998-08-12 | 2000-07-21 | United Microelectronics Corp | The structure of flash memory cell and the manufacturing method thereof |
| JP3344563B2 (ja) * | 1998-10-30 | 2002-11-11 | シャープ株式会社 | 半導体装置 |
| JP2000223590A (ja) * | 1999-02-04 | 2000-08-11 | Sony Corp | ゲート電荷蓄積形メモリセル |
| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6642111B1 (en) * | 2002-07-09 | 2003-11-04 | Powerchip Semiconductor Corp. | Memory device structure and method of fabricating the same |
| JP4346322B2 (ja) * | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| FR2891398A1 (fr) * | 2005-09-23 | 2007-03-30 | St Microelectronics Sa | Memoire non volatile reprogrammable |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US20090016118A1 (en) * | 2007-07-12 | 2009-01-15 | Silicon Storage Technology, Inc. | Non-volatile dram with floating gate and method of operation |
| US8391078B2 (en) * | 2008-02-12 | 2013-03-05 | Chip Memory Technology, Inc. | Method and apparatus of operating a non-volatile DRAM |
| US9029863B2 (en) * | 2012-04-20 | 2015-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9431253B1 (en) * | 2015-08-05 | 2016-08-30 | Texas Instruments Incorporated | Fabrication flow based on metal gate process for making low cost flash memory |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165896A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | フロ−テイングゲ−ト型不揮発性メモリ素子 |
| JPS62155568A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0817209B2 (ja) * | 1987-10-16 | 1996-02-21 | 松下電子工業株式会社 | 半導体装置 |
| JP2500871B2 (ja) * | 1991-03-30 | 1996-05-29 | 株式会社東芝 | 半導体不揮発性ｒａｍ |
| JP3114155B2 (ja) * | 1991-08-05 | 2000-12-04 | 日本電信電話株式会社 | アナログメモリ素子 |
| JPH05243522A (ja) * | 1992-03-02 | 1993-09-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| US5336937A (en) * | 1992-08-28 | 1994-08-09 | State University Of New York | Programmable analog synapse and neural networks incorporating same |
| US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| US5554552A (en) * | 1995-04-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof |
| US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
| US5753952A (en) * | 1995-09-22 | 1998-05-19 | Texas Instruments Incorporated | Nonvolatile memory cell with P-N junction formed in polysilicon floating gate |
-
1995
- 1995-10-05 KR KR1019950034120A patent/KR0179175B1/ko not_active IP Right Cessation
-
1996
- 1996-03-08 TW TW085102839A patent/TW300338B/zh not_active IP Right Cessation
- 1996-05-07 US US08/646,152 patent/US5687119A/en not_active Expired - Lifetime
- 1996-06-26 CN CNB961086467A patent/CN1163966C/zh not_active Expired - Fee Related
- 1996-08-28 EP EP96113764A patent/EP0767498B1/en not_active Expired - Lifetime
- 1996-08-28 DE DE69631315T patent/DE69631315T2/de not_active Expired - Lifetime
- 1996-10-03 JP JP8281285A patent/JP2847507B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-19 US US08/879,135 patent/US5950088A/en not_active Expired - Lifetime
- 1997-06-19 US US08/879,317 patent/US5998827A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0179175B1 (ko) | 1999-03-20 |
| JPH09129837A (ja) | 1997-05-16 |
| US5950088A (en) | 1999-09-07 |
| DE69631315T2 (de) | 2004-10-21 |
| EP0767498A1 (en) | 1997-04-09 |
| DE69631315D1 (de) | 2004-02-19 |
| EP0767498B1 (en) | 2004-01-14 |
| CN1163966C (zh) | 2004-08-25 |
| CN1147674A (zh) | 1997-04-16 |
| US5998827A (en) | 1999-12-07 |
| TW300338B (en) | 1997-03-11 |
| US5687119A (en) | 1997-11-11 |
| KR970024197A (ko) | 1997-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2847507B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US8278700B2 (en) | Semiconductor device | |
| US5677867A (en) | Memory with isolatable expandable bit lines | |
| US5099297A (en) | EEPROM cell structure and architecture with programming and erase terminals shared between several cells | |
| US5506431A (en) | Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications | |
| US5604366A (en) | Floating gate memory device having discontinuous gate oxide thickness over the channel region | |
| KR100311486B1 (ko) | 반도체메모리장치및그의제조방법 | |
| US20030157763A1 (en) | Semiconductor memory and its production process | |
| JP3696791B2 (ja) | 半導体記憶装置 | |
| JPH10189891A (ja) | 不揮発性メモリ及びその動作方法 | |
| JP3233998B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7940574B2 (en) | Nonvolatile semiconductor memory and method of driving the same | |
| JPH0997849A (ja) | 半導体装置 | |
| US5166904A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| US5592003A (en) | Nonvolatile semiconductor memory and method of rewriting data thereto | |
| US5814855A (en) | Nonvolatile memory device and method of manufacturing same | |
| WO1983003166A1 (en) | An electrically alterable, nonvolatile floating-gate memory device | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| US7274592B2 (en) | Non-volatile memory and method of controlling the same | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| JPH06350097A (ja) | 不揮発性半導体記憶装置 | |
| JP3090738B2 (ja) | 不揮発性半導体記憶素子 | |
| JPH0555600A (ja) | 半導体不揮発性記憶装置 | |
| JPH05121749A (ja) | 電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法 | |
| JP2635638B2 (ja) | 不揮発性半導体メモリ装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071106 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081106 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091106 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101106 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111106 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131106 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |