TW300338B

TW300338B - Semiconductor memory device and process thereof

Info

Publication number: TW300338B
Application number: TW085102839A
Authority: TW
Inventors: Keun-Hyung Park
Original assignee: Lg Semicon Co Ltd
Priority date: 1995-10-05
Filing date: 1996-03-08
Publication date: 1997-03-11
Also published as: KR0179175B1; JPH09129837A; US5950088A; JP2847507B2; DE69631315T2; EP0767498A1; DE69631315D1; EP0767498B1; CN1163966C; CN1147674A; US5998827A; US5687119A; KR970024197A

Description

經濟部中央標準局貞工消费合作社印裝 A7 B7五、發明説明（I ) 本發明係有關於一種半専體記憶體，尤其是，半導體記憶元件及其製造方法，其能被使用如一種沒有電容的動態隨機存取記憶體單元。最近，半導體記憶體市場已經成功。在該類型公司中 *已經積極的進展研究有關於超大型積體電路。然而，須知超大型積體電路及大容量在目前的基本結構有其限制。因此，一種新的記憶體元件型式是被需求的〇一般而言，數種記憶體元件有各別的特性。例如，DRAM記憶體元件不被限定在它的範圍，但是因為一個單位單元係由一儲存電容及一電晶體所組成而在密度表現方面不佳。換句話說* 一電氣可消除可程式化記憶體（EEPROM)元件是由一堆電晶體所組成。穿過一薄的氧化物薄膜險道，一浮接的聞極係由電子充電或者被充電的電子係從浮接的擲閘極放電，藉以執行"可程式化〃或〃消除〃之作用。因此，其密度是良好的，但其範圍被限定在大約1〇7。在傳統記憶體中，DRAM及EEPROM與參閱附圖將會被說明如下。圖一係為一般DRAM單元電路圖。圖二係顯示一般DRAM 單元结構之剖面圖。傳統DRAM單元係由包括一位元線（B/L )，一字元線（ W/L)，一存取電晶體（Ml)，一儲存電容（Cs)，及一感測放大器（SA)所構成。 -3- --------{'裝------訂------- (請先閱讀背面之注意事項再填寫本页) 本紙張尺度逋用中國國家標準（CNS )八衫見格（210><297公釐） 83. 3.10,000 經濟部中央標準局員工消费合作社印装 A7 B7五、發明説明（y) 參照該结構，存取記憶體（Ml)的閘極（G )係連接至字元線（W/L )。存取記憶體（Ml)的汲極（D )係連接至儲存電容（Cs)的第一電極。儲存電容（Cs)的第二電極係連接至多砂單元板。位元線（B/L )係連接至慼測放大器（SA)之一輸入端。感測放大器（SA)之另一輸入端係連接至參考電魔（ Vref )。如圖二所示DRAM單元的结構有一前述的電路架構。那是，一P型砂基體1被分割成一場區域及一作用區域’且一場氧化物薄膜2被形成在場區域上。一閘極絕緣薄膜3及一鬧極電極4被順序曼放至P型砂基體1的作用區域上。源極/汲極區域（S，D)，是N型雜質區域，係形成在鬧極電極4兩邊上的基體，藉以製組成存取電晶體。更進一步地，電容的第一電極6被形成在存取電晶體 (Ml)的源極區域（S )上。一電介質薄膜7及第二電極8係堆放置該電容的第一電極6之表面上。此外’位元線（B/L )係連接至存取記憶體（Ml)的汲極區域（D )。於此，未描述的參考數字係為絕緣薄膜5及9。如上所述之傳統DRAM架構的運作將於下說明。首先，在此運作期間，假設P型砂基體是接地的且一 Vcc的電壓（5V)係供應至電容的第二電極8。如果如此，在第二電極8下面的P型矽區域表面内，連同一反轉層的構造，電子被聚集。在反轉層下面，一空虛層被形成。 -4- —：—：----{.裝------訂-----卜沐 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 83,3. 10,000 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（孑）於是，為了寫入一資料”1 ”於任何一個單元内，供應至位元線的5V係連接至上述單元的存取電晶體（Ml)之汲極 (D )。於此同時，供應至字元線的5〜6V電應脈衝係連接至上述單元的存取電晶體（Ml)之閘極（G )。如果如此，該存取電晶體係於”〇Ν”的狀態，以使上述單元的存取電晶體源極之電位降至5V。此時，在第二電極8下面的Ρ型砂區域表面內形成的反轉層電位將多少會低於5V。這是因為供應第二電極8的 5V電壓從設置在第二電極8下面，儲存電容的電薄膜掉落 —呰程度。於是’在第二電極8下面的Ρ型砂區域表面内形成的反轉層所儲存之電子流進存取記憶體（Ml )的來源區域內，其電子能量狀態是低的。因此，一個空電位的井是被形成在第二電極8下面的P型砂區域表面内。這樣的狀態Μ二進制糸統而言係顯示邏輯” 1 ”。為了寫入一資料”0 ”於任何一個單元内，上述的單元中連接至存取記憶體汲極的位元線（B/L )是接地的。同時 ’一 5〜6V的電壓、脈衝係供應至連接於上述單元中存取電晶體閘極之字元線（W/L )。如果如此，這些電子有一高的電子能量從存取記憶體 (Ml)的來源區域流動至形成在ρ型矽基體的表面空電位的井內，藉此填滿空電位的井。於是，這些電子係被儲存在電容下面的P型砂基體表面的反轉層内。 -5- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 83. 3.10,000 (請先閱讀背面之注意事項再填寫本頁) 裝·

、1T A7 B7 300368 五、發明説明（令）這樣的狀態Μ二進制糸統而言係顯示邏輯”〇 ”。 (請先聞讀背面之注意事項再填寫本頁) 為了從一個單元謓取資料，上述單元的位元線（B/L ) 係預充電至0.5Vcc(〜2.5V)，且然後，一5〜6V電壓脈衝係供應至上述單元的字元線。如果如此，充電至上述單元中儲存電容内的電荷係流至位元線（B/L )，藉此改變位元線（B/L )的電位。因感測放大器（SA)是一個比較電路，如果位元線的電位是高於參考電壓（〜0.5Vcc)，係謓取邏輯”1 ”。如果上述電位係低於參考電Μ，係讀取邏輯”〇 ”。同時，位元線（B/L )的變動電位（aVM系由下列的方程式（1 )表示。 △V = ±.0.5V (Cs) / (Cs + Cb) .......... (1) 於此，Cs表示儲存電容的靜態電容量，而Cb表示位元線的靜態電容量。更進一步地，在方程式（1 )中，〇)符號代表著儲存在單元内的邏輯”1 ”的型式。（-)符號代表著儲存在單元內的邏輯”0 ”的型式。經濟部中央標準局員工消費合作社印製於是，在參考電歷及位元線電壓之間的最小電位差，能被一個感測放大器所區別，這是一種感測放大器的差異能力，這種感測放大器的差異能力在先前的1M DRAM的型式大約是150〜200 mV ° 因此，為了使AV髙於15〇mV，在方程式（1 )内的Vcc是 5V的狀態，位元線靜態電容量（Cb)與儲存電容的靜態電容 * (Cs) (r = Cb/Cs )白勺 bb率必須<]、方令 15 〇 -6- 83. 3.10,000 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐）經濟部中央標率局貝工消费合作社印装 A7 B7_五、發明説明（f) 依據先前公開的報告，在1M DRAM型式^中，〇3是3〇〜 60fF及Cb是250〜500fF。更進一步地，r是維持在7〜15 間。在如此的一般DRAM單元中，藉由減低簞元區域的大小，能使積體穗健的增加。然而，感測放大器的差異能力及位兀線的靜態電容量如比較單:rc大小的減少最，不能被減少。更進一步地，儲存電容的靜態電容最如比較單元區域大小的減少量，不能被減少。再者，在DRAM—個最重要的可靠度問驄上，為了避免 ”軟體錯誤”問題，維持儲存電容之靜態電容最的大小不變是必須的。由於這個理由，不管DRAM積體的德健增加及單元面積大小的縮小，儲存電容的靜態電容馕衰微是小的。例如’在256K DRAM的型式，一'設計的方式大約使用 2麵。在256M DRAM的型式，一設計的方式大約使用〇 25 « m。因此單元的面積大約小了 1 〇〇倍。然而，如果比較儲存電容的靜態電容最，256K DRAM 大約是40fF及256M DRAM大約是25fF。因此，靜態電容量大約減少1.5倍。在如此一般的DRAM中，不管積體的增加f諸存電容的靜態電容量必須維持幾乎相同的大小。因此有〜積體本身限制的問題。更進一步地，當該單元面積縮到最小時為了形成儲存電容*在基體内形成一溝藉以形成儲存電容，或使用—堆 β電容形成儲存電容。因此，該半導體製造過程變得複雑 -7- --.------ί .装------訂------{"沐 (請先閣讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家橾率（CNS )从規洛（210Χ297公嫠〉 83. 3.10,000 經濟部中央標準局貝工消費合作社印策 A7 B7五、發明説明（‘）。在半導體製造公司中，嚴重的存在半導體製造過程成本增加之問題。其間，圖三係一般快閃式EEPROM單元的電路圖。圖四係顯示一般快閃式EEPROM單元結構的剖面圖。一般EEPROM單元包含一具有堆盤鬧即電晶體結構的浮接閘極崩潰金氧半導體（FAMOS )，每一個單元的控制蘭極係連接至一字元線（W/L )。每一·個單元的汲極（D )係連接至一位元線（B/L )。每一個單元的源極係連接至一共用來源線（C. S )。更進一步地，每一個位元線（B/L )係連接至一感測放大器之一輸入端（SA)。感測放大器另一個輸入端係連接至參考電壓（Vref)。如圖四所示，一般EEPROM單元的結構有前述的電路駕構。換言之，一浮接閘極（F.G )及一控制蘭極（C.G )是被順序堆鲞在一P型砂基體1上。於浮接鬧極兩邊（F.G )的 P型基體內形成有N型雜質區域的來源區域（S )及汲極區域（D )。於此，在砂基體、浮接閘極（F.G )及控制閘極（C.G ) 之間形成有一絕緣薄膜。絕緣薄膜在浮接閘極（F . G )與控制閘極（C.G )間的厚度，相當於一般電晶體閘極絕緣薄膜的厚度。在浮接閘極（F.G )與矽基體1之間，形成一大約較少於100A的氧化物薄膜六。女DXtt ——般白勺EEPROM蓮作女口下戶斤述。一3 一丨^——；----f.裝------訂--------ί線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐〉 83.3.10,000 經濟部中央標準局貝工消費合作社印策 A7 B7 五、發明説明（7 ) 首先，為了寫入資料”1 ”於一單元内，7〜8V電壓係供應至相當於上述單元的位元線（B/L )。一12〜13V的電壓脈衝係供應至字元線（W/L )。該源極（S )與基體係為接地。如果如此，在汲極（D )與基體之間，該崩潰發生在P -N接面内*藉以產生熱電子。如上所述熱電子的一部份產生一較高於在基體與鬧極氧化物薄摩間的潛在熱能的熱能。然後，它們從基體覆蓋於閘極氧化薄膜及進入浮接閘極，以使它們儲存在其中。於此時，如儲存在浮接閘極（F.G )内的電子數量是逐漸地增加，該單元的臨界電壓將被增加。通常，”寫入”的執行使單元的臨界電壓超過7V。如果這些電子是一次被儲存在浮接閘極（F.G )内，因為在浮接閘極（F.G )與絕緣薄膜之間的潛在高熱能係完全地圍住浮接閘極，該自然的電子放電數量是可以忽略的小。因此，被儲存的電子數量幾乎維持幾年不用充電。該單元如此的狀態係顯示二進位糸統的邏輯” 1 ”。消除如上所述寫入在一單元内的資料係如下所述。從另一方面來說，該基體與控制閘極（C.G )是被接地。一 12〜13V的電壓脈衝係供應至共同來源線（C.S)。如果如此，由於這個挖穴的現象，這些儲存在浮接閘極（F.G )内的電子從浮接閘極（F.G )通過該薄的閘極氧化物薄膜，且然後被充電至源極（S )。於此時，如果這些電子儲存在浮接閘極（F.G )内的充 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 83.3.10,000 --1---„----「裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印策 A7 B7___ 五、發明説明（f) 電數量是逐漸地增加，該單元的臨界電壓將開始減少。通常單元的臨界電壓必須是小於3V。因此，該單元如此的狀態係、顯示二進位糸統的邏輯” 0，，。其間，謓取儲存在一個單元内的簧料係如下所述。從另一方面來說，1〜2V的電壓係供應至連接於單元的該單元汲極（D )的位元線（B/L )。該基體及源極（S )是接地的。然後，一 3〜5V的脈衝電壓係供應至連接於單元控制蘭極（C.G )的字元線（W/L )。於此時，儲存在單元内的資料”1 ”的型式，單元變成 ”截止”之狀態，以使充電於位元線（B/L )内的電荷不會放電並維持它的狀態。更進一步地，儲存在單元内的資料”〇 ”的型式，單元變成”導通”之狀態，以使充電於位元線（B/L )内的電荷由單元被放電至源極（S )。因此，位元線（B/L )的電位是在接地之狀態。感測放大器（SA)連接至位元線（B/L )確認前述位元線的電位差異，藉此謓取單元的儲存資料。在前述一般的快閃式EEPR0M的型式中，；必須形成DRAM 單元所需的儲存電容，以使單位單元的面積得以減少。另外*這個過程能被簡單化。

然而，在DRAM中，資料的可程式化/刪除次數是不受限制。另一方面，在EEPR0M中，資料的可程式化/刪除的可能次數通常被限定在少於1〇7。因此，存在著快閃式EEP -10- 本紙張尺度適用中國國家標準（CNS ) Α4说格（210Χ297公釐） 83.3. 10,000 ——：--：----{.裝------訂------ί線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7___ 五、發明説明（t ) ROM不能取代DRAM而在大部份應用中使用的問題。這是因為，在程式化及刪除期間，當這些電子通過鬧極薄膜時，注入電子的一部份在閘極氧化物薄膜内被捕捉。因為資料的程式化/刪除次數增加，不捕捉的數量係逐漸地增加，因此造成閘極氧化物薄膜的退化。如果該閘極氧化物薄膜如前所述的退化，該程式化及刪除的速度將降低。如果程式化及刪除的次數不能加以控制，該程式化的臨界電壓將會減少而該刪除的臨界電壓將會增加，連同資料的程式化/刪除次數將會增加。因此，所諝的封窗現象發生，所以當超過預定的次數，裝置將無法執行資料的程式化/刪除。為了解決前述的習用問題，本創作之主要目的係提供一種半導體記憶元件，其中每一個單元包含一藉由使用 AM及EEPROM優點的電晶體，所以該積體將被改良且資料的程式化/刪除次數將不受限制。為完成本發明的目的，本發明所提供的半導體記憶元件包含一有浮接閘電極儲存電荷的記憶單元，及一切換元件Μ電荷對浮接閘電極充電及切換以便使被充電在浮接閘電極内的電荷放電。更進一步地，為完成本發明的目的，本發明係提供一種半導體記憶元件的製造方法，包含準備第一導電型的半導體基體的步驟；在第一導電型的半導體基體上形成一島型的場位絕緣薄膜；在第一導電型的半導體基體上在埸絕緣薄膜之間以圓柱方向形成一第二導電型的雜質區域；在 -11- 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公嫠） 83. 3.10,000 --'------^ 裝------訂------ (請先閱讀背面之注意事項再填寫本頁) Α7 Β7 五、發明説明（ f〇) 基體全部的表面上形成的第一閘極絕緣薄膜包含埸絕緣薄膜；在第一鬧極絕緣薄膜包含在第二導電型的雜質區域之間的場絕緣薄膜上，形成一浮接閑電極以使第一導電型及第二導電型的雜質區域能被重複；在第一閘極絕緣薄膜的全部表面上所形成的第二閘極絕緣薄膜包含浮接鬧電極；在場絕緣薄膜之間Μ浮接閘電極的垂直方向，於第二閘極絕緣薄膜上形成一控制電極；及在控制電極之間形成一通過電晶體的閘電極。本發明之其他目的與構造，將藉由Μ下詳細之說明而使之明確•同時，參閲所附各圖，更可使該構造得以被揭示明瞭，說明如后：圖式說明：圖一係一般DRAM單元的電路圖；圖二係顯示一般DRAM單元结構的剖面圃；圖三係一般快閃式EEPROM單元的電路圖；圖四係顯示一般快聞式EEPROM單元結構的剖面圖；圖五係依據本發明半導體記憶元件的電路圖；經濟部中央標準局貝工消費合作社印製圖六係依據本發明第一實施例的半導體記憶元件之配置圖；圖七係為圖六的A-A ’剖面圖，其顯示依據本發明半導體記憶元件的結構；圖八係為圖六的B-B’剖面圖，其顯示依據本發明半導體記憶元件的結構； -12- 83. 3.10,000 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐）經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（丨Ο 圖九係為圖六的C-C’剖面圖•其顯示依據本發明半導體記憶元件的結構；圖十係為圖六的D-D’剖面圖，其顯示依據本發明半導體記憶元件的結構；圈十一至圖Η--**3係顯示圖六的Α-Α’剖面圖，用以說明依據本發明半導體記憶元件的製造方法；圖十二a至圖十二j係顯示圖六的Β-Β’剖面圖，用以說明依據本發明半導體記憶元件的製造方法；圖十三a至圖十三J係顯示圖六的C-C ’剖面圖，用以說明依據本發明半導體記憶元件的製造方法；圖十四a至圖十四J係顯示圖六的D-D’剖面圖，用Μ 說明依據本發明半導體記憶元件的製造方法。以下*本發明的半導體製造方法與參閱附圖將會被說明。圖五係依據本發明半導體記憶元件的電路圖。圖六係依據本發明第一實施例的半導體記憶元件之配置圖。圖七係為圖六的A-A ’剖面圖，其顯示依據本發明半導體記憶元件的结構。圖八係為圖六的B-B’剖面圖，其顯示依據本發明半導體記憶元件的结構。圖九係為圖六的C-C’剖面圖，其顯示依據本發明半導體記憶元件的結構；圖十係為圖六的D-D ’剖面圖，其顯示依據本發明半導體記憶元件的结構 Ο 首先，依據本發明半導體記憶元件的電路結構中，複 -13- --^-------{丨裝------訂-----(線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 83. 3.10,000 經濟部中央梂準局貝工消费合作社印製 A7 _ B7_五、發明説明（f>) 數個記憶體輩元（堆叠電晶體Ml 1〜Μη3係作為資料記憶體 )有一浮接閘極（F . G )及一控制閘極（C . G )被安排。相當於作為資料記憶體之堆盤電晶體（Mil〜Μη3)，形成有通過電晶體Ql 1〜Qn3以便將電荷對作為資料記憶體之堆曼電晶體（Mil〜Mn3)的每一個浮接聞極（F. G )充電及將這座被充電的電荷放電，且執行單元的程式化或刪除。此外，在如上所述的半導體記憶元件结構內，每一個作為資料記憶體之堆盤電晶體相同列的控制聞極（C . G )係連接至一字元線（W/L1〜W/Ln)。每一個作為資料記憶體之堆叠電晶體相同行的汲極（D )及每一個作為資料記憶體之堆®電晶體鄰近的行的源極（D )係共同的連接至各別的位元線（B/L1 〜B/L3) ° 再者，感測放大器（SA)的一個輸入端係連接至每一個位元線（B/L1〜B/L3)且一參考電壓係供應至另一個輸入端。每一個位元線（B/L1〜B/L3)的終端係為浮接。相同列的每一個通過電晶體Ql 1〜Qn2係連接至一聞線 (G/L1〜G/Ln)。相同行的每一個通過電晶體Q11〜Qn2係以串連的方式連接。頂端的汲極端則為浮接。依據本發明一實施例的半導體記憶元件之结構有如圖六，圖七，圖八*圖九及圖十所示之架構。即，如圖六所示，複數個高濃度N型雑質區域12係分別地以一定距離的間隔，且以一個方向在P型矽基體內形成，將被作為位元線。在P型砂基體上於各別地高濃度N 型雜質區12之間，形成用Μ儲存電荷的複數個浮接閘極半 -14- --^-------{—装------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210Χ297公釐） 83. 3.10,000 經濟部中央揉準局貝工消费合作社印裝 A7 B7 五、發明説明（丨多）導體層（多結晶狀的矽）13M便從P型矽基體絕緣。再者，再這基體上，作為字元線的複數個控制電極於浮接蘭極半導體曆13有關的垂直方向以一定距離的間隔分別地形成。在基體上於各別的控制電極14之間，有形成複數個通過閘電極15用以控制每一個通過電晶體（Mil〜Mn2) 〇於此，在控制電極14之下的浮接閘極半導體層13係形成有一高濃度的N型雜質層（N+)。在通過鬧電極15之下的每一個浮接閘極半導體層13係形成有一 P型雜質層（P )。再者，於砂基體内形成一島型的場氧化物薄模，在此部份之下通過閘電極係交叉浮接閘極半導體層13。本發明的半導體記憶元件有前述的配置，將會更仔细的說明如下。首先，於圖六内所示控制電極的剖視圖係顯示於圖七内0 作為位元線的高濃度N型雜質區域12M —定距離的間隔分別地形成在P型砂基體11内。一第一鬧絕緣f#膜17係形成在P型砂基體全部的表面上。一浮接閘極半導體層13係在第一閘絕緣薄膜17上於各別地高濃度N型雜質區域12之間形成。一第二閘絕緣薄膜18係形成在P型砂基體11全部的表面上包含浮接閘極半導體層13。一控制電極14係形成在第二閘絕緣薄膜18上。再者，於圖六內所示通過閘電極方向的剖視圖係顯示 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 83. 3. 10,000 --------{-裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7____ 五、發明説明（^4) 於圖八内。作為位元線的髙濃度Ν型雜質區域12以一定距離的間隔分別地形成在Ρ型砂基體11内。一島型的場氧化物薄膜16係形成在Ρ型矽基體上，在此部份每一個浮接鬧極半導體層13與每一個通過鬧電極相交。第一閘極絕緣薄膜17係形成在Ρ型矽基體11全部的表面上。浮接閘極半導體層13在第一閘極絕緣薄膜17上於各別的高濃度Ν型雜質區12之間形成。第二閘極絕緣薄膜18係形成在Ρ型砂基體11全部的表面上包含浮接閘極半導體層13。一通過鬧電極15係形成在第二閘極絕緣薄膜18上。再者，於圖六內所示浮接閘極半導體層方向的剖視圖係顯示於圖九內。島塑的場氧化物薄膜16係形成在Ρ型矽基體上，在此部份浮接閘極半導體層13與通過閘電極相交。第一閘極絕緣薄膜17係形成在Ρ型矽基體11全部的表面上。浮接鬧極半導體層13係形成在第一鬧極絕緣薄膜17上。第二閑極絕緣薄膜18係形成在Ρ型砂基體11全部的表面上包含浮接閘極半導體層13。複數個控制電極14係Μ —定距離的間隔分別地形成在第二閘極絕緣薄膜18上。複數個通過閘電極15在第二閘極絕緣薄膜18上於各別的控制鬧極14之間形成，Μ便藉由控制電極14及絕緣薄膜19加Μ絕緣。再者，於圖六内所示高濃度Ν型雜質區方向的剖視圖一 16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 83. 3.10,000 --r------{-裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（/jT) 係顯示於圖十内。高濃度N型雜質區12係形成在P型砂基體内，將被作為位元線。第一閘極絕緣薄膜17與第二閘極絕緣薄膜18係形成在 P型矽基體11全部的表面上。複數個控制電極14係Μ—定距離的間隔分別地形成在第二閘極絕緣薄膜18上。複數個通過閘電極15在第二閘極絕緣薄膜18上於各別的控制閘極 14之間形成，Μ便藉由控制電極14及絕緣薄膜19加Μ絕緣〇上述结構的本發明半導體記憶元件的製造方法將被說明如下。圖Η--a至圖Hi--- j係顯示圖六的A-A’剖面圖，巧以說明依據本發明半導體記憶元件的製造方法。圖十二 a至圖十二j係顯示圖六的B-B’剖面圖，用Μ說明依據本發明半導體記憶元件的製造方法；圖十三a至圖十三j係顯示圖六的C-C’剖面圖，用以說明依據本發明半導體記憶元件的製造方法；圖十四a至圖十四j係顯示圖六的D-D* 剖面圖，用Μ說明依據本發明半導體記憶元件的製造方法〇首先，如圖Η · a，圖十二a，圖十三a，圖十四a 所示，一緩衝氧化物薄膜20，一氮化物薄膜21及一第一電阻薄膜22係順序形成在P型基體11上。一島型的場區域係被定義在曝光及顯像過程中，藉以選擇脫去場區域的氣化物薄膜21。如圖-f--'b，圖十二b，圖十三b及圖十四]3所示， -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 83. 3. 10,000 ——一------f -裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7___ 五、發明説明（β) Ρ型砂基體11是被熱氧化，藉此在場區域内形成一場氧化物薄膜16。然後，第一電姐薄膜22，氮化物21及氧化物薄膜被脫去。於此，代替使用場氧化物薄膜16，係可能藉由植入 Ρ型離子而形成通道絕緣區域。如圖Η ' c，圖十二C，圖十三C及圖十四C所示，一第二電阻薄膜23被沈澱。透過曝光及顯像過程，一位元線區域被定義Μ便分別地Μ—定的距離留間隔。一髙濃度的Ν型離子被植入在Ρ型矽基體11上，藉以形成一高濃度的Ν型雜質區12。此時，一氧化物薄膜20a係形成在該高濃度Ν型雜質區域12所形成的部位上。如圖十一 d，圖十二d，圖十三d及圖十四d所示，第二電阻薄膜23被脫去。在P型熾基體11的全部表面上包含場氧化物薄膜16，一第一閘極絕緣薄膜（氧化物薄膜）17 所沈殿的厚度大約是70〜200 A。如圖十一' e，圖十二e，圖十三e及圖十四e所示，一 P型閘極複晶矽層13a及一第三電阻薄膜24順序沈灘在第一閘極絕緣薄膜17上。透過曝光及顯像過程，第三電阻薄膜24被打樣Μ便對P型複晶砂層13a曝光，且在此部位一控制電極1 4與一浮接閘極半導體層13交叉。然後，使用被打樣的第三電阻薄膜2 4如同一罩蓋，一 N型雜質雛子係被植入在已曝光的P型複晶矽層13a上〇一 18一本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） 83.3.10,000 ----·----{-裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 3〇〇3όβ Α7 Β7 五、發明説明（/)) 此時，P型複晶砂曆13a的P型雜質濃度大約是1〇ι 5 〜1018 atoms/cm3aN型雜質離子植入法濃度大約是1〇ιβ 〜1021 atoms/cm3 ° 如圖-I--f，圖十二f，圖十三f及圖十四f所示，第三電阻薄膜24被脫去。然後，一第四電阻薄膜25又被沈澱在P型複晶砂層13a上。一浮接鬧極區域係透過曝光及顯像過程被定義。P型複晶砂層13a係選擇性地被脫去，藉由在第一閘極絕緣薄膜上於各別的高濃度N型雜質區域 12之間形成一浮接閘極半導體層12。於此，改變於圖十一，圖十二，圖十三及圖十四内的 (e )及（f )的過程即不重要。換言之，P型複晶矽層13a係被沈澱及選擇性地脫去，藉以形成浮接閘極半導體層13。然後，N型雜質離子係被選擇性的植入在浮接閘極半導體層13與控制電極14交插的部位上。經濟部中央標準局貝工消費合作社印裝如圖^ '8，圖十二g，圖十三g及圖十四g所示* 一控制電極區域係透過曝光及顯像過程定義。然後，管帽絕緣薄膜29及第一 N型複晶砂層14a係被選擇性地脫去，藉此形成一控制電極14。於此*其係可能使用一金靥，代替使用第一N型複晶石夕層14a 。如圖十一，圖十二i，圖十三i及圖十四i所示* 一絕緣薄膜係神沈灘在第二閘極絕緣薄膜18全部得表面上，包含控制電極14及向後地施行蝕刻法，藉Μ在控制電的 -19- 83. 3.10,000 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）經濟部中央標準局貝工消費合作社印製 A7 B7__ 五、發明説明（你） 14的邊牆上形成一絕緣邊牆27。此時，被曝光的大多數第二鬧極絕緣薄膜18被脫去。如圖-i--'«5，圖十二J，圖十三j及圖十四j所示，一第三閘極絕緣薄膜19，一高濃度第二N型複晶砂15a及第六電阻薄膜28係被沈殺在第一閘極絕緣薄膜18上包含控制電極14。然後’一通過閑極區域係透過曝光及顯像過程定義。第二N型複晶矽層15a係被選擇性地脫去，藉以形成通過鬧極區域15。於此，一金靥係作為構成通過鬧電極的原料。 Μ上所述之本發明半導體元件的運作將被說明如下。首先，再每一個單元内記錄資料的方法將被說明如下 Ο 當一資料被記錄時，大約2〜10V的電壓係供應至基體。全部的控制電極14被浮接，且相對應的位元線係被接地的。 —5V電歷係供應至全部通過電晶體（Q1：l〜Qn2)的閘電極，藉以導通全部的通過電晶體。將被記錄在最底層的記憶體元件l〇w (n)内對應於資料的電壓係供應至通過電晶體的源極端。如果我們想要記錄一資料” 1 ”，” -3V ”係供應至相對應通過電晶體的源極端。如果我們想要記錄一資料”0 ”， ”〇V ”係供應至相對應通過電晶體的源極端。因此，在相同的時間資料被儲存在一個低的記憶體單一 20 一本紙張又度適用中國國家標準（CNS ) A4規格（210乂297公釐） 83. 3. 10,000 ——.—..----{-裝------訂-----(線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 ΒΊ_ 五、發明説明（I，）元內。如上所述，倘若資料被記錄在最低的l〇w(n)單元内， 0V係供應至每一列最低的（n )通過電晶體的鬧電極。二者擇一的，該閘電極係被浮接。因此該最低的（η )通過電晶體是打開的。再者，依據一資料將會被直接記錄在記憶體單元內先前的low (n-Ι)，一電腦係透過上述的方法供應至相對應通過電晶體之源極。使用前述的方法* 一資料係被記錄在全部的單元内且全部的通過電晶體是打開的。

在另一個實施例中，當一資料被記錄時，一-2--7V 的電壓係供應至相對應之位元線且該基體是被接地的。因此，該資料能被前述的方法所記錄。其間，讀取如上所述之被記錄資料的方法將被說明如 —卜 Ο 如果假設我們想要謓取於如圖五所示用Μ作為資料記憶體的堆®電晶體（Μ22 )中的資料，一第二位元線（B/L2) 係被2V預充電至全部的通過電晶體（Ql 1〜Qn2)為打開的狀態。一第三位元線（B/L3)是被接地，且該相同的電Μ當作位元線（B/L2)被供應至第一位元線（B/L1)。二者擇一的，第一位元線（B/L1)是被浮接。一電Μ被供應至一被要求謓取的記憶單元（Μ22 )之字元線（V//L2)，藉由透過感測放大器（SA)讀取該資料。如果一資料”1 ”被記錄在用以作為資料記憶體的堆盤 -21- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 83. 3. 10,000 -------^----ί -裝------訂-----f 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 B7__ 五、發明説明（外）電晶體（M22 )内，由於一通道不能在堆叠電晶體（M22)的源極和汲極之間形成之緣故，供應至第一位元線的2V電屬係被感測放大器所檢測及產生。因此，該資料” 1 ’，被謓取〇再者’ 一資料”〇 ”被記錄在用以作為資料記憶體的堆叠電晶體（M22 )內，由於一通道在堆叠電晶體（M22 )的源極和汲極之間形成，之緣故，供應至第一位元線的2V電壓通過至第三位元線。因此，該資料”〇 ”係在感測放大器（s A)内被謓取。於此，即使該資料”1 ”或”〇 ”被記錄在用以作為資料記憶體的堆鲞電晶體（M22 )内，因為第一位元線是被浮接，不會在堆叠電晶體（M22 )的源極和汲極之間形成通道。因此，不會產生謓取資料的問題。除了如此的方法，依據設計之條件，一資料能被數種方法記錄及謓取。如上所述，依據本發明的半導體記憶元件具有下列之功效。第一，本發明使用堆曼電晶體作為記憶元件，如同一般的快閃式EEPR0M。然而，不像一般快閃式EEPR0M的结構，該單元的程式化及刪除係使用通過電晶體所執行，以便以電子對堆曼電晶體的浮接閘極充電，或對被充電於浮接閘極內的電子預充電。由於電子的捕捉不會在閘極絕緣薄膜內產生的緣故，資料的程式化及刪除不會受到限制。因此，本發明於未來能被使用作為DRAM。 -22- 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 83. 3.10,000 (請先閱讀背面之注意事項再填寫本頁) 丨裝· A7 B7 五、發明説明（*>丨）第二，於一般DRAM中該電容係被作為記憶元件，換言之，於本發明中沒有電容被使用。因此如與DRAM比較，該單位單元的面積能被縮小，藉此增加積體。第三，一般DRAM中•因為該電容係於溝或頂點型式形成，為了在單位面積内達到大的電容量，該過程是複雜的。然而，本發明中沒有使用任何電容藉以簡化過程。由Μ上的詳细說明，可以知道本發明乃一極新穎而且具實用功效之發明，符於專利法發明專利之要件，爰依法具文提出發明專利之申請。 Μ上已將本發明作一詳细說明，惟以上所述者，僅為本發明之較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍靥本發明之專利涵蓋範圍内。 I-^——·----{.裝------訂------{線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 -23- 83. 3.10,000 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）

Claims

經濟部中央標準局貝工消费合作社印製 A8 B8 C8 D8 々、申請專利範圍 1 · 一種半導體記憶元件，其中一單位單元包含一有浮接閘電極儲存電荷的記憶單元，及一切換元件以前述電荷對該浮接閘電極充電及切換以便使被充電在該浮接鬧電極内的前述電荷放電。 2 ·如申請專利範圍第1項所述之半導體記憶元件，其中該記憶元件包含：儲存前述電荷的浮接聞電極；控制前述浮接鬧電極中電荷的充電及放電的控制電極 ;以及用以謓取儲存在前述浮接閘電極内資料的位元線。 3 ♦如申請專利範圍第2項所述之半導體記憶元件，其中兩條位元線係形成在前述的記憶單元內，且一感測放大器連接至每一條位元線。 4 ·如申請專利範圍第1項所述之半導體記憶元件*其中前述的切換元件係由一 MOS電晶體所形成。 5·—種半導體記憶元件；包含有：複數個記憶體單元，其有一浮接閘極及一控制閘極且被Μ矩陣的型式安排；複數個切換元件，係Μ —電荷對每一個記憶體單元的浮接鬧電極充電及切換Μ便使前述被充電的電荷放電複數個字元線，係連接至每一個記憶體單元相同列的控制閘極；複數個位元線，係共同的連接至每一個記憶體單元相 -2Α- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）丨_r——ί——^丨_^ -裝--------訂-----{線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍同行的汲極與每一個記憶體單元相鄰近行的源極；以及複數個連接至每一個位元線的感測放大器。 6 ·如申請專利範圍第5項所述之半導體記憶元件，其中前述位元線之終端是浮接的。 7 ·如申請專利範圍第5項所述之半導體記憶元件，其中每一個相同列的切換元件係連接至一閘線，且每一個相同行的切換元件係以串聯的方式連接。 8 ·如申請專利範圍第7項所述之半導體記憶元件，其中前述的切換元件每一行的汲極端係為浮接的。 9♦一種半導體記憶元件；包含有： —半導體基體；複數個雜質區域，係以一個方向及分別地以一定距雛的間隔形成在前述半導體基體上；複數個浮接閘電極，係在前述半導體基體上於前述的雜質區域之間形成，且儲存一電荷；複數個控制電極，係分別地以一定距離的間隔形成在每一個浮接閘電極和前述半導體基體上，且以前述浮接閘電極有關的垂直方向形成：以及通過電晶體，係分別地Μ—定距離的間隔形成在每一個浮接閘電極和前述半導體基體上，且在前述各別的控制電極上形成。 1 Ο *如申請專利範圍第9項所述之半導體記憶元件，其中前述半導體基體聖係由第一導電型所形成，且前 -25- 本紙張尺度適用中國國家標準（CNS〉Α4規格（210 X 297公釐） --Γ--^----{—裝------訂-----^線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 B8 D8 六、申請專利範圍述的雜質區域係由第二導電型所形成。 1 1 *如申請專利範圍第9項所述之半導體記憶元件，其中前述半導體基體型係由P型所形成，且前述的雜質區域係由N型所形成。 1 2 ·如申請專利範圍第9項所述之半導體記憶元件，其中在前述浮接閘電極之下的控制電極係由形成第二導電型所形成，且在前述浮接閘電極之下的通過電晶體係由第一導電型所形成。 13·如申請專利範圍第12項所述之半導體記憶元件，其中在前述浮接閘電極之下的控制電極係由N型所形成，且在前述浮接鬧電極之下的通過電晶體係由 P型所形成。 1 4 ·如申請專利範圍第9項所述之半導體記憶元件，其中前述通過電晶體的閘電極係在每一個浮接電極上和前述半導體基體於控制電極之間形成，且在前述通過電晶體的閘電極兩側上的浮接閘電極係作為源極與汲極區域。 1 5 *如申請專利範圍第1 4項所述之半導體記憶元件，其中一場絕緣薄膜係在前述半導體基體上，於通過電晶體及浮接閘電極交叉之部位形成。 16·如申請專利範圍第15項所述之半導體記憶元件，其中一通道絕緣雜質區域係形成用以取代前述的場絕緣薄膜。 1 7 ·如申請專利範圍第1 3項所述之半導體記憶元件， —2,6 ~ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------ί —裝-- (請先閱讀背面之注意事項再填寫本頁) 訂線經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍其中前述的浮接w電極係由一種摻入雜質的複晶矽所形成。 1 8 *如申請專利範圍第1 3項所述之半導體記憶元件，其中前述的控制電極係由一種摻入雜質的複晶矽所形成。 1 9 ·如申請專利範圍第1 3項所述之半導體記憶元件，其中前述的控制電極係由金靥所形成。 2〇·如申請專利範圍第1 4項所述之半導體記憶元件，其中前述通過電晶體的聞電極係由一種摻入雜質的複晶矽所形成。 2 1 ♦如申請專利範圍第1 4項所述之半導體記憶元件，其中前述通過電晶體的閘電極係由金屬所形成。 2 2 ·如申請專利範圍第1 3項所述之半導體記憶元件，其中前述的記憶體單元包括前述控制電極，在前述控制電極之下的浮接閘電極，和在浮接聞電極兩側上的雜質區域。 2 3 · —種半導體記憶元件；包含有·· 一半導體基體；一形成在前述半導體基體上的島型場絕緣薄膜；一浮接閘電極係被形成穿過場絕緣薄膜及前述半導體基體且從前述半導體基體被絕緣；一通過電晶體係被形成在前述場絕緣薄膜上側的浮接閘電極上；及一控制電極被形成Μ便於前述通過電晶體之間被絕 -27- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） --：---*----^ I 裝------訂----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 七、申請專利範圍緣。 2 4 ·如申請專利範圍第2 3項所述之半導體記憶元件，其中前述的通過電晶體的閑電極係被形成在前述場絕緣薄膜上側的浮接閘電極上，以便從前述浮接閘電極被絕緣，且前述閘電極兩側的浮接閘電極係被作為源極與汲極區域。 2 5 · —種半導體記憶元件的製造方法，包括有下列步驟準備第一導電型的半導體基體；在前述第一導電型的半導體基體上形成一島型的場絕緣薄膜；在前述第一導電型的半導體基體上在場絕緣薄膜之間Μ圓柱方向形成一第二導電型的雜質區域；在前述基體包括場絕緣薄膜的全部表面上形成一第一閘極絕緣薄膜；在前述第一鬧極絕緣薄膜包含在前述第二導電型的雜質區域之間的場絕緣薄膜上，形成一浮接鬧電極以使前述第一導電型及第二導電型的雜質區域能被重複；在前述第一閘極絕緣薄膜包括前述浮接鬧電極全部的表面上形成第二閘極絕緣薄膜；在前述場絕緣薄膜之間以浮接閘電極的垂直方向，於前述第二閘極絕緣薄膜上形成一控制電極；及在前述控制閘極之間形成一通過電晶體的閘電極。 —2.S ~ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --Γ--.-----{裝------訂-----{線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 2 6 ·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中形成前述場絕緣薄膜的方法包括有下列步驟：在前述第一導電型的半導體基體上沈搬一緩衝氧化物薄膜，一氮化物薄膜及一電阻薄膜；透過曝光及顯像過程定義一島型的場區域，用以選擇性的移開在前述場區域内的氮化物薄膜；熱氧化前述第一導電型的砂基體用以在前述埸區域上形成 —場氧化物薄膜；移開前述的電阻薄膜，氮化物薄膜及緩衝氧化物薄膜。 2 7 ·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中一第一導電型離子係被椬入形成一通道絕緣區域，替代使用前述場絕緣薄膜。 2 8 ·如申請專利範圍第2 7項所述之半導體記憶元件的製造方法，其中形成前述場絕緣區域的方法包括有下列步驟：在前述第一導電型的半導體基體上沈灘一電阻薄膜 9 透過曝光及顯像過程定義一島型的場區域，用以選擇性的曝光前述第一導電型的半導體基體；在前述被曝光的第一導電型的半導體基體上植入一第一導電型雜質離子，藉Μ形成一通道絕緣區域；及移去前述電子薄膜。 -29- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） --^-------{—裝-- (諳先閱績背面之注意事項再填寫本頁) 訂線經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 2 9 *如申請專利範圍第2 5項所述之半専體記憶元件的製造方法•其中前述第一閘極絕緣薄膜所形成的厚度為70〜200 k。 3〇·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中前述第二導電型的雜質區域之雜質濃度為 l〇ie〜l〇21 atoms/cm3 ° 3 1 ·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中形成前述浮接閘電極的方法包括有下列步驟：在前述第一閘極絕緣薄膜上順序地沈搬一第一導電型的半導體層及一電阻薄膜；透過曝光及顯像過程，曝露除前述埸絕緣薄膜上的部位外的第一導電型半導體層；在前述被曝光第一導電型的半導體層上植入一前述第二導電型的雜質離子；以及透過石版印刷術，移開前述的電阻薄膜並打樣* Μ 使在第一導電型半導體層中前述被植入的離子離開，只有在前述第一閘極絕緣薄膜上於前述第二導電型雜質區域之間。 3 2 ·如申請專利範圍第3 1項所述之半導體記憶元件的製造方法，其中前述第一導電型的半導體層係由Ρ 型複晶砂所形成。 3 3 *如申請專利範圍第3 1項所述之半導體記憶元件的製造方法，其中前述第一導電型的半導體層的雑質一一本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公嫠） I-^-------f -裝------訂-----f 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍濃度為 101 5 ~ 10 1 8 atoms/cm3 ° 3 4 ·如申請專利範圍第3 1項所述之半導體記憶元件的製造方法，其中前述第二導電型的雜質雛子之雜質濃度為 10 1 8 1021 atoms/cm3 ° 3 5 ·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中形成一浮接閘電極的方法包括有下列的步驟：在前述第一閘極絕緣薄膜上沈灘一第一導電型的半導體層；打樣前述第一専電型的半導體層以便只有在前述第一閘極絕緣薄膜上於前述第二導電型雑質區域之間離開；以及於前述被打樣的第二導電型的半導體層內，在前述場隔離薄膜之間的部位上選擇性的植入一第二導電型的雜質離子。 36·如申請專利範圍第35項所述之半導體記憶元件的製造方法，其中前述第一導電型的半導體層係由P 型複晶砂所形成。 3 7 ·如申請專利範圍第3 5項所述之半導體記憶元件的製造方法，其中第一導電型的半導體層的雜質濃度為 ΙΟ15·10 1 8 atoms/cm3 ° 3 8 ·如申請專利範圍第3 5項所述之半導體記憶元件的製造方法，其中前述第二導電型的雜質離子之雜質 5¾¾ 10 1 8 1021 atoms/cm 3 ° -31 - --r.--\-----^丨裝----.--訂-----f 線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）經濟部中央標準局貝工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 3 9 ·如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中前述第二閘極絕緣薄膜係由一氧化物薄膜所形成，其结構為被堆盤的氮化物薄膜/氧化物薄膜，或其结構為被堆曼的氧化物薄膜/氮化物薄膜/氧化物薄膜。 4 ◦•如申請專利範圍第2 5項所述之半導體記憶元件的製造方法，其中形成一控制電極的方法包括有下列白勺步驟：在前述第二閘極絕緣薄膜上順序地形成一第二導電型的半導體層及一管帽絕緣薄膜；選擇性地移開前述的管帽絕緣薄膜及第二導電型的半導體層，Μ便在前述的場絕緣薄膜之間以有關前述的浮接閘電極的垂直方向離開；以及在前述管帽絕緣薄膜的邊牆及第二導電型的半導體層上形成一絕緣邊牆。 4 1 *如申請專利範圍第4 Ο項所述之半導體記憶元件的製造方法，其中前述第二導電型的半導體層係由Μ 型複晶砂所形成。 4 2 ·如申請專利範圍第4 1項所述之半導體記憶元件的製造方法，其中前述Ν型複晶矽的雜質離子之雜質濃度為 10 1 β 1021 atoms/cm3 ° 4 3 ·如申請專利範圍第4 Ο項所述之半導體記憶元件的製造方法，其中一金屬係用以替代前述的第二導電型的半導體層。 -32：- 本紙張尺度適用中國國家標準（CNS ) Α4规格（210Χ297公釐） ---------从.丨裝-- ί清也閲漬背面之ΪΪ意事項再嗔寫本頁) 訂 A8 B8 C8 D8 六、申請專利範圍 44·如申請專利範圍第25項所述之半導體記憶元件的製造方法，其中前述通過電晶體的閘電極係由第二導電型的半導體層所形成。 4 5 ·如申請專利範圍第4 4項所述之半導體記憶元件的製造方法，其中前述第二導電型的半導體層係由N 型複晶砂所形成。 4 6 ·如申請專利範圍第4 5項所述之半導體記憶元件的製造方法，其中前述N型複晶砂的雜質濃度為1〇ιβ 1021 atoms/cm3 ° 4 7 ·如申請專利範圍第4 4項所述之半導體記憶元件的製造方法，其中一金靥係用Μ替代前述的第二導電型的半導體層。 ---------f I裝---I--訂-----線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -33- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）趣濟部中夬榡準局員工消費合作衩印製

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