JP2635638B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JP2635638B2 JP2635638B2 JP32978087A JP32978087A JP2635638B2 JP 2635638 B2 JP2635638 B2 JP 2635638B2 JP 32978087 A JP32978087 A JP 32978087A JP 32978087 A JP32978087 A JP 32978087A JP 2635638 B2 JP2635638 B2 JP 2635638B2
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- gate oxide
- resist
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電気的に書き込み及び消去可能な不揮発性メ
モリ装置に関する。
モリ装置に関する。
（従来の技術） 従来例を図面を参照して説明する。
電気的に消去可能なEPROM（EEPROM）においてメモリ
セルを直列接続して、セルユニットとしてのNAND形セル
ブロックを構成し、コンタクト部の面積がセルに占める
割合を大幅に減らすことを可能たしたアレイ方式が提案
されている。第１図は従来例のNAND形セル・ブロックを
示す平面図である。第２図（ａ）（ｂ）は第１図のそれ
ぞれＡ−Ａ′、Ｂ−Ｂ′断面図であり、第３図は等価回
路である。シリコン基板１の素子分離絶縁膜２で囲まれ
た一つの領域に、この実施例では４個のメモリセルM1〜
M4と１個の選択トランジスタＱが形成されている。各メ
モリセルは、基板１上に熱酸化膜からなる第１ゲート絶
縁膜３を介して第１層多結晶シリコン膜により電荷蓄積
層としての浮遊ゲート４（41〜44）が形成され、この上
に熱酸化膜からなる多層ゲート間絶縁膜５を介して第２
層多結晶シリコン膜により制御ゲート６（61〜64）が形
成されて、構成されている。各メモリセルの制御ゲート
６はそれぞれワード線WL1〜WL4につながる。各メモリセ
ルのソース，ドレインとなるn+型層７は隣接するもの同
志で共用する形で、４個のメモリセルM1〜M4が直列接続
されている。そしてこれに選択トランジスタＱが直列接
続されて一つのNAND型セル・ブロックを構成している。
セルを直列接続して、セルユニットとしてのNAND形セル
ブロックを構成し、コンタクト部の面積がセルに占める
割合を大幅に減らすことを可能たしたアレイ方式が提案
されている。第１図は従来例のNAND形セル・ブロックを
示す平面図である。第２図（ａ）（ｂ）は第１図のそれ
ぞれＡ−Ａ′、Ｂ−Ｂ′断面図であり、第３図は等価回
路である。シリコン基板１の素子分離絶縁膜２で囲まれ
た一つの領域に、この実施例では４個のメモリセルM1〜
M4と１個の選択トランジスタＱが形成されている。各メ
モリセルは、基板１上に熱酸化膜からなる第１ゲート絶
縁膜３を介して第１層多結晶シリコン膜により電荷蓄積
層としての浮遊ゲート４（41〜44）が形成され、この上
に熱酸化膜からなる多層ゲート間絶縁膜５を介して第２
層多結晶シリコン膜により制御ゲート６（61〜64）が形
成されて、構成されている。各メモリセルの制御ゲート
６はそれぞれワード線WL1〜WL4につながる。各メモリセ
ルのソース，ドレインとなるn+型層７は隣接するもの同
志で共用する形で、４個のメモリセルM1〜M4が直列接続
されている。そしてこれに選択トランジスタＱが直列接
続されて一つのNAND型セル・ブロックを構成している。
ここで消去動作は、ソースとドレイン及び基板をOV
に、制御ゲートに高電圧（Vp）をかけ、制御ゲートと浮
遊ゲート間の容量結合で浮遊ゲートの電位を上げ、ソー
スとドレイン及び基板からトンネル効果で浮遊ゲートに
電子を注入するものである。一方書き込み動作は以下の
様である。例えばメモリセルM3への書き込みは、選択ト
ランジスタＱのドレインにVp＝“H"レベル、ゲートにDa
ta＝“H"レベル、ワード線WL1、WL2に“H"レベルを与え
る。“H"レベルは例えば20Vである。このとき、Vpは選
択トランジスタＱ、メモリセルM1,M2のチャネルを通っ
てメモリセルM3のドレイン領域まで伝わる。メモリセル
M3のゲートにつながるワード線WL3は“L"レベル＝OVで
あるから、このときメモリセルM3では制御ゲートとドレ
インに大きな電界がかかる。制御ゲートと浮遊ゲートの
容量結合により浮遊ゲートの電位はVpとOVの中間にな
り、ドレインと浮遊ゲート間に大きな電界がかかる。そ
して浮遊ゲート４の電子がトンネル効果により基板１に
放出される。メモリセルM1,M2では制御ゲートと基板に
同様に高電圧がかかっているから、この様な電子放出は
生じない。メモリセルM4では制御ゲートとドレイン共に
“L"レベルであるから、やはり電子放出は生じない。こ
れにより、メモリセルM3のしきい値が負になり、データ
書込みが行われる。
に、制御ゲートに高電圧（Vp）をかけ、制御ゲートと浮
遊ゲート間の容量結合で浮遊ゲートの電位を上げ、ソー
スとドレイン及び基板からトンネル効果で浮遊ゲートに
電子を注入するものである。一方書き込み動作は以下の
様である。例えばメモリセルM3への書き込みは、選択ト
ランジスタＱのドレインにVp＝“H"レベル、ゲートにDa
ta＝“H"レベル、ワード線WL1、WL2に“H"レベルを与え
る。“H"レベルは例えば20Vである。このとき、Vpは選
択トランジスタＱ、メモリセルM1,M2のチャネルを通っ
てメモリセルM3のドレイン領域まで伝わる。メモリセル
M3のゲートにつながるワード線WL3は“L"レベル＝OVで
あるから、このときメモリセルM3では制御ゲートとドレ
インに大きな電界がかかる。制御ゲートと浮遊ゲートの
容量結合により浮遊ゲートの電位はVpとOVの中間にな
り、ドレインと浮遊ゲート間に大きな電界がかかる。そ
して浮遊ゲート４の電子がトンネル効果により基板１に
放出される。メモリセルM1,M2では制御ゲートと基板に
同様に高電圧がかかっているから、この様な電子放出は
生じない。メモリセルM4では制御ゲートとドレイン共に
“L"レベルであるから、やはり電子放出は生じない。こ
れにより、メモリセルM3のしきい値が負になり、データ
書込みが行われる。
（発明が解決しょうとする問題点） 従来のNAND形セルでは書き込み時にドレイン“H"レベ
ルになり、浮遊ゲートは制御ゲートとの容量結合で電位
はOVよりあまり上らず、ドレインと基板間のPN接合がゲ
ート酸化膜近傍で接合破壊を起こす。そしてドレインか
ら基板に１セル当り0.1μＡ程度の電流が流れる。よっ
て全ビットのデーター書き替え時間を縮小するため同時
に書き替えするビット数を増やすと基板電流が著しく多
量に流れる。書き込み時の高電圧をIC内部で昇圧回路を
用い２〜6Vの電源電圧より昇圧して作ろうとすると電流
供給能力は小さくVpが20V必要ならせいぜい10μＡ程度
しか流せない。よって同時に書き込みできるビット数は
10μA/0,1μＡ＝100となる。よって内部昇圧によって高
電界を発生させる方式でIC全部のデーターを高速に書き
替えるのに問題がある。
ルになり、浮遊ゲートは制御ゲートとの容量結合で電位
はOVよりあまり上らず、ドレインと基板間のPN接合がゲ
ート酸化膜近傍で接合破壊を起こす。そしてドレインか
ら基板に１セル当り0.1μＡ程度の電流が流れる。よっ
て全ビットのデーター書き替え時間を縮小するため同時
に書き替えするビット数を増やすと基板電流が著しく多
量に流れる。書き込み時の高電圧をIC内部で昇圧回路を
用い２〜6Vの電源電圧より昇圧して作ろうとすると電流
供給能力は小さくVpが20V必要ならせいぜい10μＡ程度
しか流せない。よって同時に書き込みできるビット数は
10μA/0,1μＡ＝100となる。よって内部昇圧によって高
電界を発生させる方式でIC全部のデーターを高速に書き
替えるのに問題がある。
本発明はこの様な問題点を解決した不揮発性半導体メ
モリ装置を提供することを目的とする。
モリ装置を提供することを目的とする。
（問題点を解決するための手段） 本発明は、半導体基板上に電荷蓄積層としての浮遊ゲ
ートと制御ゲートが積層され、浮遊ゲート下のゲート酸
化膜の一部を薄くし、この薄いゲート酸化膜下にまでド
レイン領域が延材し、浮遊ゲートと基板測との電荷のや
りとりはこの薄いゲート酸化膜を介して行なう書替え可
能なメモリセルを複数個接続してセルブロックを構成
し、このセルブロックを複数個配列してなる不揮発性半
導体メモリ装置の製造方法であって、半導体基板上に厚
いゲート酸化膜を形成する工程と、厚いゲート酸化膜の
一部をレジストをマスクにエッチング除去する工程と、
このレジストをマスク半導体基板内にイオン注入してｎ
型拡散層領域を形成する工程と、レジストを全面除去し
た後厚いゲート酸化膜がエッチング除去された領域を熱
酸化して薄いゲート酸化膜を形成する工程と、ゲート酸
化膜上に多層ゲート間絶縁膜を介して浮遊ゲート用の多
結晶シリコン及び制御ゲート用のゲート材料を堆積する
工程と、レジストをマスクにエッジが薄いゲート酸化膜
にかかるように浮遊ゲート及び制御ゲートをエッチング
加工する工程と、制御ゲートをマスクに半導体基板内に
イオン注入しｎ型拡散層を形成してソース及びドレイン
領域を得る工程とを具備するものである。
ートと制御ゲートが積層され、浮遊ゲート下のゲート酸
化膜の一部を薄くし、この薄いゲート酸化膜下にまでド
レイン領域が延材し、浮遊ゲートと基板測との電荷のや
りとりはこの薄いゲート酸化膜を介して行なう書替え可
能なメモリセルを複数個接続してセルブロックを構成
し、このセルブロックを複数個配列してなる不揮発性半
導体メモリ装置の製造方法であって、半導体基板上に厚
いゲート酸化膜を形成する工程と、厚いゲート酸化膜の
一部をレジストをマスクにエッチング除去する工程と、
このレジストをマスク半導体基板内にイオン注入してｎ
型拡散層領域を形成する工程と、レジストを全面除去し
た後厚いゲート酸化膜がエッチング除去された領域を熱
酸化して薄いゲート酸化膜を形成する工程と、ゲート酸
化膜上に多層ゲート間絶縁膜を介して浮遊ゲート用の多
結晶シリコン及び制御ゲート用のゲート材料を堆積する
工程と、レジストをマスクにエッジが薄いゲート酸化膜
にかかるように浮遊ゲート及び制御ゲートをエッチング
加工する工程と、制御ゲートをマスクに半導体基板内に
イオン注入しｎ型拡散層を形成してソース及びドレイン
領域を得る工程とを具備するものである。
（作用） 本発明のメモリセルでは、データー書き込み時に基板
電流があまり流れず、IC内部で書き込み用高電圧を発生
させても、同時に書き込み可能なビット数に制限をもう
ける必要がない。
電流があまり流れず、IC内部で書き込み用高電圧を発生
させても、同時に書き込み可能なビット数に制限をもう
ける必要がない。
（実施例） （実施例−Ｉ） 以下、本発明の実施例を図面を参照して説明する。第
４図は一実施例のNAND型セル・ブロックを示す平面図で
ある。第５図（ａ），（ｂ）は第４図のそれぞれＡ−
Ａ′、Ｂ−Ｂ′の断面図である。この実施例では従来の
平面図１と同様４個のメモリセルM1〜M4と１個の選択ト
ランジスタＱが直列に形成されている。書き込みと消去
動作も従来例と同様である。異なる点は各メモリセルの
構造にある。各メモリセルはＰ形基板９上に熱酸化膜か
らなる第１ゲート絶縁膜11を形成する。次に全面にレジ
ストを塗布し、写真飾刻により領域12のみレジストを除
去し、このレジストをマスクに12の領域の第１ゲート絶
縁膜11をエッチングする。次に同じくレジストをマスク
に12の領域のみにヒ素又は燐をイオン注入する。次にレ
ジストを全面除去し、12の領域に注入したヒ素、又は燐
を活性化させるためアニールを行い、次に熱酸化を行
い、12の領域に第１ゲート絶縁膜11より薄い（120〜60
Å）第２ゲート絶縁膜13を形成する。第１及び第２ゲー
ト絶縁膜を介して第１層多結晶シリコン膜による浮遊ゲ
ート14（141〜144）が形成される。次にレジストをマス
クに16の領域のみ多結晶シリコン膜をエッチングし、レ
ジストを除去する。以上の工程までを図示したのが第６
図である。
４図は一実施例のNAND型セル・ブロックを示す平面図で
ある。第５図（ａ），（ｂ）は第４図のそれぞれＡ−
Ａ′、Ｂ−Ｂ′の断面図である。この実施例では従来の
平面図１と同様４個のメモリセルM1〜M4と１個の選択ト
ランジスタＱが直列に形成されている。書き込みと消去
動作も従来例と同様である。異なる点は各メモリセルの
構造にある。各メモリセルはＰ形基板９上に熱酸化膜か
らなる第１ゲート絶縁膜11を形成する。次に全面にレジ
ストを塗布し、写真飾刻により領域12のみレジストを除
去し、このレジストをマスクに12の領域の第１ゲート絶
縁膜11をエッチングする。次に同じくレジストをマスク
に12の領域のみにヒ素又は燐をイオン注入する。次にレ
ジストを全面除去し、12の領域に注入したヒ素、又は燐
を活性化させるためアニールを行い、次に熱酸化を行
い、12の領域に第１ゲート絶縁膜11より薄い（120〜60
Å）第２ゲート絶縁膜13を形成する。第１及び第２ゲー
ト絶縁膜を介して第１層多結晶シリコン膜による浮遊ゲ
ート14（141〜144）が形成される。次にレジストをマス
クに16の領域のみ多結晶シリコン膜をエッチングし、レ
ジストを除去する。以上の工程までを図示したのが第６
図である。
この上に多層ゲート間絶縁膜15を介して第２多結晶シ
リコン膜により制御ゲート用のゲート材料が形成され
る。この後レジストをマスクに第２層目と第１層目の多
結晶シリコン膜を一度にエッチングし、メモリセルM1〜
M4と選択ゲートＱを同時に形成するが、エッチング部を
第５図（ｂ）にある様に第２ゲート酸化膜13の１部にか
かる様にする。ここでM1からM4の制御ゲートが17−２か
ら17−５で選択ゲートが17−１となる。次に各メモリセ
ルのソースとドレインの拡散層18を各メモリセルの制御
ゲート17−２〜５と選択ゲート17−１をマスクにヒ素又
は燐をイオン注入し形成するが、この時各メモリセルの
ドレイン部は第２ゲート酸化膜13下にも延在している。
そして第２ゲート酸化膜13下のｎ形拡散層はヒ素又は燐
のイオン注入後の熱工程で拡散しており、PN接合部は第
２ゲート酸化膜13下より第１ゲート酸化膜11と素子分離
用酸化膜10下に伸びている。（NANDセルの断面図（ａ）
では素子分離領域の素子分離用酸化膜厚がおよそ400〜6
00Åの所まで又断面図（ｂ）では第１ゲート酸化膜下に
0.1〜0.2μｍの所までドレインn+層18が延在する）この
様に各メモリセルのドレイン部上のゲート酸化膜の一部
を薄くするならばドレインと浮遊ゲートとの電荷のやり
とりはこの薄い第２ゲート酸化膜を介してのみ行なわれ
る。そして各メモリセルのドレインのｎ型拡散層は、第
２ゲート酸化膜13より厚い第１ゲート酸化膜11および素
子分離用酸化膜10下にまで延在しているのでドレインと
基板のゲート酸化膜下のPN接合破壊電圧は高くなる。ゆ
えに書き込み時にドレインに高電圧がかかるがドレイン
と基板のPN接合破壊は書き込み時には起こらない。従っ
てドレインから基板への電流は１メモリセル当り10-9A
以下に抑えることができる。
リコン膜により制御ゲート用のゲート材料が形成され
る。この後レジストをマスクに第２層目と第１層目の多
結晶シリコン膜を一度にエッチングし、メモリセルM1〜
M4と選択ゲートＱを同時に形成するが、エッチング部を
第５図（ｂ）にある様に第２ゲート酸化膜13の１部にか
かる様にする。ここでM1からM4の制御ゲートが17−２か
ら17−５で選択ゲートが17−１となる。次に各メモリセ
ルのソースとドレインの拡散層18を各メモリセルの制御
ゲート17−２〜５と選択ゲート17−１をマスクにヒ素又
は燐をイオン注入し形成するが、この時各メモリセルの
ドレイン部は第２ゲート酸化膜13下にも延在している。
そして第２ゲート酸化膜13下のｎ形拡散層はヒ素又は燐
のイオン注入後の熱工程で拡散しており、PN接合部は第
２ゲート酸化膜13下より第１ゲート酸化膜11と素子分離
用酸化膜10下に伸びている。（NANDセルの断面図（ａ）
では素子分離領域の素子分離用酸化膜厚がおよそ400〜6
00Åの所まで又断面図（ｂ）では第１ゲート酸化膜下に
0.1〜0.2μｍの所までドレインn+層18が延在する）この
様に各メモリセルのドレイン部上のゲート酸化膜の一部
を薄くするならばドレインと浮遊ゲートとの電荷のやり
とりはこの薄い第２ゲート酸化膜を介してのみ行なわれ
る。そして各メモリセルのドレインのｎ型拡散層は、第
２ゲート酸化膜13より厚い第１ゲート酸化膜11および素
子分離用酸化膜10下にまで延在しているのでドレインと
基板のゲート酸化膜下のPN接合破壊電圧は高くなる。ゆ
えに書き込み時にドレインに高電圧がかかるがドレイン
と基板のPN接合破壊は書き込み時には起こらない。従っ
てドレインから基板への電流は１メモリセル当り10-9A
以下に抑えることができる。
（比較例−１） 実施例−１と同じくNAND型セル・アレイのEPROMで書
き込み時の基板電流が大幅縮少できる。NANDの各メモリ
セルの構造が実施例−１と異なる。NANDの１つのメモリ
セルのみを切り取った平面図（第７図）と断面（８図）
を参照して説明する。まずレジストをマスクにメモリセ
ルのソースとドレイン部の拡散層19を始めにヒ素又は燐
のイオン注入により形成しておき、その後熱酸化法で第
１ゲート酸化膜20を形成する。次にレジストをマスクに
ドレインの一部21上に第１ゲート酸化膜20をエッチング
し、レジストを除去する。その後熱酸化により領域21上
に第１ゲート酸化膜20より薄い第２ゲート酸化膜22（12
0〜60Å）を形成する。後は実施例１と同じ方法でセル
を形成するが、第１層目の多結晶シリコンと第２層目の
多結晶シリコンをレジストをマスクに同時にエッチング
して浮遊ゲート14と制御ゲート17−２〜５を形成する際
に第２ゲート酸化膜22上に積層されている２層の多結晶
シリコンはエッチングされないようにする。
き込み時の基板電流が大幅縮少できる。NANDの各メモリ
セルの構造が実施例−１と異なる。NANDの１つのメモリ
セルのみを切り取った平面図（第７図）と断面（８図）
を参照して説明する。まずレジストをマスクにメモリセ
ルのソースとドレイン部の拡散層19を始めにヒ素又は燐
のイオン注入により形成しておき、その後熱酸化法で第
１ゲート酸化膜20を形成する。次にレジストをマスクに
ドレインの一部21上に第１ゲート酸化膜20をエッチング
し、レジストを除去する。その後熱酸化により領域21上
に第１ゲート酸化膜20より薄い第２ゲート酸化膜22（12
0〜60Å）を形成する。後は実施例１と同じ方法でセル
を形成するが、第１層目の多結晶シリコンと第２層目の
多結晶シリコンをレジストをマスクに同時にエッチング
して浮遊ゲート14と制御ゲート17−２〜５を形成する際
に第２ゲート酸化膜22上に積層されている２層の多結晶
シリコンはエッチングされないようにする。
また、メモリチップ内部で電源電圧を昇圧してデータ
書込み、消去のための高電圧を得るためには、例えば第
９図のような電圧昇圧回路を用いる。この回路は、例え
ば5Vの電源電圧Vcから負荷MOSトランジスタQRを介して
キャパシタC1に蓄積した電荷を、第10図に示すようなク
ロック信号φ1,φ２を用い、MOSトランジスタQ1を介し
て次のキャパシタC2に転送し、このキャパシタC2に蓄積
した電荷を次のMOSトランジスタQ2を介して次のキャパ
シタC3に転送する、という動作を順次繰り返すことによ
り、出力端に高電圧VHを得るものである。
書込み、消去のための高電圧を得るためには、例えば第
９図のような電圧昇圧回路を用いる。この回路は、例え
ば5Vの電源電圧Vcから負荷MOSトランジスタQRを介して
キャパシタC1に蓄積した電荷を、第10図に示すようなク
ロック信号φ1,φ２を用い、MOSトランジスタQ1を介し
て次のキャパシタC2に転送し、このキャパシタC2に蓄積
した電荷を次のMOSトランジスタQ2を介して次のキャパ
シタC3に転送する、という動作を順次繰り返すことによ
り、出力端に高電圧VHを得るものである。
以上述べたように本発明によれば、浮遊ゲートをもつ
書替え可能なメモリセルをNAND構造のセル．ブロックと
して構成し、書込みをメモリセルの浮遊ゲートよりドレ
インに電荷を抜くように構成さたEPROMにおいて書き込
み時のドレインに与える高電圧をIC内部で２〜5Vの低外
部電源より昇圧して発生させ、かつ同時に書き込み可能
なビット数を10K以上にまで増大させうる。
書替え可能なメモリセルをNAND構造のセル．ブロックと
して構成し、書込みをメモリセルの浮遊ゲートよりドレ
インに電荷を抜くように構成さたEPROMにおいて書き込
み時のドレインに与える高電圧をIC内部で２〜5Vの低外
部電源より昇圧して発生させ、かつ同時に書き込み可能
なビット数を10K以上にまで増大させうる。
第１図は従来例の平面図、第２図はその断面図、第３図
は等価回路図、第４図は実施例１の平面図、第５図はそ
の断面図、第６図は実施例１の途中工程での平面図、第
７図は実施例２の平面図、第８図はそのＡ−Ａ′断面
図、第９図、第10図は昇圧回路の例を説明する図であ
る。 １……シリコン基板、 ２、10……素子分離絶縁膜、 ３、11、20……第１ゲート絶縁膜、 ４、14……浮遊ゲート、 13、22……第２ゲート絶縁膜、 ５、15……多層ゲート間絶縁膜、 ６、17……制御ゲート、 ７……Al線（ビット線） ８、18……n+型層、 12、21……第１ゲート酸化膜エッチング部、 16……第１層多結晶シリコン．エッチング部、 19……浮遊ゲート下のn+型層。
は等価回路図、第４図は実施例１の平面図、第５図はそ
の断面図、第６図は実施例１の途中工程での平面図、第
７図は実施例２の平面図、第８図はそのＡ−Ａ′断面
図、第９図、第10図は昇圧回路の例を説明する図であ
る。 １……シリコン基板、 ２、10……素子分離絶縁膜、 ３、11、20……第１ゲート絶縁膜、 ４、14……浮遊ゲート、 13、22……第２ゲート絶縁膜、 ５、15……多層ゲート間絶縁膜、 ６、17……制御ゲート、 ７……Al線（ビット線） ８、18……n+型層、 12、21……第１ゲート酸化膜エッチング部、 16……第１層多結晶シリコン．エッチング部、 19……浮遊ゲート下のn+型層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 井上 聡 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭60−502128（ＪＰ，Ａ) 特開 昭62−155568（ＪＰ，Ａ) 特開 昭62−265768（ＪＰ，Ａ) 特開 昭64−78492（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板上に電荷蓄積層としての浮遊ゲ
ートと制御ゲートが積層され、浮遊ゲート下のゲート酸
化膜の一部を薄くし、この薄いゲート酸化膜下にまでド
レイン領域が延在し、浮遊ゲートと基板側との電荷のや
りとりはこの薄いゲート酸化膜を介して行なう書替え可
能なメモリセルを複数個接続してセルブロックを構成
し、このセルブロックを複数個配列してなる不揮発性半
導体メモリ装置の製造方法であって、 半導体基板上に厚いゲート酸化膜を形成する工程と、厚
いゲート酸化膜の一部をレジストをマスクにエッチング
除去する工程と、このレジストをマスクに半導体基板内
にイオン注入してｎ型拡散層領域を形成する工程と、レ
ジストを全面除去した後厚いゲート酸化膜がエッチング
除去された領域を熱酸化して薄いゲート酸化膜を形成す
る工程と、ゲート酸化膜上に多層ゲート間絶縁膜を介し
て浮遊ゲート用の多結晶シリコン及び制御ゲート用のゲ
ート材料を堆積する工程と、レジストをマスクにエッジ
が薄いゲート酸化膜にかかるよう浮遊ゲート及び制御ゲ
ートをエッチング加工する工程と、制御ゲートをマスク
に半導体基板内にイオン注入しｎ型拡散層を形成してソ
ース及びドレイン領域を得る工程とを具備する不揮発性
半導体メモリ装置の製造方法。 - 【請求項２】前記セルブロックは、メモリセルを複数個
直列接続してなるNAND型セルブロックである特許請求の
範囲第１項記載の不揮発性半導体メモリ装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32978087A JP2635638B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体メモリ装置の製造方法 |
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| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
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| JP32978087A JP2635638B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体メモリ装置の製造方法 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1987
- 1987-12-28 JP JP32978087A patent/JP2635638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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