JPH01173653A - 不揮発性半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電気的に書き込み及び消去可能な不揮発性メモ
リ装置に関する。

（従来の技術） 従来例を図面を参照して説明する。

電気的に消去可能なＥＰＲＯＭ（ＥＥＰＲＯＭ）におい
てメモリセルを直列接続してＮＡＮＤ形セルブロックを
構成し、フンタクト部の面積がセルに占める割合を大幅
に減らすことを可能としたアレイ方式が提案されている
。第１図は従来例のＮＡＮＤ形セル・ブロックを示す平
面図である。

第２図（ａ）（ｂ）は第１図のそｔｔツレＡ−ＡＩ。

Ｂ　−Ｂ’　　断面図であり、第３図は等価回路である
。

シリコン基板１の素子分離絶縁膜２で囲まれた一つの領
域に、この実施例では４ｆｌｌのメモリセルＭ１〜Ｍ４
と１個の選択トランジスタＱが形成されている。各メモ
リセルは、基板１上に熱酸化膜からなる第１ゲート絶縁
膜３を介して第１層多結晶シリコン膜により浮遊ゲー）
　４　（４ｔ〜４４　）が形成され、この上に熱酸化膜
からなる多層ゲート間絶縁膜５を介して第２層多結晶シ
リコン膜により制御ゲー）６（６ｓ〜６４　）が形成さ
れて、構成されている。各メモリセルの制御ゲート６は
それぞれワード線ＷＬ、〜ＷＬ４につながる。各メモリ
セルのソース、ドレインとなるｎ　型層７は隣接するも
の同志で共用する形で、４個のメモリセルＭＩＮＭ４が
直列接続されている。そしてこれに選択トランジスタＱ
が直列接続されチーツノＮＡＮＤ型セル・ブロックを構
成している。

ここで消去動作は、ソースとドレイン及び基板をＯｖに
、制御ゲートに高電圧（Ｖｐ）をかけ、制御ゲートと浮
遊ゲート間の容量結合で浮遊ゲートの電位を上げ、ソー
スとドレイン及び基板からトンネル効果で浮遊ゲートに
電子を注入するものである。一方書き込み動作は以下の
様である。

例えばメモリセルＭ、への書込みは、選択トランジスタ
Ｑのドレインにｖｐ＝″Ｈ”レベル、ゲートにＤａ　ｔ
　ａ＝＝”Ｈ”レベル、ワード線ＷＬ、、ＷＬ、にＨ’
“レベルを与える◇′Ｈ”レベルは例えば２０Ｖである
。このとき、ｖｐは選択トランジスタＱ、メモリセルＭ
、、Ｍ、のチャネルを通ってメモリセルＭ３のドレイン
領域まで伝わる。

メモリセルＭ３のゲートにつながるワード＠ＷＬ。

は”Ｌ”レベル＝０■であるから、このときメモリＭ、
では制御ゲートとドレインに大きい電界がかかる。１り
御ゲートと浮遊ゲートの容量結合により浮遊ゲートの電
位はＶｐとＯｖの中間になり、ドレインと浮遊ゲート間
に大きな電界がかかる。

そして浮遊ゲート４の電子がトンネル効果により基板１
に放出される。メモリセルＭ、、Ｍ、では制御ゲートと
基板に同様に高電圧がかかっているから、この嘩な電子
放出は生じない。メモリセルＭ４では制得ゲートとドレ
イン共にＬ“ルベルであるから、やはり′１子放出は生
じない。これにより、メモリセルＭ、のしきレヅ直が負
になり、データ１込みが行われる、 （発明が解決しようとする問題点） 従来のＮＡＮＤ形セルでは書き込み時にドレインが”Ｈ
”レベルになり、浮遊ゲートは制御ゲートとの容量結合
で電位はＯｖよりあまり上らず、ドレインと基板間のＰ
Ｎ接合がゲート酸化膜近傍で接合破壊を起こす。モして
ドレインから基板に１セル当り０．１μＡ程度の電流が
流れる。よって全ビットのデーター書き替え時間を縮小
するため同時に書き替えするビット数を増やすと基板電
流が著しく多量に流れる。書き込み時の高電圧をＩＣ内
部で昇圧回路を用い２〜６■の電源電圧より昇圧して作
ろうとす・ると電流供給能力は小さくＶｐが２０Ｖ必要
ならばせいぜい１０μＡ程度しか流せない。よって同時
に書き込みできるピット数は１０μＡ１０，１μＡ＝１
００となる。よって内部昇圧によって高電界を発生させ
る方式でＩＣ全部のデーターを高速に書き替えるのに問
題がある。

本発明はこの様な問題点を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は上述したＮＡＮＤ形セル、アレイを構成して、
これを配列する不揮性メモリ装置において、各メモリセ
ルのゲート下に延在しているドレイン部のゲート酸化膜
の一部をチャンネル部のゲート酸化膜厚より薄くし、ド
レインと浮遊ゲートの電荷のやりとりをこの薄いゲート
酸化膜のみを通して行うことを特徴とする。

（作用） 本発明のメモリセルでは、データー書き込み時に基板電
流があまり流れず、ＩＣ内部で書き込み用高電圧を発生
させても、同時に書き込み可能以下、本発明の実施例を
図面を参照して説明する。第４図は一実施例のＮＡＮＤ
型セル・ブロックを示す平面図である。第５ｆＮ（ａ）
、（ｂ）は第４図のそれぞれＡ−Ａ’、Ｂ−Ｂ’　の断
面図である。この実施例では従来例の平面図１と同様４
程のメモリセルＭ１〜Ｍ４と１個の選択トランジスタＱ
が直列に形成されている。書き込みと消去動作も従来例
と同様である。異なる点は各メモリセルの構造にある、
各メモリセルはＰ形基板９上に熱酸化膜からなる第１ゲ
ート絶縁膜１１を形成する。次に全面にレジストを塗夫
し、写真飾刻により領域１２のみレジストを除去し、こ
のレジストをマスクに１２の領域の第１ゲート絶縁膜１
１をエツチングする。次に同じくレジストをマスクに１
２の領域のみにヒ素又は燐をイオン注入する０次にレジ
ストを全面除去し、１２の領域に注入したヒ素、又は燐
を活性化させるためアニールを行い、次に熱酸化を行い
、１２の領域に第１ゲート絶縁膜１１より薄い（１２０
〜６０Ｘ）第２ゲート絶縁膜１３を形成する。第１及び
第２ゲート絶縁膜を介して第１層多結晶シリコン膜によ
る浮遊ゲート１４（１４、〜１４４　）が形成される。

次にレジストをマスクに１６の領域のみ多結晶シリコン
膜をエツチングし、レジストを除去する。以上の工程ま
でを図示したのが第６図である。

この上に多層ゲート間絶縁膜１５を介して第２多結晶シ
リコン膜により制御ゲート用のゲート材料が形成される
。この後レジストをマスクに第２層目と第１層目の多結
晶シリコン膜を一度にエツチングし、メモリセルＭ、〜
Ｍ４と選択ゲートＱを同時に形成するが、エツチング部
を第５図（ｂ）にある様に第２ゲート酸化膜１３０１部
にかかる様にする。ここでＭ、からＭ、の制御ゲートが
１７−２から１７−５で選択ゲートが１７−１となる。

次に各メモリセルのソースとドレインの拡散層１８を各
メモリセルの制御ゲー）１７−２〜５と選択ゲー）１７
−１をマスクにヒ素又は燐をイオン注入し形成するが、
この時各メモリセルのドレイン部は第２ゲート酸化膜１
３下にも延在している。

そして第２ゲート酸化膜１３下のｎ膨拡散層はヒ素又は
燐のイオン注入後の熱工程で拡散しており、ＰＮ接合部
は第２ゲート酸化膜１３下より第１ゲている。（Ｎ　Ａ
　Ｎ　Ｄ　％　％の断面図（ａ）では素子分離領域の素
子分離用酸化膜厚がおよそ４００〜６００人の所まで又
断面図（ｂ）では第１ゲート酸化膜下に０．１〜０．２
μｍの所までドレイ／ｎ層１８が延在する）この様に各
メモリセルのドレイン部上のゲート酸化膜の一部を薄く
するならばドレインと浮遊ゲートとの電荷のやりとりは
この薄い第２ゲート酸化膜を介してのみ行なわれる、そ
して各メモリセルのドレインのｎ型拡散層は、第２ゲー
ト酸化膜１３より厚い第１ゲート酸化膜１１および素子
分離用酸化膜１０下にまで延在しているのでドレインと
基板のゲート酸化膜下のＰＮ接合破壊電正圧高くなる。

ゆえに誉き込み時にドレインに高電圧がかかるがドレイ
ンと基板のＰＮ接合破壊は書き込み時には起こらない。

従ってドレインから基板への電流はｌメモリセル当り１
Ｏ−９Ａ以下に抑えることができる。

（実施例−２） 実施例−１と同じ＜ＮＡＮＤ型セル、アレイのＥＦＲＯ
Ｍ″′Ｃ書き込み時の基板電流が大幅縮少できる。ＮＡ
ＮＤの各メモリセルの構造が実施例−１とは異なる。Ｎ
ＡＮＤの１つのメモリセルのみを切り取った平面図（第
７図）と断面（８図）を参照にして説明する。まずレジ
ストをマスクにメモリセルのソースとドレイン部の拡散
層１９を始めにヒ素又は燐のイオン注入により形成して
おき、その後熱酸化法で第１ゲート酸化膜２０を形成す
る。次にレジストをマスクにドレインの一部２１上の第
１ゲート酸化膜２０をエツチングしルジストを除去する
。その後熱酸化により領域２１」−に第１ゲート酸化膜
２０より薄い第２ゲート酸化膜２２（１２０〜６０Ａ）
を形成する。後は実施例１と同じ方法でセルを形成する
が、第１層目の多結晶シリコンと第２層目の多結晶シリ
コンをレジストをマスクに同時にエツチングして浮遊ゲ
ート１４と制御ゲー）１７−２−５を形成する際に第２
ゲート酸化膜２２上に積層されている２層の多結晶シリ
コンはエラ十ングされないようにする。

また、メ土すチップ内部でＩＬ源電圧を昇圧してデータ
書込み、消去のための高電圧を得るために（」、例えば
第９図のような電圧昇圧回路を用いる。

この回路は、例えば５Ｖの亀源亀圧Ｖｃから負荷ＭＯＳ
トランジスタＱ几を介してキャパシタＣ１に蓄積した電
荷を、第１０図に示すようなりロック信号ψ１．ψ２を
用い、ＭＯＳトランジスタＱ１を介して次のキャパシタ
Ｃ２に転送し、このキャパシタＣ２に蓄積した電荷を次
のＭＯＳ）ランジスタＱ２を介して次のキャパシタＣ３
に転送する、という動作を順次繰り返すことにより、出
力端に高電圧Ｖｕｔｅ得るものである。

〔発明の効果〕

以上述べたように本発明によれば、浮遊ゲートをもつ曹
替え可能なメモリセルをＮＡＮＤ構造のセル・ブロック
として構成し、書込みをメモリセルの浮遊ゲートよりド
レインに電荷を抜くように構成されたＥＰＲＯＭにおい
て書き込み時のドレインに与えろ高電圧をＩＣ内部で２
〜５■の低外部電源より昇圧して発生させ、かつ同時に
畜き込み可能なピット数をＩＯＫ以上にまで増大させう
る。

【図面の簡単な説明】

第１図は従来例の平面図、第２図はその断面園、第３図
は等価回路図、第４図は実施例１の平面図、第５図はそ
の断面図、第６図は実施例１の途中工程での平面図、第
７図は実施例２の平面図、第８１．　〉ｄ　テｒ＃、　
　％　　ｔｏ　ｔ３　　ツノ□　’４７ｘ、／、り？；
　ｎ　炉ノｋ　ｋＬ”ｆＪ　　７３　　／Ｚ）図はその
Ａ−Ａ　’断面図である。 △ １・・・シリコン基板、 ２．１０・・・素子分ｍ絶縁膜、 ３．１１．２０・・・第１ゲート絶縁喚、４．１４・・
・浮遊ゲート） １３．２２・・・第２ゲート絶縁膜、 ５．１５・・・多層ゲート間絶縁膜、 ６．１７・・・制御ゲート１ ７・・・Ａｌ線（ビット線） ＋ ８．１８・・・ｎ　型層、 １２．２１・・・第１ゲート酸化膜エツチング部、１６
・・・第１層多結晶シリコン、エツチング部、＋ １９・・・浮遊ゲート下のｎ　型層。 代理人　弁理士　則　近　憲　佑 同　　　　　　　松　　山　　光　　之Ｂ Ｌ−Ｉ−Ｂ′ 第１図 第　２　図 第　２　図 が Ｌ、Ｂ′ 第４図 第５図 第６！！ｌ ハ、′ 第７図 第８図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に浮遊ゲートと制御ゲートを積層し
   てなる書替え可能なメモリセルを複数個直列接続してＮ
   ＡＮＤ型セル・ブロックを構成し、このセル・ブロック
   を複数個配列して構成され、書込み動作を浮遊ゲートか
   らメモリセルのドレイン部に電荷を放出して行ない、浮
   遊ゲート下のゲート酸化膜の一部を薄くし、この薄いゲ
   ート酸化膜下にまでドレイン領域が延在していることを
   特徴とする不揮発性半導体メモリ装置。
2. （２）各メモリセルの部分的に薄いゲート酸化膜領域が
   ドレイン側のゲートエッジにかかっていることを特徴と
   する特許請求の範囲第１項記載の不揮発性半導体メモリ
   装置。
3. （３）各メモリセルの部分的に薄いゲート酸化膜下に延
   存しているドレインのｎ型拡散層領域を、各メモリセル
   のより厚いゲート酸化膜をレジストマスクにエッチング
   した時同時にイオン注入して形成し、その後レジストを
   除去し熱酸化してより薄いゲート酸化膜を形成しその後
   浮遊ゲート用の多結晶シリコンを堆積させることを特徴
   とする特許請求の範囲第１項記載の不揮発性半導体メモ
   リ装置。
4. （４）浮遊ゲ ート下のゲート酸化酸の一部薄くなった領域をおおうよ
   うに延存したドレイン拡散層を厚いゲート酸化膜を通し
   てレジストマスクにヒ素又は燐をイオン注入して形成し
   、その後レジストを除去し、その後レジストをマスクに
   ドレイン領域の上にある一部の厚いゲート酸化膜をエッ
   チングしてレジストを除去し、その後より薄いゲート酸
   化膜を熱酸化にて厚いゲート酸化膜をエッチングした領
   域に形成することを特徴とする特許請求の範囲第１項記
   載の不揮発性半導体メモリ装置。