JP4020854B2 - 集積メモリ回路 - Google Patents
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Description
本発明は、メモリに関する。
現在、シリコン上に集積化された工業用メモリ装置には本質的に明確な３つのタイプがある。
１つは、ＤＲＡＭタイプ、すなわちダイナミック・ランダム・アクセス・メモリのアレイであって、ＤＲＡＭを構成している基本セルの各々との間の読み書きが可能とされる。そのようなＤＲＡＭのセルは、１つのトランジスタおよび１つのキャパシタから形成されているので、コンパクトである。更に、それらは、アクセス時間の点で極めて高速(典型的には４０乃至７０ナノ秒のオーダー)であるが、主としてセルのトランジスタの接合リークのため、セルのキャパシタに含まれる情報の頻繁なリフレッシングが必要とされる。
別のメモリのタイプは、ＳＲＡＭアレイ、すなわちスタティック・ランダム・アクセス・メモリのアレイである。ＳＲＡＭのセルは個別にアドレス可能であり、短いサイクル・タイム(６乃至７０ナノ秒というアクセス時間)を持ち、電力が供給されている限り情報を保持する。しかしながら、ＳＲＡＭのセルは、一般的に６個のトランジスタから構成されるため、密度が低いというハンディキャップを負っている。
更に、(例えばいわゆる"フラッシュ・メモリ"のような)いわゆる不揮発性メモリも周知のものである。そのようなメモリは、リフレッシングや電力供給がなくとも、酸化物によって絶縁された浮遊ゾーンの内部に情報を数年間保持することができる。このようなメモリは、単一のトランジスタによって形成されているのでコンパクトではあるが、浮遊ゾーンの絶縁酸化物を通るトンネル効果による書込みのメカニズムが遅く、アクセス時間が１マイクロ秒から１ミリ秒のオーダーで変化し、強いバイアスを必要とする。更に、このようなセルは、消去の時、個別にアドレスすることができない。
米国特許第5633178号 特許文献１は、基板に接触して配置された電子トラップをそのゲート酸化物が包含する単一の絶縁ゲート・トランジスタによって形成された不揮発性メモリ・セルを開示している。メモリ・セルへの論理"０"または論理"１"の書込みは、電子トラップを満たすか空にする電荷の垂直運動によって実施される。ゲート誘電体と基板の間のインタフェースにおける電子トラップの位置決定は技術的見地から制御するのが特に難しい。
米国特許第6128243号 特許文献２は、セルを構成しているトランジスタのゲート酸化物に半導体材料のクリスタルを含むトンネル接合メモリ(ＴＪＭメモリ)セルを開示している。そのようなセルは、電力が遮断されたとしてもその間ＳＲＡＭメモリの情報を保持する媒体を提供するバックアップ・セルとして使用される。更に、この先行技術セルに電荷を格納するメカニズムは、チャネルからクリスタルへの電荷の垂直転移に依存している。書込みは熱せられた電子またはトンネル電流を用いて実行され、消去はトンネル電流を用いて実行される。
本発明は、従来技術において存在するものと全く相違するメモリ構造を提供することを意図する。従来技術のフラッシュ・メモリおよびＤＲＡＭそれぞれの限界を克服しながら、性能的にはそれらの混成となるようなメモリを提供することを本発明は目指す。従って、本発明の目的の１つは、単一トランジスタの小型性を保ちながら、書込みの場合も読み取りの場合もアドレス可能なメモリ・ポイントを提供することである。更に、そのような読み書きモードは、情報に対する２−３ナノ秒のアクセス時間を可能とするものである。
本発明に従って、単一トランジスタによって形成されたメモリ・セルを少なくとも１つ備える集積メモリ回路が提供される。該集積メモリ回路において、トランジスタのゲートの下部表面は、該ゲートの下部表面と実質的に平行な平面に該ゲートおよびチャネル領域からそれぞれ一定の距離をおいて実質的に配置された複数のポテンシャル井戸の少なくとも１つの連続体を含む絶縁層によって該チャネル領域から絶縁されていて、これらポテンシャル井戸は前記平面に閉じ込められる電荷を包含することが可能であり、該電荷を前記平面においてソース領域の近くに位置する第１の閉じ込め領域またはドレイン領域の近くに位置する第２の閉じ込め領域に向けて移動させることによって該セルに関する２つのメモリ状態を定義するように該ポテンシャル井戸を制御することが可能である。
本発明に従うセルにおける電荷転移メカニズムは、伝導チャネルに対して平行である。米国特許第5633178号および米国特許第6128243号に記述されている電荷移転メカニズムは伝導チャネルに対して垂直であるので、本発明に従ったセルはそのような従来技術のセルと相違する。更に、本発明に従えば、基板からある距離をおいたポテンシャル井戸の位置決定は、基板と接触している電子トラップの位置決定より技術的に見て調整が非常に容易である。
更に、本発明に従ったメモリ・セルは、米国特許第5633178号に記載のメモリ・セルに比較して一層強いメモリ効果、すなわち一層長い保持時間を持つ。
本発明の１つの側面に従えば、ポテンシャル井戸を作製する技術的に特に簡単な方法は、ポテンシャル井戸を形成するノジュールをカプセルで覆う誘電体カプセルを絶縁層として作成するものである。このようなノジュールは電荷を搬送する機能を有する。換言すれば、本発明のこの側面に従えば、ゲートとトランジスタのチャネルとの間にノジュールの層が挿入される従来のＭＯＳトランジスタ・アーキテクチャが利用されている。
一般的にいえば、ノジュール間誘電体材料の伝導帯のレベルより低いレベルの伝導帯を持つ結晶体材料によってノジュールは形成されるが、この場合にもいくつかの可能性がある。
例えば、ノジュールに固有電荷を持たせることができる。これは、ノジュールが、例えばシリコンまたはシリコン合金のような半導体材料によって形成される場合である。また、ノジュールが固有電荷を保有しないこともある。これは、ノジュールが例えばシリコン窒化物という絶縁材によって形成される場合である。
いずれの場合でも、ノジュール間誘電体材料として、例えば、マイクロエレクトロニクス分野において特に高い伝導帯レベルを持つ材料である二酸化珪素を使用することができる。
ノジュールが固有電荷を保有しない場合、ノジュールを荷電させるため誘電体カプセルに電荷を投与することが必要である。従って、ノジュールの少なくともいくつかを荷電させるため誘電体カプセルに電荷を投与する機能を有する電荷投与手段が提供される。
ノジュール系が半導体材料によって形成される場合には、ノジュールが固有電荷を持つので、上記の電荷投与手段は必ずしも必要ではない。しかしながら、特定の応用分野では、少なくともいくつかのノジュールを荷電させるようにカプセルに付加的電荷を投与する電荷投与手段を使用することには利点があろう。
本発明の更なる側面に従えば、前記電荷投与手段は、ゲートをバイアスすることができるバイアス手段を含む。この手段は、ノジュールに電荷または必要に応じて付加的電荷を課すことができるようにするために、必要である。また、投与電流は、基板からゲート方向にあるいはゲートから基板方向へ垂直に流れるので、ノジュールに到着する電荷量がノジュールを離れた電荷量より最終的に大きい方が好都合である。そのような結果が得られるようにする１つの方法は、ポテンシャル井戸とゲートとの間に位置する絶縁層部分の厚さを、ポテンシャル井戸とチャネルとの間に位置する絶縁層部分の厚さと異なるものにすることである。当然のことながら、これら２つの部分のどちらが厚いかという選択は、適用されるバイアスの符号および投与電荷の符号の関数として行われる。実際には、ポテンシャル井戸を電子で荷電しようとする場合、厚い方の誘電体と同じ側に配置される電極に対して、例えば、正のバイアス電圧が適用される。
更に本発明の１つの側面に従って、ソース領域およびドレイン領域は、絶縁層の端部の近傍に位置するポテンシャル井戸と容量性結合を持つように配置され、近くに、電荷を前記第１の閉じ込め領域または前記第２の閉じ込め領域に向けて移動させるためトランジスタのソース領域およびドレイン領域をバイアスすることができるバイアス手段が提供される。
電荷すなわちメモリ電荷をノジュールの平面に閉じ込めかつドレイン−ソースのバイアスによって該平面内を移動させることができるようにする手段は、２つのノジュールの間の平均間隔が、ノジュール平均直径より小さく、ノジュールをゲートの下側表面から隔離している平均距離より小さく、かつ、ノジュールをチャネル領域から隔離している平均距離より小さいように構成することを含む。
２つのノジュールの間の平均間隔は、２つのポテンシャル井戸の間の電子バリヤの厚さを固定する。従って、２つの閉じ込め領域のいずれかに閉じ込められている電荷がトンネル効果によってノジュールのすべてに分散しないように２つのノジュールの間のこの平均間隔が十分大きいことが望ましい。更に、この平均間隔は、過度に大きいバイアス電圧およびマイクロエレクトロニクスのメモリ・アプリケーションと整合しないようなバイアス電圧を使用することを避けることができるように十分小さくなければならない。従って、２つのノジュールの間の平均間隔は、指針として、約０.５ナノメートルと３ナノメートルの間である。
更に、本発明が理論的にはチャネルの長さに関係なく適用できるとはいえ、チャネルの長さが大きい場合適用されるバイアス電圧は比例して大きくなる。従って、特にミクロン以下のチャネル長の場合、すなわち、チャネル長が、１００ナノメートル以下、例えば、５０ナノメートルである場合、本発明は特に有利である。この場合、適用されるバイアス電圧は、２乃至３ボルトのオーダーであり、本発明に従ったメモリ・セルは非常に小さいサイズという特徴を有するので、占有する表面領域に関して特に利点を持つ。
同様に、メモリ効果自体は、ポテンシャル井戸をカプセルで覆う誘電体の厚さによって限定されることはない。それにもかかわらず、誘電体の厚さを増加させることはトランジスタの読み取り電流の減少をもたらす。従って、実際には、誘電体カプセルの厚さに関する限界は、センス・アンプの検知しきい値によって固定される。本発明の１つの側面に従えば、ポテンシャル井戸とゲートの間にある絶縁層に関して、約１ナノメートルと約１０ナノメートルの間の厚さが選択される。ポテンシャル井戸とチャネルの間にある絶縁層に関して、同様の範囲の厚さが使用される。
本発明の更なる側面に従って、本発明によるメモリ回路は、所与のゲート・バイアスに関してドレイン電流を計測することができる読取り手段を備える。これは、メモリの内容が"１"または"０"のいずれであるかを決定することを可能にする。
ソース／ドレイン領域と絶縁層の端部に位置するポテンシャル井戸との間の容量性結合を向上させるため、ソース領域およびドレイン領域を絶縁層の横方向端部と接触させることに特に利点がある。
本発明の更なる側面に従って、本発明のメモリ回路は、各々個別にアドレス可能な複数のメモリ・セルによって形成されたメモリ平面を含む。
本発明は、また、集積メモリ回路のメモリ・セルに２進データを格納する方法を提供する。該メモリ・セルは単一トランジスタによって形成され、該トランジスタのゲートが絶縁層によってチャネル領域から絶縁された下部表面を有する。
更に、本発明の上記方法の１つの側面に従えば、ゲートの下部表面と実質的に平行な少なくとも１つの平面においてゲートおよびチャネル領域からそれぞれ一定の距離をおいた絶縁層の内部に電荷が閉じ込められる。また、該電荷は、前記２進データの論理値に従って該セルに関する２つのメモリ状態を定義するため、前記平面においてソース領域の近くに位置する第１の閉じ込め領域またはドレイン領域の近くに位置する第２の閉じ込め領域のいずれかに向けて移動するように制御される。
本発明の前記方法の１つのバリエーションに従って、電荷が、ドレイン・バイアス電圧とソース・バイアス電圧との間の差分の符号の関数として１つの方向または別の方向のいずれかに移動される。また、必要に応じて、ポテンシャル井戸の少なくとも一部を電荷させるため絶縁層に電荷を投与することも可能である。前記電荷はゲートをバイアスすることによって投与され、ポテンシャル井戸とゲートとの間に位置する絶縁層部分の厚さが、ポテンシャル井戸とチャネルとの間に位置する絶縁層部分の厚さと異なっている。メモリ・セルの内容は、所与のゲート・バイアスに関するドレイン電流を計測することによって読み取られる。
本発明は、更に、少なくとも１つのメモリ・セルの製作を含む、集積メモリ回路製作方法を提供する。このメモリ・セルの製作は、絶縁層の上部表面および半導体基板の上部表面面からそれぞれ一定の距離をおいて該基板の上部表面と実質的に平行な平面に実質的に配置された複数のポテンシャル井戸の少なくとも１つの連続体を含む絶縁層を半導体基板上に形成するプロセス、該絶縁層の上部表面上にゲート領域を形成するプロセス、および、該絶縁層の端部の近傍に位置するポテンシャル井戸との容量性結合を持つ状態で前記ゲートの両側にソース領域およびドレイン領域を形成するプロセスを含む。
メモリ・セル製作方法の１つのバリエーションに従って、絶縁層を形成する前記プロセスは、ポテンシャル井戸を形成するノジュールを覆う誘電体カプセルの形成を含み、前記ノジュールおよびカプセルの形成が、基板の上部表面における下方誘電体層の形成、該下方誘電体層におけるノジュールの形成、および、ノジュールをカプセルに閉じ込めて覆う上方誘電体層の形成を含む。また、前記ノジュールの形成が、ノジュール間誘電体材料の伝導帯のレベルより低い伝導帯レベルを持つクリスタル材料のノジュラー堆積を含む。
メモリ・セル製作方法の更なるバリエーションに従って、上記ゲートの形成が、絶縁層上にゲート材層を積層させるプロセス、絶縁層上でエッチングが停止する形態で該ゲート材層をエッチングするプロセス、および、ゲートの側壁に絶縁スペーサを形成するプロセスを含み、ソースおよびドレイン領域の形成が、スペーサの両側で絶縁層にエッチングを実施するプロセス、および、ソースおよびドレイン領域が絶縁層端部と接触するようにエピタキシを実施するプロセスを含む。
図１において、参照符号ＣＬは本発明に従ったメモリ・セルを示す。このメモリ・セルは、例えばシリコンで形成された半導体基板ＳＢに存在しているチャネル領域ＲＣからノジュール(nodule,根粒)ＮＤが埋め込まれた絶縁層ＣＩＳによってそのゲートＧＲが絶縁されたトランジスタによって形成される。
ここでは、複数のノジュールが、ポテンシャル井戸の１つの連続体を形成している。これらのノジュールは、ノジュラー（nodular）堆積に反応するいかなるクリスタル材料によってでも形成することが可能である。その場合、これらノジュールに関する伝導帯のレベルは、ノジュールの間に配置されノジュールをカプセルで覆う誘電体カプセルＥＮＲの伝導帯のレベルより低い。しかしながら、例えば、シリコンまたはシリコン合金(例えばシリコン−ゲルマニウム)で形成されたノジュールを選択することも可能である。この場合、誘電体カプセルＥＮＲは、例えば、二酸化けい素である。
これらノジュールは、ゲートＧＲの下側表面に対して(同様に基板ＳＢの上側表面に対しても)実質的に平行な１つの平面に配置されている。更に、これらノジュールは、上記２つの表面から一定の距離にある。一層具体的に述べれば、図１において、参照符号ｄｖ１は、ゲートＧＲの下側表面からノジュールを隔離している距離を示し、参照ｄｖ２は、基板ＳＢの上の面、すなわちチャネル領域ＲＣからノジュールを隔離している距離を示す。
図１には規則正しく間隔をあけたノジュールが表されているが、実際問題として、ノジュールの平面における分布は、結晶体材料のノジュラー堆積の操作から生じるものである。使用されるノジュラー堆積のタイプに応じて、ノジュールの一部が、相互に近接することも、あるいは、相互に接触することさえある。従って、図１における参照符号ｄｈは、２つのノジュールの間の平均距離を示す。同様に、参照符号Ｄは、ノジュールの平均直径を示す。
図１において、ソース領域ＲＳおよびドレイン領域ＲＤは、絶縁層ＣＩＳの側方端部に接触している。詳細は後述されるが、これらのソースおよびドレイン領域は、絶縁領域ＣＩＳの端部の近傍にあるノジュールとの結合を提供する。
従って、留意されるべき点であるが、本実施形態において、絶縁層ＣＩＳすなわちゲート酸化物は、半導体のウェーハの上側表面の下に位置し、この表面から突き出ているのはトランジスタのゲートだけである。
最後に、ソースＳ、ドレインＤＲおよびゲートＧを金属被覆することによって、バイアス電圧の適用が可能となる(詳細後述)。
例えば、１ナノメートルに等しい値がｄｈに関して選択され、５ナノメートルに等しい値がｄｖ２に、８ナノメートルに等しい値がｄｖ１に関して選択される。 直径Ｄは、例えば３ナノメートルと１０ナノメートルとの間で選択される。ここに記述されている例においては、チャネルＲＣの長さＬは、例えば、５０ナノメートルに等しくとられる。
図２および図３を参照して、本発明に従ったメモリ・セルを動作させる方法を記述する。上述のように、ノジュールはポテンシャル井戸の１つの連続体を構成する。ポテンシャル井戸の連続体が、伝導チャネルの上方において、ソース領域ＲＳの近くに位置する第１の閉じ込めゾーンＺＣ１(図２ａ)か、あるいは、ドレイン領域ＲＤの近くに位置する第２の閉じ込めゾーンＺＣ２(図２ｂ)か、いずれかのゾーンに電子の電荷を閉じ込めることを可能にする。
従って、これら２つのゾーンのいずれか１つにノジュールによって運ばれる電子の電荷が閉じ込められることによって、このメモリ・セルに格納されるべき２進データの２つの論理値"１"および"０"に対応するセルの２つのメモリ状態が定義される。例えば、状態"１"が電荷のゾーンＺＣ１における閉じ込めに対応し、一方、状態"０"が電荷のゾーンＺＣ２における閉じ込めに対応すると定義することが可能である。
ソースおよびドレイン領域のバイアスは、例えば、電圧差Ｖｄ−Ｖｓの符号の関数としてゾーンＺＣ１方向またはゾーンＺＣ２方向のいずれかの方向へ電子をノジュールからノジュールへ転移させることを可能にする。例えば、メモリ・セルのトランジスタがソースが接地されたＮＭＯＳ型トランジスタであるとすれば、ドレインに対する負のバイアス電圧ＶｄはゾーンＺＣ１に電荷を閉じ込めることを可能にし、一方、正のドレイン電圧はゾーンＺＣ２に電荷を閉じ込めることを可能にする。バイアスが取り除かれた時、電荷はそれが転移された側に閉じ込められた状態を維持する。
書込みの場合、電荷の運動がゲートおよびチャネルに対して平行に発生することを所与とすれば、ゲートのバイアスは任意である。そのようなバイアスがドレイン−ソース電流の強さを低下させ、従ってメモリ・セルの電力消費を減少させることを可能にすることができる。
図２のａおよびｂを参照して記述された例において、留意されるべき点であるが、ソースおよびドレイン領域は、基板に散布されたゾーンから構成されていて、絶縁層の側方端部に接触してはいない。絶縁層ＣＩＳの端部の下で接触し始めているソースおよびドレインの拡張ゾーンによって、容量性結合が発生する。当然のことながら、図２のａおよびｂを参照して記述した動作の原理は、図１に示された実施形態に関するものと同じである。
シリコンから形成されている場合、ノジュールは十分な量の固有電荷を含むことができる。しかしながら、ノジュールが二酸化珪素で閉じ込められたシリコン窒化物によって形成されている場合、または、ノジュールがシリコンから形成されていても十分な量の固有電荷を含んでいない場合、書込み動作を実施する前に、少なくともいくつかのノジュールを有効にするためカプセルに電荷を投与することが必要となる。この投与は、例えば、典型的には２−３ボルトのオーダーの強いバイアス電圧Ｖｇで一定時間例えば１秒間ゲートＧＲをバイアスすることによって実施され、これによって、チャネルから始まるトンネル電流が生成される。 次いで、電子が誘電体カプセルを通過して、ノジュールの上に次第に蓄積する。この場合、一部の電子はノジュールを離れて、ゲートＧＲ方向に進む。ノジュール上に電荷を蓄積することが目的であるならば、ノジュールに到着する電荷の量がノジュールを去る電荷の量より大きくなるように、非対称の誘電体カプセルを備えることが好ましい。電荷が電子でありゲートがバイアスされる本例においては、厚さｄｖ１が厚さｄｖ２より大きいように選択されている。
メモリ・セルＣＬの内容の読み取りは、所与のゲートおよびドレインのバイアスに関してドレイン電流Ｉｄを計測することから成る。図３にこの点が示されている。
ノジュールに格納されている電荷がチャネルに存在する電荷の符号と同じ場合と、ノジュールに格納された電荷が伝導チャネルの電荷に対して反対の符号である場合との相違を明らかにしなければならない。
曲線Ｃ０は、電荷がドレインに近接するゾーンＺＣ２に閉じ込められている場合であるメモリ・セルの状態"０"に関して、ゲート・バイアスＶｇに対するドレイン電流Ｉｄの変化を示す。
曲線Ｃ１ａは、伝導チャネルに存在する電荷に対して反対の符号の電荷がソースに近接しているゾーンＺＣ１に閉じ込められている場合のゲート・バイアス電圧に対するドレイン電流Ｉｄの変化を示す。
曲線Ｃ１ｂは、伝導チャネルＲＣに存在する電荷に対して同じ符号の電荷がソースに近接している閉じ込めゾーンＺＣ１に格納されている場合のゲート・バイアス電圧Ｖｇに対するドレイン電流Ｉｄの変化を示す。
図から明らかなように、一般的にいえば、所与のゲート・バイアスに関して、ドレイン電流Ｉｄはメモリの状態"０"と状態"１"の間で異なる。更に、所与のゲート・バイアスに関して、状態"１"におけるこのドレイン電流は、格納された電荷の符号に従って、状態"０"におけるドレイン電流より小さい場合と大きい場合とがある。
いずれの場合でも、所与のセルに関して、所与のゲート・バイアスに関するドレイン電流の値は、当該セルの状態"０"および"１"の各々において既知である。 従って、読み取り手段は、センス増幅器(ＡＭＰ)を備え、これによって、所与のゲート・バイアスおよび所与のドレイン・バイアスに関してドレイン電流のレベルを検出し、検出した電流を基準レベルと比較することによってこのレベルが高いレベルであるかまたは低いレベルであるかを導出する。この結果に基づいて、メモリ・セルの論理的内容が導出される。
次に、図４を参照して、本発明に従ったメモリ・セルの第１の製造方法を記述する。図４のａにおいて、参照符号ＳＢはシリコン基板を示す。二酸化珪素からなる下方誘電体層ＣＤＩを形成するため基板ＳＢの熱酸化が実施される。
次に、下方誘電体層ＣＤＩの上にシリコンＮＤのビーズすなわちノジュールを堆積させるため、シリコンのノジュラー(ノジュラー)堆積が実施される。この点については、ある材料のノジュラー堆積方式は、トンネル接合メモリ(ＪＴＭメモリ)の製造のためすでに使用されているので、それ自体従来技術で周知のものである。そのような方法として、例えば、ＬＰＣＶＤ法(すなわち低圧化学蒸着法)、または、ＨＳＧ(すなわち半球状シリコン粒)という用語で当業者に知られている方法によるノジュールの堆積法をあげることができる。また、Jane D. Bloway著"Nanocrystal non-volatile memory devices"(IEEE TE Nanotechnology, Vol. 1, No 1, page 72)を参照することもできる。窒化珪素ノジュールが想定される場合には、そのようなノジュールはＬＰＣＶＤ法によって形成することができる。
次のステップは、下方誘電体層ＣＤＩ上に二酸化ケイ素の層ＣＤＳを積層するものである。この方法は、周知の従来技術のもので、ノジュールとノジュールの間およびそれらノジュールの上に二酸化珪素を覆うことによってノジュールをカプセルに閉じこめ、ＣＩＳＢを形成する。
次に、例えばポリシリコンのゲート材料層ＣＭＧが周知の従来技術を用いて形成される。 次に、この層ＣＭＧに対して、従来技術のエッチング手法ＧＲＶを用いて樹脂マスクＭＲＳの両側面においてエッチングが実施され、メモリ・セルのトランジスタのゲートＧＲの境界が定められる。層ＣＩＳＢもまたエッチングされ、絶縁層ＣＩＳが形成される。
次に、基板における第１のドープ剤射込添加が実施され(図４のｂ参照)、ソースおよびドレイン領域の拡張ゾーンＥＸＴＳおよびＥＸＴＤが形成される。引き続いて、ゲートＧＲおよび層ＣＩＳの側壁にスペーサが形成され、ソースおよびドレイン領域ＲＳおよびＲＤを生成するため第２のドープ剤射込添加が実施される。
図５は、本発明に従ったメモリ・セルの第２の製造方法を示している。この製造方法の第１の段階は(図５のａ参照)、前述の図４ａを参照して記述した方法に類似している。ただし、第２の製造方法では、ゲート材層ＣＭＧおよび層ＣＩＳＢを自然に形が整うような形態でエッチングする代わりに、図５のｂに示されているように、層ＣＩＳＢ上でエッチングが停止するように、ゲート材層ＣＭＧだけをエッチングする。引き続き、スペーサがゲートＧＲの側壁に形成される。
次に、層ＣＩＳＢの従来技術の異方性エッチングＧＲＶ２がスペーサＥＳＰの両側に実施され、絶縁層ＣＩＳが形成される(図５ｃ)。
次に、図５ｄに示されているように、シリコン・エピタキシが層ＣＩＳの両側において実施され、ソースおよびドレイン領域ＲＳおよびＲＤが、層ＣＩＳの横方向端部と接触するように、形成される。
この実施形態は、ソースおよびドレイン領域と層ＣＩＳのノジュールとの間に比較的大きな容量性結合が生まれるという利点を持つ。
以上記述した本発明に従ったメモリ・セルは、当然のことながら、１つのアレイとして同一タイプの複数の他のメモリ・セルと組み合わせることによって、図６に示されているようなメモリ平面ＰＭを形成することができる。この場合、特に、行デコーダＤＣＤＬおよび列デコーダＤＣＤＣが、メモリ平面の各メモリ・セルＣＬを個別にアドレスすることができるように、従来技法に従ってメモリ平面と関連づけられる。このようにして、集積メモリ回路ＤＭＶは、フラッシュ・メモリおよびＤＲＡＭメモリそれぞれの限界を克服しながらフラッシュ・メモリとＤＲＡＭメモリを混成した特性を有するメモリを構成する。特に、このメモリ回路は、単一トランジスタの小型性を持ちながら、個別にアドレス可能な複数のセルから構成されている。更に、読取りおよび書込みモードは、情報に対する２−３ナノ秒のアクセス時間を可能にする。
また、複数ノジュールからなる単一の層だけを含むメモリ・セルが上述されたが、例えば、図７に示されているように、並列平面にそれぞれ配置された複数の積み上げられたノジュール・層のような、複数の積み上げられたポテンシャル井戸連続体を含むメモリ・セルを作成することも可能である。そのようなセルの動作は上述されたものと同様であるが、そのような構成は、状態"０"および状態"１"の間の相違を増幅することを可能にする。
ＣＬ メモリ・セル
Ｇ ゲート
ＧＲ ゲート領域
ＥＳＰ スペーサ
Ｓ ソース
ＲＳ ソース領域
ＤＲ ドレイン
ＲＤ ドレイン領域
ＮＤ ノジュール
ＥＮＲ 誘電体カプセル
ＣＩＳ 絶縁層
ＳＢ 半導体基板
ＲＣ チャネル領域
Ｇ ゲート
ＧＲ ゲート領域
ＥＳＰ スペーサ
Ｓ ソース
ＲＳ ソース領域
ＤＲ ドレイン
ＲＤ ドレイン領域
ＮＤ ノジュール
ＥＮＲ 誘電体カプセル
ＣＩＳ 絶縁層
ＳＢ 半導体基板
ＲＣ チャネル領域
Claims (31)
- 単一トランジスタによって形成されたメモリ・セルを少なくとも１つ備える集積メモリ回路であって、
前記トランジスタのゲート(G、GR)と、チャネル領域（RC）との間に設けられ、電荷を閉じ込めたポテンシャル井戸（ND）の連続体を内部に含む絶縁層（CIS）を備え、
前記ポテンシャル井戸は、前記トランジスタのソース領域（RS）の近くの第１の閉じ込め領域（ZC1）および前記トランジスタのドレイン領域（RD）の近くの第２の閉じ込め領域（ZC2）を含み、
前記集積メモリ回路は、前記第１の閉じ込め領域および前記第２の閉じ込め領域の間で該電荷を移動させるよう構成されており、電荷が前記第１の閉じ込め領域にあるとき前記メモリ・セルが第１のメモリ状態となり、電荷が前記第２の閉じ込め領域にあるとき前記メモリ・セルが第２のメモリ状態となる、集積メモリ回路。 - 前記絶縁層は、ポテンシャル井戸を形成する根粒を含む誘電体であり、該根粒は前記電荷を搬送する機能を有する、請求項１に記載の集積メモリ回路。
- 前記誘電体の伝導帯のレベルより低いレベルの伝導帯を持つ結晶体材料によって根粒が形成される、請求項２に記載の集積メモリ回路。
- 根粒が固有の電荷を有する、請求項３に記載の集積メモリ回路。
- 根粒が、シリコンまたはシリコン合金によって形成される、請求項４に記載の集積メモリ回路。
- 前記絶縁層に電荷を投与することで根粒を荷電させる電荷投与手段を備える、請求項４または請求項５に記載の集積メモリ回路。
- 根粒が固有の電荷を保有せず、前記絶縁層に電荷を投与することで根粒を荷電させる電荷投与手段を備える、請求項３に記載の集積メモリ回路。
- 前記電荷投与手段が、ゲートをバイアスすることができるバイアス手段を含み、ポテンシャル井戸とゲートとの間に位置する絶縁層部分の厚さが、ポテンシャル井戸とチャネルとの間に位置する絶縁層部分の厚さと異なる、請求項６または請求項７に記載の集積メモリ回路。
- 根粒がシリコン窒化物によって形成される、請求項７に記載の集積メモリ回路。
- 前記誘電体が二酸化ケイ素を含む、請求項５または請求項９に記載の集積メモリ回路。
- ２つの根粒の間の平均間隔が、根粒の平均直径より小さく、根粒をゲートの下側表面から隔離している平均距離より小さく、根粒をチャネル領域から隔離している平均距離より小さい、請求項１乃至請求項１０のいずれかに記載の集積メモリ回路。
- ２つの根粒の間の平均間隔が０.５ナノメートルと３ナノメートルとの間である、請求項１１に記載の集積メモリ回路。
- チャネルの長さが、１００ナノメートル以下である、請求項１乃至請求項１２のいずれかに記載の集積メモリ回路。
- ポテンシャル井戸とゲートとの間に位置する絶縁層部分の厚さが１ナノメートルと１０ナノメートルとの間であり、ポテンシャル井戸とチャネルとの間に位置する絶縁層部分の厚さが１ナノメートルと１０ナノメートルとの間である請求項１乃至請求項１３のいずれかに記載の集積メモリ回路。
- ソース領域およびドレイン領域が、絶縁層の端部の近傍に位置するポテンシャル井戸との容量性結合を持つように配置され、電荷を前記第１の閉じ込め領域方向または前記第２の閉じ込め領域方向へ移動させるためトランジスタのソース領域およびドレイン領域をバイアスするバイアス手段を備える、請求項１乃至請求項１４のいずれかに記載の集積メモリ回路。
- 所与のゲート・バイアスに関してドレイン電流を計測する読取り手段を備える、請求項１乃至請求項１５のいずれかに記載の集積メモリ回路。
- ソース領域およびドレイン領域が絶縁層の横方向端部と接触する、請求項１乃至請求項１６のいずれかに記載の集積メモリ回路。
- 前記絶縁層は、ポテンシャル井戸の複数の連続体を含み、該ポテンシャル井戸は、それぞれ独立した平面に配置されすべてがゲートの下部表面に平行である請求項１乃至請求項１７のいずれかに記載の集積メモリ回路。
- 集積メモリ回路のメモリ・セルに２進データを格納する方法であって、
該セルが単一トランジスタを含み、該トランジスタのゲート（G、GR）が絶縁層（CIS）によってチャネル領域（RC）から絶縁された下部表面を有し、電荷が絶縁層の内部に、ゲートの下部表面と平行な平面でゲートおよびチャネル領域からそれぞれ一定の距離をおいて閉じ込められ、
前記集積メモリ回路は、該電荷を、ソース領域（RS）の近くの第１の閉じ込め領域（ZC1）およびドレイン領域（RD）の近くの第２の閉じ込め領域（ZC2）の間で移動制御して、電荷が前記第１の閉じ込め領域にあるとき当該セルが前記２進データの一方に対応する第１のメモリ状態となり、電荷が前記第２の閉じ込め領域にあるとき当該セルが前記２進データの他方に対応する第２のメモリ状態となるようにする、２進データ格納方法。 - 前記電荷が、ドレイン・バイアス電圧とソース・バイアス電圧との間の差分の符号の関数として１つの方向または別の方向のいずれかに移動される、請求項１９に記載の２進データ格納方法。
- 前記電荷が絶縁層に形成されたポテンシャル井戸に閉じ込められる、請求項１９または請求項２０に記載の２進データ格納方法。
- 前記電荷が絶縁層に投与される、請求項２１に記載の２進データ格納方法。
- 前記電荷がゲートをバイアスすることによって投与され、ポテンシャル井戸とゲートとの間に位置する絶縁層部分の厚さが、ポテンシャル井戸とチャネルとの間に位置する絶縁層部分の厚さと異なっている、請求項２２に記載の２進データ格納方法。
- メモリ・セルが前記２つのメモリ状態のうちのいずれに対応するものであるかが所与のゲート・バイアスに関するドレイン電流を計測することによって読み取られる、請求項１９乃至請求項２３のいずれかに記載の２進データ格納方法。
- 電荷を搬送する能力を持ち、誘電体に覆われた根粒によって形成されたポテンシャル井戸に前記電荷が閉じ込められる、請求項１９乃至請求項２４のいずれかに記載の２進データ格納方法。
- 前記電荷が、ゲートの下部表面に対して平行な複数の独立した平面に閉じ込められる、請求項１９乃至請求項２５のいずれかに記載の２進データ格納方法。
- 少なくとも１つのメモリ・セルの製作を含む、集積メモリ回路製作方法であって、
該メモリ・セルの製作が、
絶縁層（CIS）の上部表面および半導体基板の上部表面面からそれぞれ一定の距離をおいて該基板の上部表面と平行な平面に配置された複数のポテンシャル井戸（ND）の少なくとも１つの連続体を含む絶縁層を半導体基板上に形成するプロセスと、
該絶縁層の上部表面上にゲート（G、GR）を形成するプロセスと、
該絶縁層の端部の近傍に位置するポテンシャル井戸との容量性結合を持つ状態で前記ゲートの両側にソース領域（RS）およびドレイン領域（RD）を形成するプロセスと、を含み、
これにより、前記ソース領域の近くに位置する前記ポテンシャル井戸からなる第１の閉じ込め領域（ZC1）、および前記ドレイン領域の近くに位置する前記ポテンシャル井戸からなる第２の閉じ込め領域（ZC2）が形成され、
前記集積メモリ回路は、前記第１の閉じ込め領域および前記第２の閉じ込め領域の間で電荷の移動制御することができ、電荷が前記第１の閉じ込め領域にあるとき当該セルの第１のメモリ状態となり、電荷が前記第２の閉じ込め領域にあるとき当該セルの第２のメモリ状態となるよう構成される、集積メモリ回路製作方法。 - 絶縁層を形成する前記プロセスが、ポテンシャル井戸を形成する根粒を含む誘電体を形成することを含む、請求項２７に記載の集積メモリ回路製作方法。
- 前記根粒を含む誘電体の形成が、基板の上部表面への下方の誘電体の層の形成、該下方の誘電体の層上への根粒の形成、および、根粒を覆う上方の誘電体の層の形成を含む、請求項２８に記載の集積メモリ回路製作方法。
- 前記根粒の形成がクリスタル材料を堆積することを含み、該クリスタル材料の伝導帯のレベルが前記誘電体の伝導帯のレベルより低い、請求項２９に記載の集積メモリ回路製作方法。
- 上記ゲートの形成が、絶縁層上にゲート材層を積層させるプロセス、絶縁層上でエッチングが停止する形態で該ゲート材層をエッチングするプロセス、および、ゲートの側壁に絶縁スペーサを形成するプロセスを含み、
ソースおよびドレイン領域の形成が、スペーサの両側で絶縁層に対するエッチングを実施するプロセス、および、ソースおよびドレイン領域が絶縁層端部と接触するようにエピタキシを実施するプロセスを含む、請求項２７乃至請求項３０のいずれかに記載の集積メモリ回路製作方法。
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