JP2001217328A - 半導体デバイスを動作させる方法 - Google Patents

半導体デバイスを動作させる方法

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Abstract

(57)【要約】 【課題】 従来のフローティング・ゲートの代わりに不
連続な蓄積素子すなわちドット１０８を有する第１メモ
リ・セルを含む半導体デバイスを動作させる方法を提供
する。 【解決手段】 この方法は、３つの異なる状態のうちの
少なくとも一つにプログラミングできる。異なる状態
は、ドットをソース領域付近またはドレイン領域付近で
プログラミングする場合に、メモリ・セルの読出し電流
が異なるので可能である。実施例は、電源用の２つの異
なる電位、あるいは３つの異なる電位を利用できる。２
電位の実施例は設計を簡単にするが、３電位の実施例は
隣接の非選択メモリ・セル１００Ｂ，１００Ｃ，１００
Ｄにおける外乱問題の危険が低下する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体メモリ
の分野に関し、さらに詳しくは、マルチステート・メモ
リ・セルを実現するために不揮発性メモリをプログラミ
ングすることに関する。
【０００２】
【従来の技術】フラッシュ・メモリを含む不揮発性メモ
リは、半導体メモリ・デバイスの分野では周知である。
従来のフラッシュ・メモリ・デバイスでは、単一の連続
フローティング・ゲート構造が各フラッシュ・メモリ・
セルで用いられる。この単一の連続フローティング・ゲ
ート構造は、この分野で周知のプログラミングおよび消
去電圧ならびにタイミングを利用してプログラミングさ
れ、消去される。一般に、従来のフローティング・メモ
リ・ゲート・セルは、論理０または論理１のいずれかを
表す２つの状態のうちの一つで存在する。メモリのサイ
ズを大幅に増加することなくメモリ・デバイスの容量を
増加するためには、３つ以上の状態を表すことができる
メモリ・セルを実装することが望ましい。本開示を通じ
てマルチステート・メモリ・セル(multi-state memory
cell)という、この種の不揮発性メモリ・セルは、フロ
ーティング・ゲートに注入される電荷の量を制御するこ
とによって、これまで実装されてきた。
【０００３】マルチステート・メモリ・セルの信頼性
は、フローティング・ゲートと基板との間の誘電構造に
おける欠陥の影響を受けやすい。さらに具体的には、従
来のメモリ・デバイスにおける高濃度にドーピングされ
た連続フローティング・ゲートは導電性なので、フロー
ティング・ゲート付近にある電荷トラップ(charge tra
p)の形態の一つの欠陥はフローティング・ゲートに蓄積
された全ての電荷を排除(drain)することがあり、それ
より対応するメモリ・セルを消去し、望ましくない。さ
らに、注入電荷の量を制御することは製造環境において
制御することが困難なプロセスであり、そのため一貫し
て確実なプログラミング電圧およびプログラミング時間
でメモリ・デバイスを製造することを困難にしている。
【０００４】さらに、従来のフラッシュ・メモリ技術は
トンネル酸化物(tunnel oxide)の厚さによって制限され
る。最小トンネル酸化物厚さは、著しい漏れを生じず
に、５〜７ナノメートル以下に実質的に低減することが
できないので、フローティング・ゲート構造を十分に充
電するために必要なプログラミング電圧は、約１０〜１
５ボルトの範囲に維持しなければならない。この大きさ
のプログラミング電圧を生成するためには、従来のフラ
ッシュ・メモリ・デバイスの設計にマルチステージ・チ
ャージ・ポンプおよび他の高電圧回路を組み込む必要が
ある。この高電圧回路の相対的なサイズは、メモリ・セ
ルのサイズを単純に縮小(scaling)することによって達
成できるダイ・サイズの縮小を実質的に制限する。
【０００５】
【発明が解決しようとする課題】従って、確実な製造プ
ロセスにて、動作電圧を大幅に越えるプログラミング電
圧を必要とせずに、マルチステート・メモリ・セルを有
する不揮発性メモリ・デバイスを実装することは極めて
望ましい。
【０００６】
【実施例】添付の図面において、本発明は一例として示
され、制限するものではない。ただし、図面において、
同様な参照番号は同様な要素を表すものとする。
【０００７】なお、当業者であれば、図面の要素は簡単
明瞭にするために図示されており、必ずしも縮尺通りで
はないことが理解されよう。例えば、図面中の一部の要
素の寸法は、本発明の実施例の理解を助けるために、他
の要素に対して誇張されることもある。
【０００８】従来のフラッシュ・メモリ・デバイスのフ
ローティング・ゲート構造の代わりに、不連続な蓄積素
子(discontinuous storage elements)すなわち「ドット
(dots)」を内蔵する半導体デバイスを動作する方法につ
いて説明する。ドットの選択的な充電により、半導体デ
バイスの第１メモリ・セルは少なくとも３つの異なる状
態のうちの一つにプログラミングできる。一つの蓄積セ
ルが３つ以上の状態を格納できるようにするプログラミ
ング方法およびセル構造を提供することにより、半導体
デバイスのメモリ容量は、デバイスの物理的なサイズを
増加せずに、実質的に増加できる。さらに、不連続な蓄
積素子を利用することは、ドットとデバイス基板との間
の誘電体における欠陥に関連する問題を低減し、それに
より従来の連続的なフローティング・ゲート・メモリに
比べて改善した性能が得られる。
【０００９】図１は、本発明の一実施例によるメモリ・
セル１００の部分的な断面図である。メモリ・セル１０
０は、制御電極（制御ゲート電極）１０６のいずれかの
側に配置される第１導電電極（ドレイン領域）１０４お
よび第２導電電極（ソース領域）１０２を含む。ソース
１０２およびドレイン１０４は、典型的な実施例では単
結晶シリコンまたは他の適切な半導体材料からなる基板
１１２内で作製される。一実施例では、ソース領域１０
２およびドレイン領域１０４のそれぞれは、燐，砒素な
どを含むｎ型不純物でドーピングされ、基板１１２は、
硼素などのｐ型不純物でドーピングされる。別の実施例
では、ソース領域１０２およびドレイン領域１０４はｐ
型であり、基板１１２はｎ型である。
【００１０】メモリ・セル１００は、ゲート１０６と基
板１１２との間で縦に配置され、かつソース領域１０２
とドレイン領域１０４との間で横に配置された不連続な
蓄積素子（ドット）１０８をさらに含む。ドット１０８
の組成は、メモリ・セル１００の閾値電圧シフトを行う
べく帯電粒子をトラップするのに適している。このよう
に、ナノクリスタル(nanocrystals)ともいうドットは、
従来の不揮発性メモリにおける一つの連続したフローテ
ィング・ゲートに類似し、これを置換する。
【００１１】一実施例において、ドット１０８はシリコ
ン，ゲルマニウムまたは他の適切な材料からなる。ドッ
ト１０８の密度は、酸化物１１０における欠陥の密度よ
りも実質的に大きい。約５Ｅ１１ｃｍ-2のドット密度
は、従来の作製プロセスで利用するのに適している。
０．１ミクロン×０．１ミクロンの面積の上にドットが
ある場合、一般にこの面積は約５０個のドットによって
覆われる。寸法が小さくなっても、メモリ構造には一般
に少なくとも約５個のドットがある。一実施例における
ドット１０８のサイズは、直径が約３〜１０ナノメート
ルの付近である。一実施例において、ドット１０８は約
５ナノメートル未満の距離だけ、基板１２の上面より上
にある。図示の実施例では、ドット１０８は、一実施例
において熱形成酸化物からなる第１誘電層１１０上にあ
る。第２誘電層１１１は、ドット１０８および第１誘電
層１１０の上にある。第１酸化物層１１０の厚さは、通
常５ナノメートル未満であり、より一般的には３〜３．
５ナノメートルの範囲である。約３ナノメートルだけ基
板１２の上面より上にあるドット１０８を移動させるこ
とにより、メモリ・セル１００をプログラミングするの
に要するプログラミング電圧は、少なくとも５ナノメー
トルのトンネル酸化物厚さを有する従来のフラッシュ・
メモリ・デバイスをプログラミングするのに要するプロ
グラミング電圧よりも大幅に小さくなる。さらに、連続
したフローティング・ゲート構造の代わりにドット１０
８を設けることにより、酸化物１１０における一つの欠
陥が電荷を排除する能力は、この欠陥自体に密に近接し
たドット上に蓄積される電荷に制限される。ドット１０
８の数は第１誘電体１１０における欠陥の数を大幅に上
回るので、従来のフローティング・ゲート・デバイスに
比べて、電荷漏れは低く、電荷保持は高い 図１ないし図４は、セル１００の端子に対して印加され
るプログラミング電圧に応じてメモリ・セル１００がプ
ログラミングできるところの４つの状態を示す。メモリ
・セル１００に印加されるプログラミング電圧の４つの
セットのそれぞれは、充電されるドット１０８の対応す
る空間分布(spatial distribution)を生じさせる。充電
されたドット１０８のそれぞれの空間分布により、対応
する閾値電圧シフトが生じ、これは同一バイアス状態に
ついて検出可能なドレイン電流差を生成する。図１にお
いて、実質的に全ての不連続な蓄積素子１０８は充電さ
れていない。メモリ・デバイス１００に対するプログラ
ミング電圧の印加を制御することにより、ドット１０８
は選択的に充電できる。図２において、ドレイン領域１
０４に近い領域１１４におけるドット１０８は充電さ
れ、一方、ソース領域１０２に近い領域１１６における
ドットは充電されない。図３において、ソース領域１０
２に近い領域１１６におけるドット１０８は充電され、
ドレイン領域１０４に近い領域１１４におけるドット１
０８は充電されない。図４は、実質的に全てのドット１
０８が充電されている状態を示す。
【００１２】充電されたドット１０８のこれら４つの分
布のそれぞれは、セルのドレイン電流を測定することに
よって検出可能な対応する閾値電圧に関連する。図５を
参照して、図１ないし図４に示す４つのドット分布に対
応するドレイン電流の４つの値は、特定のバイアス状態
について示されている。トレース５００は、図１のよう
に実質的に全てのドット１０８が非充電である場合に、
メモリ・セル１００において生成されるドレイン電流を
示す境界線を表す。トレース５１１は、実質的に全ての
ドット１０８が充電されている図４に示す状態に対応す
る境界線を表す。トレース５０１は、ドレインからソー
スの方向に向かって充電されるドット１０８の割合の関
数として、ドレイン電流を表す。一例として、ドット１
０８の約５０％が充電されているところのトレース５０
１の点Ａでは、ドレイン領域１０４に近い領域１１４に
おける実質的に全てのドットは充電され、一方、ソース
領域１０２に近い領域１１６における実質的に全てのド
ット１０８は充電されない。トレース５１０は、ソース
領域からドレイン領域に向かって充電される不連続な蓄
積素子１０８の割合の関数として、ドレイン電流を表
し、例えば、ドット１０８の５０％が充電されている点
Ｂでは、ソース領域１０２に近い領域１１６における実
質的に全てのドット１０８は充電され、一方、ドレイン
領域１０４に近い領域１１４における実質的に全てのド
ットは充電されない。
【００１３】図５は、図１ないし図４の充電ドット分布
にそれぞれ対応する４つの状態、すなわち、状態００，
状態０１，状態１０および状態１１をさらに示す。これ
ら４つの状態は、状態１０および状態０１の充電ドット
の割合がそれぞれソース領域１０２およびドレイン領域
１０４付近で約３０〜３５％の範囲である場合に、ドレ
イン電流の差が検出可能であることを示す。従って、
（状態１０および状態０１について）ドットの約３０〜
５０％を選択的に充電することにより、メモリ・セル１
００によって生成される出力電流は、「隣接」状態から
一桁またはそれ以上変化する。適切に構築された回路は
この４つの状態のそれぞれを検出して、２ビットの情報
を伝達できる。このように、単一のメモリ・セル１００
の容量は、セル・サイズを増加せずに２倍になる。
【００１４】図６は、第１メモリ・セル１００Ａ、第２
メモリ・セル１００Ｂ，第３メモリ・セル１００Ｃおよ
び第４メモリ・セル１００Ｄを含むメモリ・アレイの一
部の図を含む。第１および第２メモリ・セル１００Ａ，
１００Ｂは、ワード・ラインＷ１にある。ワード・ライ
ンＷ１の一部は、それぞれメモリ・セル１００Ａ，１０
０Ｂの制御ゲート電極１０６Ａ，１０６Ｂを含む。同様
に、ワード・ラインＷ２は、それぞれ第３メモリ・セル
および第４メモリ・セル１００Ｃ，１００Ｄの制御ゲー
ト電極１０６Ｃ，１０６Ｄを含む。第１および第３メモ
リ・セル１００Ａ，１００Ｃは、ソース端子１００Ａ，
１０２Ｃに電気接続される共通のソース・ラインＳ１を
共用する。同様に、第１および第３メモリ・セル１００
Ａ，１００Ｃは、それぞれドレイン端子１０４Ａ，１０
４Ｃに電気接続される共通のドレイン・ラインＤ１を共
用する。第２ソース・ラインＳ２は、第２および第４メ
モリ・セル１００Ｂ，１００Ｄのソース信号１０２Ｂ，
１０２Ｄを電気接続し、一方、第２ドレイン・ラインＤ
２はそれぞれドレイン端子１０４Ｂ，１０４Ｄに電気接
続される。第１および第３メモリ・セル１００Ａ，１０
０Ｃは、ウェル領域６２内にある活性領域（ソース領
域，ドレイン領域およびチャネル領域）を有し、一方、
第２および第４メモリ・セル１００Ｂ，１００Ｄは、ウ
ェル領域６４内にある活性領域（ソース領域，ドレイン
領域およびチャネル領域）を有する。ウェル領域６２，
６４は、図１ないし図４に示すように、メモリ・セル１
００の基板１１２に相当する。
【００１５】メモリ・セル１００Ｂ，１００Ｃおよび１
００Ｄ内のデータを著しく乱すことのない、メモリ・セ
ル１００Ａの動作について、図７および図８の電圧表を
参照して説明する。図７の電圧プログラミング表は、２
つの電位、すなわち、第１電位（ＶPP）および第２電位
（約０ボルトであるＶSS）がプログラミングのために利
用可能であるところの、本発明の実施例において用いる
のに適している。一実施例において、第１電位ＶPPと第
２電位ＶSSとの間の差は、約５ボルト以下である。
【００１６】一実施例において、図１ないし図４に示す
４つの状態のいずれも、残りのメモリ・セル１００Ｂ，
１００Ｃ，１００Ｄの内容を著しく乱さずに、図７の４
つの列に示される電圧を印加することによって、メモリ
・セル１００Ａにおいて実現できる。さらに具体的に
は、第１メモリ・セル１００Ａは、必要なプログラミン
グ期間で指示されたプログラミング電圧を印加すること
により、「００」状態から０１，１０または１１状態に
遷移できる。プログラミング時間は、一般に約１マイク
ロ秒から１０ｍｓｅｃの範囲である。さらに、第１メモ
リ・セル１００Ａは、必要な消去期間で列００に示され
る電圧を印加することにより、消去できる、すなわち状
態０１，１０，１１から状態００に遷移できる。
【００１７】図７に示すように、「００」状態（すなわ
ち、消去状態）は、第１電位ＶPPを（それぞれラインＳ
１およびＤ１を介して）ソースおよびドレイン１０２
Ａ，１０４Ａに印加し、ウェル領域６２を第１電位ＶPP
で維持し、そしてＷ１を第２電位ＶSSで維持することに
よって達成される。このように電圧を印加すると、第１
メモリ・セル１００Ａのドット１０８Ａ上の電荷は除去
あるいは消去され、実質的に全てのドットは非充電状態
になる。００状態では、４つの状態のうち最低の（絶対
値）閾値電圧および最高の電流が生じる。ラインＳ２，
Ｄ２およびウェル領域６４は第１電位ＶPPで維持され、
ワード・ラインＷ２は第２電位ＶSSで維持される。これ
らのバイアス状態では、全てのメモリ・セル１００Ａ，
１００Ｂ，１００Ｃ，１００Ｄは、このブロック消去動
作中に消去される。
【００１８】別の実施例では、同一ワード・ライン上の
メモリ・セルのみが消去され、行消去または列消去を行
う。特に図６を参照して、メモリ・セル１００Ａ，１０
０Ｂは、メモリ・セル１００Ｃ，１００Ｄでデータを著
しく乱さずに消去できる。この実施例では、図７におけ
る状態「００」のバイアス状態は、ワード・ラインＷ２
が第１電位ＶPPで維持されることを除いて、用いられ
る。
【００１９】ドレイン端子１０４Ａに近い領域１１４に
おける不連続な蓄積素子１０８が充電されるところの図
２に示される第１メモリ・セル１００Ａの状態は、第１
電位ＶPPをワード・ラインＷ１およびソース・ラインＳ
１に印加し、ウェル領域６２およびドレイン・ラインＤ
１を第２電位ＶSSで維持することによって、図７の列０
１に示されるように生成される。第１メモリ・セル１０
０Ａの制御ゲート１０６とドレイン１０４Ａとの間の電
圧差の印加は、電界を生成し、これはドレイン内の電子
（またはドレイン付近の電子）を、ドレイン１０４Ａ付
近のドット１０８に移動させる。第１メモリ・セル１０
０Ａのソース１０２Ａを制御ゲート１０６Ａと実質的に
同じ電位に維持することは、ソース１０２Ａ付近のドッ
ト１０８の有意な充電を防ぎ、それにより図２に示すよ
うな充電ドットの分布が得られる。この充電ドット１０
８の分布により、図５のトレース５０１によって表され
るドレイン電流が生じる。
【００２０】ソース１０２Ａに近い領域１１６における
ドットが実質的に全て充電され、ドレイン１０４に近い
領域１１４におけるドットが実質的に非充電である（図
３）ところの図７の列１０において表される状態は、制
御ゲート１０６Ａとソース１０２Ａとの間に電位を印加
し、ドレイン１０４Ａを制御ゲート１０６Ａと実質的に
同じ電位に維持することによって達成される。ソース１
０２Ａと制御ゲート１０６Ａとの間の電位は、電子をソ
ース１０２Ａからソース１０２Ａ付近のドット１０８に
移動し、一方、ドレイン１０４Ａを制御ゲート１０６の
電位で維持することは、ドレイン１０４からドット１０
８への電子の移動を防ぎ、それによりソース１０２付近
のドット１０８の選択的な充電が得られる。この充電ド
ットの選択的な分布により、図５のトレース５１０によ
って示せる電流が得られ、ここでドレイン電流は、充電
されるドット１０８の同じ割合について、トレース５０
１のドレイン電流よりも実質的に小さい。従って、図５
は、メモリ・セル１００内のドレイン電流の、ドット１
０８内の充電素子の空間分布（位置）への依存性を強調
している。
【００２１】図４に示す充電分布は、図７の列１１に示
されるプログラミング電圧を印加することによって実現
され、ここで、第１電位ＶPPを（ワード・ラインＷ１を
介して）制御ゲート１０６Ａに印加し、第２電位ＶSSを
（Ｓ１を介して）ソース１０２Ａに印加し、また（Ｄ１
を介して）ドレイン１０４Ａに印加し、ウェル領域６２
を第２電位ＶSSで維持することによって、電位は制御ゲ
ート１０６Ａとドレイン１０４Ａとの間、さらに制御ゲ
ート１０６Ａとソース１０２との間に印加される。この
構成では、電場は制御端子１０６Ａとソース１０２Ａ、
ドレイン１０４Ａおよびウェル領域６２のそれぞれとの
間で存在し、ソース１０２Ａおよびドレイン１０４Ａか
らソース１０２Ａおよびドレイン１０４Ａ付近のドット
１０８への電子の移動が生じる。図５を再度参照して、
図４に示す充電分布を表すトレース５１１は、トレース
５０１，５１０のドレイン電流に比べて極めて低いドレ
イン電流を示す。
【００２２】状態０１，１０，１１にプログラミングす
る場合、Ｓ２，Ｄ２，Ｗ２およびウェル領域６４の電圧
を表す図７の残りの行は、第２，第３および第４メモリ
・セル１００Ｂ，１００Ｃ，１００Ｄは、第１メモリ・
セル１００Ａのプログラミングによって実質的に影響を
受けないことを強調するために入れられている。さらに
具体的には、図７の各プログラミング列（すなわち、列
０１，１０，１１）では、第２および第４メモリ・セル
１００Ｂ，１００Ｄのソースおよびドレインにぞれぞれ
印加されるソース・ラインＳ２およびドレイン・ライン
Ｄ２は、ワード・ラインＷ１の電位で維持される。第２
メモリ・セル１００Ｂの場合、この構成では、制御ゲー
ト１０６Ｂとソース１０２Ｂとの間では有意なバイアス
は印加されず、また制御ゲート１０６とドレイン１０４
Ｂとの間にも有意なバイアスは印加されず、それにより
充電される第２メモリ・セル１００Ｂのドット１０８の
割合の有意な変化を防ぐ。第４メモリ・セル１００Ｄに
ついて、ソースおよびドレイン１０２Ｄ，１０４Ｄを第
１電位ＶPPで維持しつつ、ワード・ラインＷ２へ第２電
位ＶSSを印加することにより、ドット１０８から電荷を
消去あるいは除去するのに適したバイアスが得られる。
しかし、プログラミング時間は、ドット１０８から電荷
を消去あるいは除去するのに要する時間よりも数桁短い
ので、第４メモリ・セル１００Ｄは第１メモリ・セル１
００Ａのプログラミング中は実質的に非充電のままであ
る。同様に、第３メモリ・セル１００Ｃのプログラミン
グは、メモリ・セル１００Ａのプログラミング中に第２
ワード・ラインＷ２を第２電位ＶSSで維持することによ
って阻止され、そのためソース・ラインＳ１またはドレ
イン・ラインＤ１のいずれかに印加される任意の電位に
より、一般に取るに足らないとみなされる第３メモリ・
セル１００Ｃのわずかな消去のみが生じる。
【００２３】メモリ・セル１００Ａの読出しは、ソース
・ラインＳ１を第１電位ＶSSにし、ドレイン・ラインＤ
１を約１ボルトにし、そしてワード・ラインＷ１を通常
約２ボルト未満である約ＶDDにすることによって実行で
きる。メモリ・セル１００Ｂ，１００Ｃ，１００Ｄ内の
データを乱す可能性を低減するために、ソース・ライン
Ｓ２およびドレイン・ラインＤ２はほぼ同じ電位（例え
ば、ゼロ・ボルト）であり、ワード・ラインＷ２は通常
約０ボルトである。ウェル領域６２，６４は、通常それ
ぞれソース・ラインＳ１，Ｓ２とほぼ同じ電位である。
【００２４】図７に示すプログラミング電圧は、２つの
電位信号、すなわち、ＶPP信号およびＶSS信号のみを必
要とする。発明の本実施例は、一つのプログラミング電
源しか必要としないという利点を享受する。しかし、別
の実施例では、２つ以上の電源電位を利用できる。図８
に示すプログラミング電圧は、第１，第２および第３電
位、すなわち、＋ＶPP／２信号，ＶSS信号および−ＶPP
／２信号を利用する。この実施例は追加のプログラミン
グ電圧レベルを必要とするが、プログラミングされない
メモリ・セルに印加されるプログラミング電圧の大きさ
が小さくなることで、これらのメモリ・セルの内容を乱
す可能性が低くなる。
【００２５】３つの電位を利用してメモリ・セル１００
Ａをプログラミングすることは、図８に示すようにして
達成される。３つの電位は、第１電位＋ＶPP／２，第３
電位−ＶPP／２，それに第１電位と第３電位との間の中
間の第２電位ＶSSを含む。一実施例において、第１電位
と第３電位との間の差は約５ボルト未満である。メモリ
・セル１００Ａを００状態（すなわち、消去状態）にプ
ログラミングするためには、第１電位＋ＶPP／２をソー
ス・ラインＳ１，ドレイン・ラインＤ１およびウェル領
域６２に印加し、第３電位−ＶPP／２をワード・ライン
Ｗ１に印加する。ラインＳ２，Ｄ２およびウェル領域６
４は、第１電位＋ＶPP／２で維持され、ワード・ライン
Ｗ２は第３電位−ＶPP／２で維持される。これらのバイ
アス状態では、全てのメモリ・セル１００Ａ，１００
Ｂ，１００Ｃ，１００Ｄはこのブロック消去動作中に消
去される。
【００２６】別の実施例では、同じワード・ライン上の
メモリ・セルのみが消去され、行消去または列消去を行
う。特に図６を参照して、メモリ・セル１００Ａ，１０
０Ｂは、メモリ・セル１００Ｃ，１００Ｄでデータを著
しく乱さずに消去できる。この実施例では、図８の状態
「００」についてのバイアス状態は、ワード・ラインＷ
２が第１電位＋ＶPP／２で維持されることを除いて、用
いられる。
【００２７】メモリ・セルを０１状態にプログラミング
するためには、第１電位をＳ１およびＷ１に印加し、第
３電位をＤ１およびウェル領域６２に印加する。メモリ
・セルを１０状態にプログラミングするためには、第３
電位−ＶPP／２をＳ１およびウェル領域６２に印加し、
第１電位＋ＶPP／２をＤ１およびＷ１に印加する。１１
状態は、第１電位＋ＶPP／２をＷ１に印加し、第３電位
をＳ１，Ｄ１およびウェル領域６２に印加することによ
ってプログラミングされる。３つの電位の実施例では、
非選択メモリ・セルである第２，第３および第４メモリ
・セル１００Ｂ，１００Ｃ，１００Ｄに影響を及ぼすＳ
２，Ｄ２，Ｗ２およびウェル領域６４の電位は、第１メ
モリ・セル１００Ａを１１，１０，０１状態にプログラ
ミングする際に、第２電位ＶSSに維持される。従って、
３つの電位の実施例では、第２，第３，第４メモリ・セ
ル１００Ｂ，１００Ｃ，１００Ｄの任意の接合に印加さ
れる最悪のバイアスはＶPP／２であり、そのため第１セ
ル１００Ａをプログラミングする際に、近傍のセルを意
図せずに乱す可能性を有利に低減する。
【００２８】上記の明細書では、本発明について特定の
実施例を参照して説明した。ただし、当業者であれば、
特許請求の範囲に記載される本発明の範囲から逸脱せず
に、さまざまな修正および変更が可能なことが理解され
よう。従って、明細書および図面は、制限的な意味では
なく、例示的な意味でみなされるものとし、かかる一切
の修正は本発明の範囲に含まれるものとする。
【００２９】効果，他の利点および課題の解決につい
て、特定の実施例を参照して説明した。ただし、効果，
利点，課題の解決および任意の効果，利点あるいは課題
の解決を生じせしめる、あるいはより明瞭にする任意の
要素は、任意のあるいは全ての請求項の重要，必要ある
いは不可欠な特長または要素としてみなされるものでは
ない。本明細書で用いられる、「構成される(comprise
またはcomprising)」という用語、それにその変形は、
非包括的な含有を表すことを意図するものであり、要素
のリストを構成するプロセス，方法，製品(article)ま
たは装置は、これらの要素を含むだけでなく、明白に列
挙されていない他の要素、あるいはかかるプロセス，方
法，製品または装置に固有の他の要素を含むものとす
る。
【図面の簡単な説明】
【図１】本発明の一実施例による、非充電状態における
不揮発性メモリ・セルの簡略断面図である。
【図２】第１導電電極付近の不連続な蓄積素子が選択的
に充電されている、図１の蓄積デバイスの断面図であ
る。
【図３】第２導電電極付近の不連続な蓄積素子が選択的
に充電されている、図１のメモリ・セルの部分的な断面
図である。
【図４】実質的に全ての不連続な蓄積素子が充電されて
いる、図１の蓄積素子の部分的な断面図である。
【図５】充電された不連続な蓄積素子の割合の関数とし
てドレイン電流を示すグラフである。
【図６】本発明の一実施例で用いるのに適したメモリ・
セル・アレイのアーキテクチャを示す図である。
【図７】２つのプログラミング電位を利用する本発明の
一実施例による、図６のメモリ・セル・アレイのプログ
ラミング電圧表を示す図である。
【図８】３つのプログラミング電位を利用する本発明の
一実施例による、図６のメモリ・セル・アレイのプログ
ラミング電圧表を示す図である。
【符号の説明】
６２，６４ ウェル領域 １００ メモリ・セル １０２ 第２導電電極（ソース電極） １０４ 第１導電電極（ドレイン電極） １０６ 制御電極（制御ゲート電極） １０８ 不連続な蓄積素子（ドット） １１０ 第１誘電層（酸化物層） １１１ 第２誘電層 １１２ 基板 Ｗ１，Ｗ２ ワード・ライン Ｄ１，Ｄ２ ドレイン・ライン Ｓ１，Ｓ２ ソース・ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 (72)発明者 ボー・ジャング アメリカ合衆国テキサス州オースチン、レ ッジ・マウンテン・ドライブ6408 (72)発明者 ラマチャンドラン・ムラリドハー アメリカ合衆国テキサス州オースチン、ピ ックフェアー・ドライブ10601 Ｆターム(参考） 5B025 AA07 AB03 AC01 AD04 AE07 5F001 AA19 AB08 AC02 AD44 AE02 AE03 AE08 AF05 AF20 5F083 EP17 EP23 EP77 ER03 ER05 ER06 ER09 ER14 ER15 ER16 ER19 ER22 ER30 ZA21

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１メモリ・セル（１００）を含む半導
    体デバイスを動作させる方法であって：前記半導体デバ
    イスを設ける段階であって、第１メモリ・セル（１０
    ０）は不連続な蓄積素子（１０８）を有する、段階；お
    よび前記第１メモリ・セル（１００）を、少なくとも３
    つの異なる状態のうちの一つである第１状態に選択的に
    プログラミングする段階；によって構成されることを特
    徴とする方法。
  2. 【請求項２】 第１メモリ・セル（１００）からなる半
    導体デバイスを動作させる方法であって、前記第１メモ
    リ・セルは：不連続な蓄積素子（１０８）；基板（１１
    ２）；前記基板（１１２）内の第１電流伝達電極（１０
    ４）；前記基板（１１２）内で、かつ前記第１電流伝達
    電極（１０４）から離間した第２電流伝達電極（１０
    ２）；第１面と、前記第１面に対置する第２面とを有す
    る第１誘電層（１１０）であって、前記基板（１１２）
    は前記第１誘電層（１１０）の前記第１面にあり、前記
    不連続な蓄積素子（１０８）は前記第１誘電層（１１
    ０）の前記第２面にある、第１誘電層（１１０）；第１
    面と、前記第１面に対置する第２面とを有する第２誘電
    層（１１１）であって、前記第１誘電層（１１０）およ
    び前記不連続な蓄積素子（１０８）は前記第２誘電層
    （１１１）の前記第２面にある、第２誘電層（１１
    １）；および前記第２誘電層（１１１）の前記第２面に
    ある制御電極（１０６）；によって構成され、 前記第１メモリ・セル（１００）を、少なくとも３つの
    異なる状態のうちの一つである第１状態に選択的にプロ
    グラミングする段階であって：プログラミングは、第１
    電位および第２電位を用いて実施され、前記第１電位と
    第２電位との間の差は約５ボルト以下であり；プログラ
    ミングはさらに：前記第１電流伝達電極（１０４）およ
    び前記制御電極（１０６）を前記第１電位にバイアス
    し；および前記第２電流伝達電極（１０２）および前記
    基板（１１２）を前記第２電位にバイアスすることを含
    んで構成されることを特徴とする方法。
  3. 【請求項３】 第１メモリ・セル（１００）からなる半
    導体デバイスを動作させる方法であって，前記第１メモ
    リ・セル（１００）は：不連続な蓄積素子（１０８）；
    基板（１１２）；前記基板（１１２）内の第１電流伝達
    電極（１０４）；前記基板（１１２）内で、かつ前記第
    １電流伝達電極（１０４）から離間した第２電流伝達電
    極（１０２）；第１面と、前記第１面に対置する第２面
    とを有する第１誘電層（１１０）であって、前記基板
    （１１２）は前記第１誘電層（１１０）の前記第１面に
    あり、前記不連続な蓄積素子（１０８）は前記第１誘電
    層（１１０）の前記第２面にある、第１誘電層（１１
    ０）；第１面と、前記第１面に対置する第２面とを有す
    る第２誘電層（１１１）であって、前記第１誘電層（１
    １０）および前記不連続な蓄積素子（１０８）は前記第
    ２誘電層（１１１）の前記第２面にある、第２誘電層
    （１１１）；および前記第２誘電層（１１１）の前記第
    ２面にある制御電極（１０６）；によって構成され、 前記第１メモリ・セル（１００）を、少なくとも３つの
    異なる状態のうちの一つである第１状態に選択的にプロ
    グラミングする段階であって：プログラミングは、第１
    電位，第２電位および第３電位を用いて実施され、前記
    第１電位と第３電位との間の差は約５ボルト以下であ
    り、前記第２電位は前記第１電位と第３電位との間にあ
    り；プログラミングはさらに：前記第１電流伝達電極
    （１０４），前記第２電流伝達電極（１０２）および前
    記基板（１１２）を前記第２電位にバイアスし；および
    前記制御電極（１０６）を前記第１電位にバイアスする
    ことを含んで構成されることを特徴とする方法。
  4. 【請求項４】 第１メモリ・セル（１００）を含む半導
    体デバイスを動作させる方法であって：前記半導体デバ
    イスを設ける段階であって、前記半導体デバイスは：不
    連続な蓄積素子からなる第１メモリ・セル（１００）；
    第２メモリ・セル（１００Ｂ），第２メモリ・セル（１
    ００Ｃ）および第３メモリ・セル（１００Ｄ）であっ
    て：前記第２メモリ・セル（１００Ｂ），前記第３メモ
    リ・セル（１００Ｃ）および前記第４メモリ・セル（１
    ００Ｄ）のそれぞれは、不連続な蓄積素子を有し；前記
    第１メモリ・セル（１００Ａ），第２メモリ・セル（１
    ００Ｂ），第３メモリ・セル（１００Ｃ）および第４メ
    モリ・セル（１００Ｄ）のそれぞれは：第１電流伝達電
    極（１０４）；前記第１電流伝達電極（１０４）から離
    間した第２電流伝達電極（１０２）；第１誘電層（１１
    ０）であって、前記不連続な蓄積素子（１０８）が前記
    第１誘電層（１１０）の上にある、第１誘電層（１１
    ０）；前記第１誘電層（１１０）および前記不連続な蓄
    積素子（１０８）の上にある第２誘電層（１１１）；お
    よび前記第２誘電層（１１１）の上にある制御電極（１
    ０６）；を含み；前記第１および第３メモリ・セルの前
    記第１電流伝達電極（１０４Ａ，１０４Ｃ）は、互いに
    電気接続され；前記第１および第３メモリ・セルの前記
    第２電流伝達電極（１０２Ａ，１０２Ｃ）は、互いに電
    気接続され；前記第１および第２メモリ・セル（１００
    Ａ，１００Ｃ）は、第１ウェル領域（６２）内に少なく
    とも部分的にあり；前記第１および第２メモリ・セルの
    前記制御電極（１０６Ａ，１０６Ｂ）は、互いに電気接
    続され；前記第２および第４メモリ・セルの前記第１電
    流伝達電極（１０４Ｂ，１０４Ｄ）は、互いに電気接続
    され；前記第２および第４メモリ・セルの前記第２電流
    伝達電極（１０２Ｂ，１０２Ｄ）は、互いに電気接続さ
    れ；前記第２および第４メモリ・セル（１００Ｂ，１０
    ０Ｄ）は、第２ウェル領域（６４）内に少なくとも部分
    的にあり；および前記第３および第４メモリ・セルの前
    記制御電極（１０６Ｃ，１０６Ｄ）は、互いに電気接続
    される、 前記半導体デバイスを設ける段階；および前記半導体デ
    バイスをプログラミングする段階であって、プログラミ
    ングは：前記第１および第３メモリ・セルの前記第１電
    流伝達電極（１０４Ａ，１０４Ｃ）を第１電位にバイア
    スし；前記第１および第３メモリ・セルの前記第２電流
    伝達電極（１０２Ａ，１０２Ｃ）を第２電位にバイアス
    し；前記第１および第２メモリ・セルの前記制御電極
    （１０６Ａ，１０６Ｂ）を第３電位にバイアスし；前記
    第１ウェル領域（６２）を第２電位にバイアスし；前記
    第２および第４メモリ・セルの前記第１電流伝達電極
    （１０４Ｂ，１０４Ｄ）を第１電位にバイアスし；前記
    第２および第４メモリ・セルの前記第２電流伝達電極
    （１０２Ｂ，１０２Ｄ）を第１電位にバイアスし；前記
    第３および第４メモリ・セルの前記制御電極（１０６
    Ｃ，１０６Ｄ）を第２電位にバイアスし；および前記第
    ２ウェル領域（６４）を第１電位にバイアスする；こと
    を含むことを特徴とする方法。
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