JP2003060054A - 強誘電体キャパシタを有する半導体装置 - Google Patents
強誘電体キャパシタを有する半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】
【課題】占有面積が小さく容量の大きな強誘電体キャパ
シタを備えた半導体装置を提供する。ノイズの影響を低
減し、誤動作の少ない強誘電体キャパシタを備えた半導
体装置を提供する。 【解決手段】 半導体基板表面に形成された第１のキャ
パシタと、前記第１のキャパシタ上にこれと直列接続す
るように積層された強誘電体キャパシタからなる第２の
キャパシタとを含み、占有面積の低減をはかるととも
に、半導体装置内で長い配線の引きまわしを低減し、ノ
イズの伝搬を低減し、誤動作の低減を図る。
シタを備えた半導体装置を提供する。ノイズの影響を低
減し、誤動作の少ない強誘電体キャパシタを備えた半導
体装置を提供する。 【解決手段】 半導体基板表面に形成された第１のキャ
パシタと、前記第１のキャパシタ上にこれと直列接続す
るように積層された強誘電体キャパシタからなる第２の
キャパシタとを含み、占有面積の低減をはかるととも
に、半導体装置内で長い配線の引きまわしを低減し、ノ
イズの伝搬を低減し、誤動作の低減を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体装置に係り、特に高集積化のための構
造に関する。
タを有する半導体装置に係り、特に高集積化のための構
造に関する。
【０００２】
【従来の技術】半導体装置の高集積化・微細化が進むに
伴い、ＬＳＩにおいては、各部品の占有面積を大幅に低
減し、小型でかつ信頼性の高い半導体装置を提供すべく
研究が重ねられている。
伴い、ＬＳＩにおいては、各部品の占有面積を大幅に低
減し、小型でかつ信頼性の高い半導体装置を提供すべく
研究が重ねられている。
【０００３】現在研究されている強誘電体キャパシタを
有する半導体装置は、強誘電体キャパシタの反転電荷量
を検出し、これを電圧に変換するために、通常はＰＩＰ
キャパシタと呼ばれるポリシリコン層間に絶縁層を介在
させてなるキャパシタあるいはＭＯＳキャパシタと呼ば
れるシリコン層と金属との間にシリコン酸化膜を挟んで
形成したものなど、通常の絶縁層を誘電体層として用い
たキャパシタを併用することが多い。
有する半導体装置は、強誘電体キャパシタの反転電荷量
を検出し、これを電圧に変換するために、通常はＰＩＰ
キャパシタと呼ばれるポリシリコン層間に絶縁層を介在
させてなるキャパシタあるいはＭＯＳキャパシタと呼ば
れるシリコン層と金属との間にシリコン酸化膜を挟んで
形成したものなど、通常の絶縁層を誘電体層として用い
たキャパシタを併用することが多い。
【０００４】すなわち、図７に等価回路図を示すように
強誘電体キャパシタＣFEROと、ＰＩＰキャパシタＣPIP
とを直列接続して用いられることが多い。
強誘電体キャパシタＣFEROと、ＰＩＰキャパシタＣPIP
とを直列接続して用いられることが多い。
【０００５】このような半導体装置を実現するために、
従来は図８（ａ）および図８（ｂ）に示すように、シリ
コン基板１表面に形成された素子分離絶縁膜２上に第１
のキャパシタを形成すると共に、前記素子分離絶縁膜２
で囲まれた素子領域の上層にこの第１のキャパシタと並
ぶように強誘電体キャパシタからなる第２のキャパシタ
を形成している。そしてコンタクトホールを介して相互
接続された配線パターンを介して第１のキャパシタと第
２のキャパシタとが直列接続されるように構成されてい
る。ここで第１のキャパシタは、素子分離絶縁膜２上に
形成されたポリシリコン層からなる第１の電極３と、こ
の上層に酸化シリコン層と窒化シリコン層との２層膜と
して形成された第１の絶縁膜４と、そして更にこの上層
に形成されたポリシリコン層からなる第２の電極５とで
構成されている。
従来は図８（ａ）および図８（ｂ）に示すように、シリ
コン基板１表面に形成された素子分離絶縁膜２上に第１
のキャパシタを形成すると共に、前記素子分離絶縁膜２
で囲まれた素子領域の上層にこの第１のキャパシタと並
ぶように強誘電体キャパシタからなる第２のキャパシタ
を形成している。そしてコンタクトホールを介して相互
接続された配線パターンを介して第１のキャパシタと第
２のキャパシタとが直列接続されるように構成されてい
る。ここで第１のキャパシタは、素子分離絶縁膜２上に
形成されたポリシリコン層からなる第１の電極３と、こ
の上層に酸化シリコン層と窒化シリコン層との２層膜と
して形成された第１の絶縁膜４と、そして更にこの上層
に形成されたポリシリコン層からなる第２の電極５とで
構成されている。
【０００６】そして第２のキャパシタは、前記素子分離
絶縁膜で囲まれた素子領域の上層に第１の電極７と強誘
電体膜８と第２の電極９とからなる共有でないキャパシ
タとして形成されてなる。
絶縁膜で囲まれた素子領域の上層に第１の電極７と強誘
電体膜８と第２の電極９とからなる共有でないキャパシ
タとして形成されてなる。
【０００７】そしてこれら第１および第２のキャパシタ
の相互接続はコンタクトホールを介して接続された配線
パターン１０を介して達成されている。このようなキャ
パシタ構造は占有面積が大きく、これはＬＳＩにおいて
は微細化を阻む大きな問題となっていた。また、図９に
説明図を示すように、ノイズの逃げ道が少なく、デバイ
スとしてノイズの影響を受け易いという問題があった。
の相互接続はコンタクトホールを介して接続された配線
パターン１０を介して達成されている。このようなキャ
パシタ構造は占有面積が大きく、これはＬＳＩにおいて
は微細化を阻む大きな問題となっていた。また、図９に
説明図を示すように、ノイズの逃げ道が少なく、デバイ
スとしてノイズの影響を受け易いという問題があった。
【０００８】
【発明が解決しようとする課題】このように、従来の強
誘電体キャパシタを含む半導体装置は、占有面積が大き
く、装置の高集積化を阻む大きな問題となったいた。ま
たノイズの影響を受け易く、誤動作を招く原因となって
いた。
誘電体キャパシタを含む半導体装置は、占有面積が大き
く、装置の高集積化を阻む大きな問題となったいた。ま
たノイズの影響を受け易く、誤動作を招く原因となって
いた。
【０００９】本発明は前記実情に鑑みてなされたもの
で、占有面積が小さく容量の大きな強誘電体キャパシタ
を備えた半導体装置を提供することを目的とする。
で、占有面積が小さく容量の大きな強誘電体キャパシタ
を備えた半導体装置を提供することを目的とする。
【００１０】また本発明では、ノイズの影響を低減し、
誤動作の少ない強誘電体キャパシタを備えた半導体装置
を提供することを目的とする。
誤動作の少ない強誘電体キャパシタを備えた半導体装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで本発明では、半導
体基板表面に形成された第１のキャパシタと、前記第１
のキャパシタ上にこれと直列接続するように積層された
強誘電体キャパシタからなる第２のキャパシタとを含む
ことを特徴とする。
体基板表面に形成された第１のキャパシタと、前記第１
のキャパシタ上にこれと直列接続するように積層された
強誘電体キャパシタからなる第２のキャパシタとを含む
ことを特徴とする。
【００１２】かかる構成によれば、第１のキャパシタと
強誘電体キャパシタからなる第２のキャパシタとが積層
されているため、容量を低減することなく占有面積の低
減をはかることができる。また、半導体装置内で長い配
線の引きまわしが低減されるため、ノイズの伝搬を低減
することができ、誤動作の低減を図ることが可能とな
る。
強誘電体キャパシタからなる第２のキャパシタとが積層
されているため、容量を低減することなく占有面積の低
減をはかることができる。また、半導体装置内で長い配
線の引きまわしが低減されるため、ノイズの伝搬を低減
することができ、誤動作の低減を図ることが可能とな
る。
【００１３】望ましくは、第１のキャパシタは素子分離
絶縁膜上に形成されていることを特徴とする。かかる構
成によれば、素子分離絶縁膜上に第１および第２のキャ
パシタが形成されるため、素子分離絶縁膜上を効率よく
キャパシタに利用することができる。また、厚い素子分
離膜上にキャパシタが形成されているため、仮に強誘電
体薄膜からのＰｂやＯ2などの拡散があったとしても、
基板内の素子領域が悪影響を受けることもなく、微細化
に際しても信頼性の高いＬＳＩを提供することが可能と
なる。
絶縁膜上に形成されていることを特徴とする。かかる構
成によれば、素子分離絶縁膜上に第１および第２のキャ
パシタが形成されるため、素子分離絶縁膜上を効率よく
キャパシタに利用することができる。また、厚い素子分
離膜上にキャパシタが形成されているため、仮に強誘電
体薄膜からのＰｂやＯ2などの拡散があったとしても、
基板内の素子領域が悪影響を受けることもなく、微細化
に際しても信頼性の高いＬＳＩを提供することが可能と
なる。
【００１４】望ましくは、前記第１のキャパシタの上部
電極と、前記第２のキャパシタの下部電極とが層間絶縁
膜に形成されたプラグを介して接続されていることを特
徴とする。
電極と、前記第２のキャパシタの下部電極とが層間絶縁
膜に形成されたプラグを介して接続されていることを特
徴とする。
【００１５】かかる構成によれば、他の素子領域形成の
ためのプロセスをうまく利用して積層構造のキャパシタ
が形成されるため、信頼性の高いものとなる。
ためのプロセスをうまく利用して積層構造のキャパシタ
が形成されるため、信頼性の高いものとなる。
【００１６】また、強誘電体キャパシタの強誘電体薄膜
と第１のキャパシタの電極とは直接接触することなくプ
ラグを介して接続されているため、プラグにバリア層を
形成しておくのみで、強誘電体薄膜からのＰｂやＯ2な
どの拡散は良好に遮断される。
と第１のキャパシタの電極とは直接接触することなくプ
ラグを介して接続されているため、プラグにバリア層を
形成しておくのみで、強誘電体薄膜からのＰｂやＯ2な
どの拡散は良好に遮断される。
【００１７】望ましくは、前記第１のキャパシタの上部
電極と前記第２のキャパシタの上部電極とが前記第２の
キャパシタの上層に形成された配線層を介して接続され
ていることを特徴とする。
電極と前記第２のキャパシタの上部電極とが前記第２の
キャパシタの上層に形成された配線層を介して接続され
ていることを特徴とする。
【００１８】かかる構成によっても良好な直列接続体か
らなる積層キャパシタを得ることが可能となる。
らなる積層キャパシタを得ることが可能となる。
【００１９】望ましくは、前記第１のキャパシタの上部
電極と、前記第２のキャパシタの下部電極とは共通電極
であり、前記共通電極を挟んで下層側に第1のキャパシ
タ用のキャパシタ絶縁膜、上層側に強誘電体膜とが配設
されていることを特徴とする。
電極と、前記第２のキャパシタの下部電極とは共通電極
であり、前記共通電極を挟んで下層側に第1のキャパシ
タ用のキャパシタ絶縁膜、上層側に強誘電体膜とが配設
されていることを特徴とする。
【００２０】かかる構成によれば、第１のキャパシタの
上部電極と第２のキャパシタの下部電極が共通電極とし
て用いられるため、電極層および層間絶縁膜等の形成が
不要となり、極めて簡略でかつ表面段差の少ない半導体
装置を提供することが可能となる。
上部電極と第２のキャパシタの下部電極が共通電極とし
て用いられるため、電極層および層間絶縁膜等の形成が
不要となり、極めて簡略でかつ表面段差の少ない半導体
装置を提供することが可能となる。
【００２１】またかかる構造を用いた場合、強誘電体薄
膜からのＰｂやＯ2などの拡散が問題となるが、この共
通電極としてイリジウムと酸化イリジウムとの２層構造
膜など酸素遮蔽効果の高い材料を用いることにより、強
誘電体薄膜からのＰｂやＯ2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能とな
る。
膜からのＰｂやＯ2などの拡散が問題となるが、この共
通電極としてイリジウムと酸化イリジウムとの２層構造
膜など酸素遮蔽効果の高い材料を用いることにより、強
誘電体薄膜からのＰｂやＯ2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能とな
る。
【００２２】また、かかる構成をとることにより浮遊容
量がなくなり、駆動速度の高速化を図ることが可能とな
る。
量がなくなり、駆動速度の高速化を図ることが可能とな
る。
【００２３】また望ましくは、第２のキャパシタの下部
電極はイリジウムと酸化イリジウムとの積層膜を含むこ
とを特徴とする。かかる構成によれば、上述のように強
誘電体薄膜からのＰｂやＯ2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能る。
電極はイリジウムと酸化イリジウムとの積層膜を含むこ
とを特徴とする。かかる構成によれば、上述のように強
誘電体薄膜からのＰｂやＯ2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能る。
【００２４】
【発明の実施の形態】実施形態１
次に、本発明の第1の実施形態として、ＰＩＰキャパシ
タと強誘電体キャパシタとを備えた半導体装置について
説明する。この半導体装置は、図１（ａ）および（ｂ）
に平面図およびそのＡ−Ａ断面図を示すように、半導体
基板表面に形成されたＰＩＰキャパシタからなる第１の
キャパシタＣPIPと、前記第１のキャパシタＣPIP上にこ
れと直列接続するように積層された強誘電体キャパシタ
からなる第２のキャパシタＣFEROとを含むことを特徴と
する。
タと強誘電体キャパシタとを備えた半導体装置について
説明する。この半導体装置は、図１（ａ）および（ｂ）
に平面図およびそのＡ−Ａ断面図を示すように、半導体
基板表面に形成されたＰＩＰキャパシタからなる第１の
キャパシタＣPIPと、前記第１のキャパシタＣPIP上にこ
れと直列接続するように積層された強誘電体キャパシタ
からなる第２のキャパシタＣFEROとを含むことを特徴と
する。
【００２５】すなわち、図１（ａ）および（ｂ）に示す
ように、シリコン基板１表面に形成された素子分離絶縁
膜２上に第１のキャパシタおよび強誘電体キャパシタか
らなる第２のキャパシタＣFEROを積層したものである。
そしてコンタクトホールｈ１乃至ｈ３を介して相互接続
された配線パターンを介して第１のキャパシタと第２の
キャパシタとが直列接続されるように構成されている。
ように、シリコン基板１表面に形成された素子分離絶縁
膜２上に第１のキャパシタおよび強誘電体キャパシタか
らなる第２のキャパシタＣFEROを積層したものである。
そしてコンタクトホールｈ１乃至ｈ３を介して相互接続
された配線パターンを介して第１のキャパシタと第２の
キャパシタとが直列接続されるように構成されている。
【００２６】ここで第１のキャパシタは、素子分離絶縁
膜２上に形成されたポリシリコン層からなる第１の電極
３と、この上層に酸化シリコン層と窒化シリコン層との
２層膜として形成された第１の絶縁膜４と、そして更に
この上層に形成されたポリシリコン層からなる第２の電
極５とで構成されている。
膜２上に形成されたポリシリコン層からなる第１の電極
３と、この上層に酸化シリコン層と窒化シリコン層との
２層膜として形成された第１の絶縁膜４と、そして更に
この上層に形成されたポリシリコン層からなる第２の電
極５とで構成されている。
【００２７】また第２のキャパシタは、前記第1のキャ
パシタＣPIPの第２の電極５を覆う第1の層間絶縁膜６ａ
を介して形成された酸化イリジウムとイリジウムとの２
層膜からなる第１の電極７と、この上層に形成されたＰ
ＺＴ膜からなる強誘電体膜８と、さらにこの上層に形成
されたイリジウムと酸化イリジウムとの２層膜からなる
第２の電極９とで構成されている。
パシタＣPIPの第２の電極５を覆う第1の層間絶縁膜６ａ
を介して形成された酸化イリジウムとイリジウムとの２
層膜からなる第１の電極７と、この上層に形成されたＰ
ＺＴ膜からなる強誘電体膜８と、さらにこの上層に形成
されたイリジウムと酸化イリジウムとの２層膜からなる
第２の電極９とで構成されている。
【００２８】そしてさらにこの上層は第２の層間絶縁膜
６ｂで覆われ、この上層に形成された配線パターン１０
ａ乃至１０ｃで相互接続および電極取り出しがなされて
いる。
６ｂで覆われ、この上層に形成された配線パターン１０
ａ乃至１０ｃで相互接続および電極取り出しがなされて
いる。
【００２９】ここで前記第１のキャパシタの下層側電極
すなわち第１の電極３は第１および第２の層間絶縁膜６
ａ、６ｂを貫通して形成された第１のコンタクトホール
を介して配線パターン１０ｂに接続され外部取り出しが
なされグランド線に接続されている。
すなわち第１の電極３は第１および第２の層間絶縁膜６
ａ、６ｂを貫通して形成された第１のコンタクトホール
を介して配線パターン１０ｂに接続され外部取り出しが
なされグランド線に接続されている。
【００３０】また第１のキャパシタの上層側電極すなわ
ち第２の電極５は、第１および第２の層間絶縁膜６ａ、
６ｂを貫通して形成されたコンタクトホールｈ４を介し
て配線パターン１０ｃに接続され、第３のコンタクトホ
ールｈ３を介して第２のキャパシタの下層側電極すなわ
ち第１の電極７にコンタクトするように形成されてい
る。
ち第２の電極５は、第１および第２の層間絶縁膜６ａ、
６ｂを貫通して形成されたコンタクトホールｈ４を介し
て配線パターン１０ｃに接続され、第３のコンタクトホ
ールｈ３を介して第２のキャパシタの下層側電極すなわ
ち第１の電極７にコンタクトするように形成されてい
る。
【００３１】さらに、第２のキャパシタの上層側電極す
なわち第２の電極は第２のコンタクトｈ２を介して第１
の配線パターン１０ａに接続され、信号線側に接続され
ている。
なわち第２の電極は第２のコンタクトｈ２を介して第１
の配線パターン１０ａに接続され、信号線側に接続され
ている。
【００３２】かかる構成によれば、図２に説明図を示す
ように、近接する第１のキャパシタの第２の電極と第２
のキャパシタの第１の電極とは同電位となっているた
め、第１のキャパシタの第１の電極が拾ったノイズはそ
のまま効率よくグランド線に流れることになり、ノイズ
の影響を受け難くすることが可能となる。
ように、近接する第１のキャパシタの第２の電極と第２
のキャパシタの第１の電極とは同電位となっているた
め、第１のキャパシタの第１の電極が拾ったノイズはそ
のまま効率よくグランド線に流れることになり、ノイズ
の影響を受け難くすることが可能となる。
【００３３】次に、この強誘電体キャパシタの製造工程
について説明する。まず、シリコン基板１表面にＬＯＣ
ＯＳ法により素子分離絶縁膜２を形成し、これら素子分
離絶縁膜２で囲まれた素子形成領域内に所望の素子領域
を形成するとともに、この素子分離絶縁膜２上にＣＶＤ
法により多結晶シリコン膜３を形成し、この表面にスパ
ッタリング法により酸化シリコン膜と窒化シリコン膜と
の積層体からなるキャパシタ絶縁膜４を形成し、さらに
ＣＶＤ法により多結晶シリコン膜５を形成したのち、フ
ォトリソグラフィ法によりパターニングし、第１のキャ
パシタを形成する（図３（ａ））。
について説明する。まず、シリコン基板１表面にＬＯＣ
ＯＳ法により素子分離絶縁膜２を形成し、これら素子分
離絶縁膜２で囲まれた素子形成領域内に所望の素子領域
を形成するとともに、この素子分離絶縁膜２上にＣＶＤ
法により多結晶シリコン膜３を形成し、この表面にスパ
ッタリング法により酸化シリコン膜と窒化シリコン膜と
の積層体からなるキャパシタ絶縁膜４を形成し、さらに
ＣＶＤ法により多結晶シリコン膜５を形成したのち、フ
ォトリソグラフィ法によりパターニングし、第１のキャ
パシタを形成する（図３（ａ））。
【００３４】続いて第１の層間絶縁膜６ａとしてＰＳＧ
膜を形成する。この後、イリジウムをターゲットとし、
スパッタリング法により、酸化イリジウム、イリジウム
の積層膜を形成しこれをパターニングし、第１電極７を
形成する。
膜を形成する。この後、イリジウムをターゲットとし、
スパッタリング法により、酸化イリジウム、イリジウム
の積層膜を形成しこれをパターニングし、第１電極７を
形成する。
【００３５】この後図３（ｃ）に示すように、この第１
電極７の上に、ゾルゲル法によって、強誘電体膜８とし
てＰＺＴ膜を形成する。出発原料として、Pb(CH3COO)2・
3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。
この混合溶液をスピンコートした後、１５０℃で乾燥さ
せ、ドライエアー雰囲気において４００℃で３０分の仮
焼成を行った。これを５回繰り返した後、Ｏ2の雰囲気
中で、７００℃以上の熱処理を施した。このようにし
て、２５０nmの強誘電体膜８を形成した。なお、ここで
は、PbZrxTi1-xO3において、ｘを０．５２として（以下
ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成してい
る。
電極７の上に、ゾルゲル法によって、強誘電体膜８とし
てＰＺＴ膜を形成する。出発原料として、Pb(CH3COO)2・
3H2O,Zr(t-OC4H9)4,Ti(i-OC3H7)4の混合溶液を用いた。
この混合溶液をスピンコートした後、１５０℃で乾燥さ
せ、ドライエアー雰囲気において４００℃で３０分の仮
焼成を行った。これを５回繰り返した後、Ｏ2の雰囲気
中で、７００℃以上の熱処理を施した。このようにし
て、２５０nmの強誘電体膜８を形成した。なお、ここで
は、PbZrxTi1-xO3において、ｘを０．５２として（以下
ＰＺＴ（５２／４８）と表す）、ＰＺＴ膜を形成してい
る。
【００３６】さらに、強誘電体膜８の上に、スパッタリ
ングにより酸化イリジウムとイリジウムとの積層膜を形
成する（図３（ｄ））。この酸化イリジウム層とイリジ
ウム層との積層膜を、第２電極９とする。ここでは、イ
リジウム層と酸化イリジウム層とをあわせて２００nmの
厚さとなるように形成した。このようにして、第１のキ
ャパシタ上に第２のキャパシタとしての強誘電体キャパ
シタを積層した構造体を得ることができる。
ングにより酸化イリジウムとイリジウムとの積層膜を形
成する（図３（ｄ））。この酸化イリジウム層とイリジ
ウム層との積層膜を、第２電極９とする。ここでは、イ
リジウム層と酸化イリジウム層とをあわせて２００nmの
厚さとなるように形成した。このようにして、第１のキ
ャパシタ上に第２のキャパシタとしての強誘電体キャパ
シタを積層した構造体を得ることができる。
【００３７】そして、図３（ｅ）に、示すように、第２
の層間絶縁膜６ｂとしてＢＰＳＧ膜を形成し、フォトリ
ソグラフィによりコンタクトホールｈ１〜ｈ３を形成す
る。
の層間絶縁膜６ｂとしてＢＰＳＧ膜を形成し、フォトリ
ソグラフィによりコンタクトホールｈ１〜ｈ３を形成す
る。
【００３８】そしてＣＶＤ法によりこのコンタクトホー
ル内にＷ（タングステン）を充填するとともに、基板表
面に配線パターンとなるＡｌ（アルミニウム）層を形成
し、フォトリソグラフィによりパターニングして第１乃
至第３の配線パターン１０ａ〜１０ｃを形成し、図１に
示した本発明の第１の実施形態の半導体装置が完成す
る。
ル内にＷ（タングステン）を充填するとともに、基板表
面に配線パターンとなるＡｌ（アルミニウム）層を形成
し、フォトリソグラフィによりパターニングして第１乃
至第３の配線パターン１０ａ〜１０ｃを形成し、図１に
示した本発明の第１の実施形態の半導体装置が完成す
る。
【００３９】かかる構成によれば、素子分離絶縁膜２上
に第１および第２のキャパシタが形成されるため、素子
分離絶縁膜上を効率よくキャパシタに利用することがで
き、大幅な占有面積の低減を図ることが可能となる。ま
た、厚い素子分離膜上にキャパシタが形成されているた
め、仮に強誘電体薄膜からのＰｂやＯ2などの拡散があ
ったとしても、基板内の素子領域が悪影響を受けること
もなく、微細化に際しても信頼性の高いＬＳＩを提供す
ることが可能となる。
に第１および第２のキャパシタが形成されるため、素子
分離絶縁膜上を効率よくキャパシタに利用することがで
き、大幅な占有面積の低減を図ることが可能となる。ま
た、厚い素子分離膜上にキャパシタが形成されているた
め、仮に強誘電体薄膜からのＰｂやＯ2などの拡散があ
ったとしても、基板内の素子領域が悪影響を受けること
もなく、微細化に際しても信頼性の高いＬＳＩを提供す
ることが可能となる。
【００４０】さらにまた強誘電体キャパシタの強誘電体
薄膜と第１のキャパシタの電極とは直接接触することな
くプラグを介して接続されているため、プラグにバリア
層を形成しておくのみで、強誘電体薄膜からのＰｂやＯ
2などの拡散は良好に遮断され、拡散による劣化のおそ
れもない。
薄膜と第１のキャパシタの電極とは直接接触することな
くプラグを介して接続されているため、プラグにバリア
層を形成しておくのみで、強誘電体薄膜からのＰｂやＯ
2などの拡散は良好に遮断され、拡散による劣化のおそ
れもない。
【００４１】また製造に際しても極めて容易に形成可能
である。加えてノイズの伝搬が低減され、誤動作の少な
い半導体装置を提供することが可能となる。
である。加えてノイズの伝搬が低減され、誤動作の少な
い半導体装置を提供することが可能となる。
【００４２】なお、強誘電体膜の構成元素の拡散のおそ
れがある場合は、プラグを構成する多結晶シリコン層
と、第２のキャパシタの第１または第２の電極との間に
チタン、酸化チタンあるいはチタンナイトライド層など
のバリア層を介在させるようにしてもよい。これにより
加工性が良好で信頼性の高い半導体装置を得ることが可
能となる。
れがある場合は、プラグを構成する多結晶シリコン層
と、第２のキャパシタの第１または第２の電極との間に
チタン、酸化チタンあるいはチタンナイトライド層など
のバリア層を介在させるようにしてもよい。これにより
加工性が良好で信頼性の高い半導体装置を得ることが可
能となる。
【００４３】さらにまた、チタン層は接合層としての作
用もある。イリジウムとシリコン、あるいは酸化シリコ
ン層との密着性は余り良くない。このため、部分的に膜
がはがれ、強誘電特性を劣化させるおそれがあるが、こ
の実施例では、酸化チタン層は接合層としての作用も奏
効する。このようにＰｂあるいはＺｒなどの酸化シリコ
ン膜への拡散防止効果のみならず、このような密着性の
向上によっても、強誘電特性を改善することが可能であ
る。
用もある。イリジウムとシリコン、あるいは酸化シリコ
ン層との密着性は余り良くない。このため、部分的に膜
がはがれ、強誘電特性を劣化させるおそれがあるが、こ
の実施例では、酸化チタン層は接合層としての作用も奏
効する。このようにＰｂあるいはＺｒなどの酸化シリコ
ン膜への拡散防止効果のみならず、このような密着性の
向上によっても、強誘電特性を改善することが可能であ
る。
【００４４】実施形態２
次に本発明の第２の実施形態について説明する。前記第
１の実施形態では、第１のキャパシタと第２のキャパシ
タの接続を、各キャパシタの各電極に形成したコンタク
トホールを介して基板表面の配線パターンによって行う
ようにしたが、この例では、第１のキャパシタを形成し
た後、この上層に形成される第１の層間絶縁膜６ａに形
成した第４のコンタクトホールｈ４で構成されるプラグ
によって第１のキャパシタの上層側に位置する第２の電
極５と、真上の第２のキャパシタの第１電極７とを接続
するようにしたものである。したがって、電極同士がキ
ャパシタ領域の中で接続されるため、第１の実施形態に
比べて占有面積の低減を図ることが可能となる。
１の実施形態では、第１のキャパシタと第２のキャパシ
タの接続を、各キャパシタの各電極に形成したコンタク
トホールを介して基板表面の配線パターンによって行う
ようにしたが、この例では、第１のキャパシタを形成し
た後、この上層に形成される第１の層間絶縁膜６ａに形
成した第４のコンタクトホールｈ４で構成されるプラグ
によって第１のキャパシタの上層側に位置する第２の電
極５と、真上の第２のキャパシタの第１電極７とを接続
するようにしたものである。したがって、電極同士がキ
ャパシタ領域の中で接続されるため、第１の実施形態に
比べて占有面積の低減を図ることが可能となる。
【００４５】なお、他の構成については前記第１の実施
形態と同様に形成される。第４のコンタクトホールの形
成およびプラグの形成は、素子領域でのタングステンプ
ラグなどのプラグ形成と同一工程で行うことにより、工
数の増大を招くこともなく、占有面積の微小化を実現す
ることが可能となる。
形態と同様に形成される。第４のコンタクトホールの形
成およびプラグの形成は、素子領域でのタングステンプ
ラグなどのプラグ形成と同一工程で行うことにより、工
数の増大を招くこともなく、占有面積の微小化を実現す
ることが可能となる。
【００４６】実施形態３
次に本発明の第３の実施形態について説明する。前記第
１および第２の実施形態では、第１のキャパシタと第２
のキャパシタの接続を、各キャパシタの各電極に形成し
たコンタクトホールを介して行うようにしたが、この例
では、前記第１のキャパシタの上部電極と、前記第２の
キャパシタの下部電極とをイリジウムと酸化イリジウム
層との２層膜からなる共通電極１１で構成し、この共通
電極１１を挟んで下層側に第1のキャパシタ用のキャパ
シタ絶縁膜４、上層側にＰＺＴからなる強誘電体膜８と
が配設されていることを特徴とする。
１および第２の実施形態では、第１のキャパシタと第２
のキャパシタの接続を、各キャパシタの各電極に形成し
たコンタクトホールを介して行うようにしたが、この例
では、前記第１のキャパシタの上部電極と、前記第２の
キャパシタの下部電極とをイリジウムと酸化イリジウム
層との２層膜からなる共通電極１１で構成し、この共通
電極１１を挟んで下層側に第1のキャパシタ用のキャパ
シタ絶縁膜４、上層側にＰＺＴからなる強誘電体膜８と
が配設されていることを特徴とする。
【００４７】かかる構成によれば、第１のキャパシタの
上部電極と第２のキャパシタの下部電極が共通電極とし
て用いられるため、電極層および層間絶縁膜等の形成が
不要となり、極めて簡略でかつ表面段差の少ない半導体
装置を提供することが可能となる。
上部電極と第２のキャパシタの下部電極が共通電極とし
て用いられるため、電極層および層間絶縁膜等の形成が
不要となり、極めて簡略でかつ表面段差の少ない半導体
装置を提供することが可能となる。
【００４８】またかかる構造を用いた場合、強誘電体薄
膜８からのＰｂやＯ2などの拡散が問題となるが、この
共通電極としてイリジウムと酸化イリジウムとの２層構
造膜など酸素遮蔽効果の高い材料を用いることにより、
強誘電体薄膜からのＰｂやＯ 2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能とな
る。
膜８からのＰｂやＯ2などの拡散が問題となるが、この
共通電極としてイリジウムと酸化イリジウムとの２層構
造膜など酸素遮蔽効果の高い材料を用いることにより、
強誘電体薄膜からのＰｂやＯ 2などの拡散を良好に抑制
し、信頼性の高いデバイスを提供することが可能とな
る。
【００４９】実施形態４
次に本発明の第４の実施形態について説明する。前記第
１乃至第３の実施形態では、第１のキャパシタをＰＩＰ
キャパシタで構成した例について説明したが、ＭＯＳキ
ャパシタを用いた場合にも適用可能である。
１乃至第３の実施形態では、第１のキャパシタをＰＩＰ
キャパシタで構成した例について説明したが、ＭＯＳキ
ャパシタを用いた場合にも適用可能である。
【００５０】図６は第１のキャパシタをＭＯＳキャパシ
タで構成したものである。シリコン基板１の表面に形成
された素子分離絶縁膜２で囲まれた素子領域にスイッチ
ングトランジスタとしてのＭＯＳＦＥＴを形成するとと
もにこのＭＯＳＦＥＴのソース・ドレイン領域１３ａ、
１３ｂの一方に酸化シリコン膜１４を介して多結晶シリ
コン膜からなる第２の電極１５を形成し、ＭＯＳキャパ
シタを形成してなるもので、この上層にスルーホールｈ
４を介して第２のキャパシタを形成したものである。
タで構成したものである。シリコン基板１の表面に形成
された素子分離絶縁膜２で囲まれた素子領域にスイッチ
ングトランジスタとしてのＭＯＳＦＥＴを形成するとと
もにこのＭＯＳＦＥＴのソース・ドレイン領域１３ａ、
１３ｂの一方に酸化シリコン膜１４を介して多結晶シリ
コン膜からなる第２の電極１５を形成し、ＭＯＳキャパ
シタを形成してなるもので、この上層にスルーホールｈ
４を介して第２のキャパシタを形成したものである。
【００５１】この第２のキャパシタについては前記第１
乃至第３の実施形態と同様に、イリジウムと酸化イリジ
ウムとの２層膜からなる第１電極７とＰＺＴからなる強
誘電体膜８とイリジウムと酸化イリジウムとの２層膜か
らなる第２電極９とからなるものである。
乃至第３の実施形態と同様に、イリジウムと酸化イリジ
ウムとの２層膜からなる第１電極７とＰＺＴからなる強
誘電体膜８とイリジウムと酸化イリジウムとの２層膜か
らなる第２電極９とからなるものである。
【００５２】ここでＭＯＳＦＥＴは上述のソース・ドレ
イン領域１３ａ、１３ｂと、この間にゲート絶縁膜１６
を介して形成された多結晶シリコン膜からなるゲート電
極から構成されている。製造に際しても通常のＭＯＳプ
ロセスと同様にして形成される。また第１のキャパシタ
は素子分離絶縁膜上に延在するように形成してもよい。
イン領域１３ａ、１３ｂと、この間にゲート絶縁膜１６
を介して形成された多結晶シリコン膜からなるゲート電
極から構成されている。製造に際しても通常のＭＯＳプ
ロセスと同様にして形成される。また第１のキャパシタ
は素子分離絶縁膜上に延在するように形成してもよい。
【００５３】さらにまた、前記第１乃至第３の実施形態
と同様に第１および第２のキャパシタの接続は、変形可
能である。この構造を図５に示した第３の実施形態のよ
うに、第１のキャパシタの上層側電極と第２のキャパシ
タの下層側電極とを共通電極として用いる構造の場合に
は、強誘電体膜の構成元素であるＰｂやＯ2の拡散を防
止するためにバリア層を介在させるのが望ましくまた、
電極としてもイリジウムと酸化イリジウムの２層膜を用
いるのが望ましい。
と同様に第１および第２のキャパシタの接続は、変形可
能である。この構造を図５に示した第３の実施形態のよ
うに、第１のキャパシタの上層側電極と第２のキャパシ
タの下層側電極とを共通電極として用いる構造の場合に
は、強誘電体膜の構成元素であるＰｂやＯ2の拡散を防
止するためにバリア層を介在させるのが望ましくまた、
電極としてもイリジウムと酸化イリジウムの２層膜を用
いるのが望ましい。
【００５４】なお、前記実施例では第２のキャパシタの
第１電極および第２電極をイリジウムと酸化イリジウム
の積層膜で構成したが、プラチナとイリジウムとの２層
膜でもよい。またプラグを用いる場合には単層膜でもよ
い場合もある。
第１電極および第２電極をイリジウムと酸化イリジウム
の積層膜で構成したが、プラチナとイリジウムとの２層
膜でもよい。またプラグを用いる場合には単層膜でもよ
い場合もある。
【００５５】また、バリア層あるいは密着層としては、
後続の高温工程に耐えうる材料であれば、チタンに限定
されることなく適宜選択可能である。チタニウム、タン
タル、ジルコニウム、タングステンあるいはこれらの窒
化物さらには、ＴａＡｌＮ、ＴａＳｉＮなど高融点金属
の窒化物にアルミニウムあるいはシリコンなどを含有さ
せたものも適用可能である。例えばＴａＮにアルミニウ
ムを加えたＴａＡｌＮは、エッチングが容易であり、加
工性が良好であるという特徴があるため、パターニング
が必要な場合には有効な材料である。またＴａＮにシリ
コンを加えたＴａＳｉＮはシリコンを含有しているた
め、酸化シリコン層からのシリコンの拡散防止効果が高
くまた、ＴａＮに比べてエッチングが容易であり、加工
性が良好であるという特徴があるため、これもパターニ
ングが必要な場合には有効な材料である。さらにまた、
ＴａＳｉＮはＳｉの添加により微結晶またはアモルファ
スとなり、バリア性が向上する。
後続の高温工程に耐えうる材料であれば、チタンに限定
されることなく適宜選択可能である。チタニウム、タン
タル、ジルコニウム、タングステンあるいはこれらの窒
化物さらには、ＴａＡｌＮ、ＴａＳｉＮなど高融点金属
の窒化物にアルミニウムあるいはシリコンなどを含有さ
せたものも適用可能である。例えばＴａＮにアルミニウ
ムを加えたＴａＡｌＮは、エッチングが容易であり、加
工性が良好であるという特徴があるため、パターニング
が必要な場合には有効な材料である。またＴａＮにシリ
コンを加えたＴａＳｉＮはシリコンを含有しているた
め、酸化シリコン層からのシリコンの拡散防止効果が高
くまた、ＴａＮに比べてエッチングが容易であり、加工
性が良好であるという特徴があるため、これもパターニ
ングが必要な場合には有効な材料である。さらにまた、
ＴａＳｉＮはＳｉの添加により微結晶またはアモルファ
スとなり、バリア性が向上する。
【００５６】上記各実施例では、強誘電体膜８としてＰ
ＺＴを用いているが、ＳＢＴなどの強誘電体あるいはＢ
ＳＴなどの高誘電率誘電体膜などにも適用可能である。
イリジウムの物性は白金の物性とほぼ等しい。イリジウ
ムの抵抗率は、白金よりも小さく、電極として好ましい
材料である。また、酸化イリジウムの抵抗率は、４９×
１０-6Ωcmであって、電極材料としても問題はない。
ＺＴを用いているが、ＳＢＴなどの強誘電体あるいはＢ
ＳＴなどの高誘電率誘電体膜などにも適用可能である。
イリジウムの物性は白金の物性とほぼ等しい。イリジウ
ムの抵抗率は、白金よりも小さく、電極として好ましい
材料である。また、酸化イリジウムの抵抗率は、４９×
１０-6Ωcmであって、電極材料としても問題はない。
【００５７】イリジウム層は、柱状の結晶であるため、
強誘電体膜５中の酸素を透過してしまうが、この実施形
態では、イリジウムと酸化イリジウムとの２層膜層、あ
るいはイリジウムの上層をＰｔで被覆した２層膜などを
用いている。この酸化イリジウム層は、柱状結晶構造で
はなく酸素を透過しにくいため、強誘電体膜の酸素の欠
乏を防ぐことができる。イリジウムの酸化を防ぐために
表面にプラチナ層を形成するのが望ましいが、形成しな
くてもよい。イリジウムの酸化に際して電極全体が酸化
イリジウム層となってしまう可能性が高いが酸化イリジ
ウム層は導電性でありまた、酸素などの透過を防止する
ことができる緻密な膜構造をもつため、酸化防止膜とし
て良好に作用しうるものである。
強誘電体膜５中の酸素を透過してしまうが、この実施形
態では、イリジウムと酸化イリジウムとの２層膜層、あ
るいはイリジウムの上層をＰｔで被覆した２層膜などを
用いている。この酸化イリジウム層は、柱状結晶構造で
はなく酸素を透過しにくいため、強誘電体膜の酸素の欠
乏を防ぐことができる。イリジウムの酸化を防ぐために
表面にプラチナ層を形成するのが望ましいが、形成しな
くてもよい。イリジウムの酸化に際して電極全体が酸化
イリジウム層となってしまう可能性が高いが酸化イリジ
ウム層は導電性でありまた、酸素などの透過を防止する
ことができる緻密な膜構造をもつため、酸化防止膜とし
て良好に作用しうるものである。
【００５８】
【発明の効果】以上説明してきたように、第１のキャパ
シタと強誘電体キャパシタからなる第２のキャパシタと
が積層されているため、容量を低減することなく占有面
積の低減をはかることができる。また、半導体装置内で
長い配線の引きまわしが低減されるため、ノイズの伝搬
を低減することができ、誤動作の低減を図ることが可能
となる。
シタと強誘電体キャパシタからなる第２のキャパシタと
が積層されているため、容量を低減することなく占有面
積の低減をはかることができる。また、半導体装置内で
長い配線の引きまわしが低減されるため、ノイズの伝搬
を低減することができ、誤動作の低減を図ることが可能
となる。
【図１】本発明の第1の実施形態の半導体装置を示す図
【図２】同半導体装置のノイズの伝搬を示す説明図。
【図３】本発明の第1の実施形態の半導体装置の製造工
程を示す図
程を示す図
【図４】本発明の第２の実施形態の半導体装置を示す図
【図５】本発明の第３の実施形態の半導体装置を示す図
【図６】本発明の第４の実施形態の方法を説明する原理
説明図
説明図
【図７】本発明の半導体装置の等価回路を示す図
【図８】従来例の半導体装置を示す図
【図９】従来例の半導体装置のノイズの伝搬を示す説明
図。
図。
１ シリコン基板
２ 素子分離絶縁膜
３ 第１の電極
４ キャパシタ絶縁膜
５ 第２の電極
６ 層間絶縁膜
７ 第１の電極
８ 強誘電体膜
９ 第２の電極
１０ 配線パターン
１１ 共通電極
１３ａ ソース領域
１３ｂ ドレイン領域
１４ キャパシタ絶縁膜
１５ 第２の電極
１６ ゲート絶縁膜
１７ ゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年９月３０日（２００２．９．３
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】すなわち、図１（ａ）および（ｂ）に示す
ように、シリコン基板１表面に形成された素子分離絶縁
膜２上に第１のキャパシタおよび強誘電体キャパシタか
らなる第２のキャパシタＣFEROを積層したものである。
そしてコンタクトホールｈ３乃至ｈ４を介して相互接続
された配線パターンを介して第１のキャパシタと第２の
キャパシタとが直列接続されるように構成されている。
ように、シリコン基板１表面に形成された素子分離絶縁
膜２上に第１のキャパシタおよび強誘電体キャパシタか
らなる第２のキャパシタＣFEROを積層したものである。
そしてコンタクトホールｈ３乃至ｈ４を介して相互接続
された配線パターンを介して第１のキャパシタと第２の
キャパシタとが直列接続されるように構成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】そして、図３（ｅ）に、示すように、第２
の層間絶縁膜６ｂとしてＢＰＳＧ膜を形成し、フォトリ
ソグラフィによりコンタクトホールｈ１乃至ｈ４を形成
する。
の層間絶縁膜６ｂとしてＢＰＳＧ膜を形成し、フォトリ
ソグラフィによりコンタクトホールｈ１乃至ｈ４を形成
する。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 AC01 AC05 AC07 AC09 AC15
AC16 AC18 BH10 BH19 EZ14
EZ20
5F083 FR02 GA09 GA12 JA14 JA15
JA38 JA39 JA40 JA43 MA06
MA17 NA08
Claims (6)
- 【請求項１】 半導体基板表面に形成された第１のキャ
パシタと、前記第１のキャパシタ上にこれと直列接続す
るように積層された強誘電体キャパシタからなる第２の
キャパシタとを含むことを特徴とする強誘電体キャパシ
タを有する半導体装置。 - 【請求項２】 前記第１のキャパシタは素子分離絶縁膜
上に形成されていることを特徴とする請求項１に記載の
強誘電体キャパシタを有する半導体装置。 - 【請求項３】 前記第１のキャパシタの上部電極と、前
記第２のキャパシタの下部電極とが層間絶縁膜に形成さ
れたプラグを介して接続されていることを特徴とする請
求項１または２に記載の強誘電体キャパシタを有する半
導体装置。 - 【請求項４】 前記第１のキャパシタの上部電極と前記
第２のキャパシタの上部電極とが前記第２のキャパシタ
の上層に形成された配線層を介して接続されていること
を特徴とする請求項１または２に記載の強誘電体キャパ
シタを有する半導体装置。 - 【請求項５】 前記第１のキャパシタの上部電極と、前
記第２のキャパシタの下部電極とは共通電極であり、前
記共通電極を挟んで下層側に第1のキャパシタ用のキャ
パシタ絶縁膜、上層側に強誘電体膜とが配設されている
ことを特徴とする請求項１または２に記載の強誘電体キ
ャパシタを有する半導体装置。 - 【請求項６】 第２のキャパシタの下部電極はイリジウ
ムと酸化イリジウムとの積層膜を含むことを特徴とする
請求項１乃至５のいずれかに記載の強誘電体キャパシタ
を有する半導体装置。
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| JP2001244102A JP2003060054A (ja) | 2001-08-10 | 2001-08-10 | 強誘電体キャパシタを有する半導体装置 |
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|---|---|
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- 2001-08-10 JP JP2001244102A patent/JP2003060054A/ja active Pending
-
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- 2002-08-08 EP EP02017850A patent/EP1283545A3/en not_active Ceased
- 2002-08-09 US US10/216,109 patent/US6833574B2/en not_active Expired - Lifetime
-
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- 2004-11-12 US US10/988,051 patent/US7531862B2/en not_active Expired - Fee Related
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