JP2003197871A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 絶縁性の金属酸化物からなる容量絶縁膜を持
つ容量素子と界面を持つ金属窒化物からなる導電性部材
を用いる場合に、熱処理時に該金属窒化物から発生する
金属拡散を抑制して、容量絶縁膜の強誘電体特性の劣化
を防止できるようにする。 【解決手段】 シリコンからなる半導体基板１０の上に
形成され、白金からなる下部電極１５及び上部電極１７
並びにそれらの間に挟まれた絶縁性の金属酸化物からな
る容量絶縁膜１６により構成された容量素子１８と、上
部電極１７と界面を持つ窒化チタンからなるバリア層２
１Ｂとを備えている。バリア層２１Ｂは多結晶体からな
り、該多結晶体の結晶粒界は酸化されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁性の金属酸化
物、例えば強誘電体膜を容量絶縁膜に用いる容量素子を
含む半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】強誘電体を含む積層膜からなる電子デバ
イス、例えば強誘電体からなる容量絶縁膜を有する強誘
電体容量素子は、高い比誘電率を有すると共にヒステリ
シス特性による残留分極を利用できることから、大容量
コンデンサ又は不揮発性メモリ装置の分野において、酸
化シリコン又は窒化シリコンからなる容量絶縁膜を有す
る従来の容量素子と置き換わりつつある。

【０００３】（第１の従来例）以下、第１の従来例につ
いて図面を参照しながら説明する。

【０００４】図１８は第１の従来例に係る半導体装置で
あって、プレーナ型の容量素子を有する半導体装置の部
分的な断面構成を示している。

【０００５】図１８に示すように、シリコンからなる半
導体基板１００にはＭＯＳトランジスタ１０１が形成さ
れており、該ＭＯＳトランジスタ１０１の側方には、酸
化シリコンからなる素子分離膜１０２が形成されてい
る。ＭＯＳトランジスタ１０１及び素子分離膜１０２は
酸化シリコンからなる第１の層間絶縁膜１０３により覆
われている。

【０００６】第１の層間絶縁膜１０３上における素子分
離膜１０２の上方には、酸化チタンからなる第１の密着
層１０４を介して、白金からなる下部電極１０５と、ス
トロンチウム、ビスマス、タンタル及びニオブを構成元
素とする強誘電体からなる容量絶縁膜１０６と、白金か
らなる上部電極１０７とを含む容量素子１０８が形成さ
れている。上部電極１０７上における第１コンタクト部
１０７ａを除く周縁部には窒化チタンからなる第２の密
着層１０９が形成されている。

【０００７】第１の層間絶縁膜１０３上には、容量素子
１０８を含む全面に酸化シリコンからなる第２の層間絶
縁膜１１０が形成されている。第２の層間絶縁膜１１０
には、上部電極１０７を露出するコンタクトホールが形
成されており、該コンタクトホールには、窒化チタンか
らなるバリア層１１１が形成されている。

【０００８】さらに、容量素子１０８の第１コンタクト
部１０７ａとＭＯＳトランジスタ１０１のソース領域１
０１ａに設けられた第２コンタクト部１０１ｂとは、基
板側から順に成膜されたチタン、窒化チタン、アルミニ
ウム及び窒化チタンからなる配線１１２により接続され
ている。

【０００９】（第２の従来例）以下、第２の従来例につ
いて図面を参照しながら説明する。

【００１０】図１９に示すように、第２の従来例に係る
半導体装置はスタック型の容量素子を有する半導体装置
であって、容量素子１０８のＭＯＳトランジスタ１０１
のソース領域１０１ａとの間の電気的な接続を、下部電
極１０５及びタングステンからなる導電性プラグ１２１
を介して行なう。

【００１１】さらに、下部電極１０５と導電性プラグ１
２１との間には、窒化チタンアルミニウムからなる酸化
防止層１２２が設けられている。

【００１２】このように、第１又は第２の従来例に係る
半導体装置には、上部電極１０７と第２の層間絶縁膜１
１０との間に設けられ、該第２の層間絶縁膜１１０の上
部電極１０７に対する密着性を向上する第２の密着層１
０９と、上部電極１０７と配線１１２との間に設けら
れ、該配線１１２を構成するチタンが容量素子１０８に
拡散することを防止するバリア層１１１と、下部電極１
０５と導電性プラグ１２１との間に設けられ、該導電性
プラグ１２１の酸化を防止する酸化防止層１２２とに、
それぞれ窒化チタンが用いられている。

【００１３】

【発明が解決しようとする課題】しかしながら、前記第
１の従来例及び第２の従来例に係る容量素子が強誘電体
を容量絶縁膜に持つ半導体装置は、以下のような問題を
有している。

【００１４】すなわち、容量素子１０８を形成した後
に、ドライエッチングにより容量絶縁膜１０６が受ける
ダメージを回復させるための温度が７００℃〜８００℃
程度の酸素雰囲気によるアニールと、配線１１２を形成
した後に、コンタクト抵抗の安定化及びアルミニウムの
腐食を防止するための温度が４５０℃程度の窒素雰囲気
によるアニールとによって、第２の密着層１０９、バリ
ア層１１１、酸化防止層１２２を構成する窒化チタンか
らチタン原子が遊離し、上部電極１０７中又は下部電極
１０５中を拡散して容量絶縁膜１０６に達する。この遊
離したチタン原子と容量絶縁膜１０６を構成する強誘電
体とが反応して、容量絶縁膜１０６の強誘電体特性を劣
化させてしまう。

【００１５】窒化チタンは、金属チタンと比較するとチ
タン原子の拡散は起こりにくいが、充分に小さいとはい
えない。一方、酸化チタンは、チタン原子の拡散は起こ
りにくいが、導電性を有さないため、配線１１２及び酸
化防止層１２２には用いることができない。また、酸化
チタンは、チタンを酸化する際に、クラックが発生し易
いため、膜厚を十分に大きく設定できないという欠点も
ある。

【００１６】金属が遊離するという現象は、窒化チタン
に限られず、窒化タンタル、窒化アルミニウム又はその
化合物等の導電性を有する金属窒化物において一般的に
生じる。

【００１７】また、導電性酸化物は、結晶が形成される
と金属の遊離は起こりにくいものの、形成方法が容易で
なく、組成制御が困難であったり、形成時に高温を要し
たりする。また、その形成時に金属を拡散させてしまう
という問題が有る。

【００１８】本発明は前記従来の問題を解決し、金属酸
化物からなる容量絶縁膜を持つ容量素子と界面を持つ配
線、密着層又は酸化防止層等の導電性部材に金属窒化物
を用いながら、熱処理時に該金属窒化物から発生する金
属拡散を抑制して、容量絶縁膜の特性の劣化を防止でき
るようにすることを目的とする。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、金属酸化物からなる容量絶縁膜を持つ
容量素子との間に界面を持つ金属窒化物からなる導電性
部材に、結晶粒界が酸化された多結晶体を用いる構成と
する。

【００２０】具体的に、本発明に係る半導体装置は、基
板の上に形成され、下部電極、上部電極及びそれらの間
に挟まれた絶縁性の金属酸化物からなる容量絶縁膜を含
む容量素子と、下部電極又は上部電極と界面を持つ金属
窒化物からなる導電性部材とを備え、導電性部材は多結
晶体からなり、該多結晶体の結晶粒界は酸化されてい
る。

【００２１】本発明の半導体装置によると、容量素子と
界面を持つ金属窒化物からなる導電性部材は多結晶体か
らなり、その結晶粒界は酸化されているため、半導体装
置の製造中の熱処理時に、金属窒化物から金属原子が極
めて遊離しにくくなる。このため、金属窒化物からなる
導電性部材は、その導電性を確保しながら金属原子の容
量絶縁膜への拡散を防止することができる。

【００２２】本発明の半導体装置は、上部電極と電気的
に接続される配線をさらに備え、導電性部材が、上部電
極と配線との間に設けられ、配線を構成する元素が容量
絶縁膜に拡散することを防止するバリア層であることが
好ましい。

【００２３】この場合に、バリア層が配線をも構成して
いることが好ましい。このように、バリア層と配線とが
別体ではなく一体である構成であっても良い。

【００２４】また、本発明の半導体装置は、容量素子を
覆うように形成された層間絶縁膜をさらに備え、導電性
部材が、上部電極と層間絶縁膜との間に設けられ、上部
電極と層間絶縁膜との間の密着性を向上する密着層であ
ることが好ましい。

【００２５】また、本発明の半導体装置は、基板と容量
素子との間に形成された層間絶縁膜をさらに備え、導電
性部材が、層間絶縁膜と下部電極との間に設けられ、層
間絶縁膜と下部電極との間の密着性を向上する密着層で
あることが好ましい。

【００２６】本発明の半導体装置は、下部電極と電気的
に接続される導電性プラグをさらに備え、導電性部材
が、導電性プラグと下部電極との間に設けられ、導電性
プラグの酸化を防止する酸化防止層であることが好まし
い。

【００２７】この場合に、導電性プラグが、多結晶シリ
コン又はタングステンを含むことが好ましい。

【００２８】本発明の半導体装置において、金属窒化物
が、チタン、タンタル及びアルミニウムのうちの少なく
とも１つを含むことが好ましい。

【００２９】本発明の半導体装置において、金属酸化物
が、ストロンチウム、ビスマス、タンタル及びニオブの
うちの少なくとも１つを含む層状構造を有するペロブス
カイト型複合酸化物、又は鉛、ジルコニウム及びチタン
のうちの少なくとも１つを含むペロブスカイト型複合酸
化物であることが好ましい。

【００３０】本発明の半導体装置において、上部電極及
び下部電極のうちの少なくとも一方が、白金又は白金を
含む積層膜からなることが好ましい。

【００３１】本発明に係る第１の半導体装置の製造方法
は、基板の上に、下部電極、絶縁性の金属酸化物からな
る容量絶縁膜及び上部電極を有する容量素子を形成する
第１の工程と、容量素子の上に、上部電極を露出する接
続孔を有する層間絶縁膜を形成する第２の工程と、接続
孔を含む層間絶縁膜の上に、多結晶の金属窒化物からな
る導電性膜を形成する第３の工程と、導電性膜における
結晶粒界を選択的に酸化する第４の工程と、導電性膜を
該導電性膜の接続孔部分を含むようにパターニングする
ことにより、上部電極に導電性膜からなるコンタクト部
を形成する第５の工程とを備えている。

【００３２】第１の半導体装置の製造方法によると、多
結晶の金属窒化物からなる導電性膜から、上部電極に設
けるコンタクト部を形成する工程において、該導電性膜
の結晶粒界を選択的に酸化するため、コンタクト部を形
成した後の熱処理時に、金属窒化物からなるコンタクト
部から金属原子が遊離しにくくなる。その結果、金属窒
化物からなるコンタクト部は、その導電性を確保しなが
ら金属原子の容量絶縁膜への拡散を防止することができ
る。ここで、コンタクト部は、容量素子と他の素子とを
電気的に接続する配線の一部であっても良く、また、配
線からの金属拡散を防止するバリア層であっても良い。

【００３３】第１の半導体装置の製造方法において、第
４の工程が導電性膜を酸素プラズマにさらすプラズマ処
理工程であることが好ましい。このようにすると、コン
タクト部を構成する他結晶体の金属窒化物からなる導電
性膜における結晶粒界のみを確実に酸化することができ
る。

【００３４】また、第１の半導体装置の製造方法におい
て、第４の工程が導電性膜を約４２５℃以下の温度で加
熱する熱処理工程であることが好ましい。このようにし
ても、コンタクト部を構成する導電性膜における結晶粒
界のみを確実に酸化することができる。

【００３５】これらのいずれかの場合に、第３の工程及
び第４の工程をこの順に繰り返して行なうことが好まし
い。このようにすると、結晶粒界を選択的に酸化しなが
ら、コンタクト部の膜厚を確実に大きくすることができ
る。

【００３６】本発明に係る第２の半導体装置の製造方法
は、基板の上に、第１の電極形成膜、絶縁性の金属酸化
膜、第２の電極形成膜を順次形成する第１の工程と、第
２の電極形成膜の上に、多結晶の金属窒化物からなる導
電性膜を形成する第２の工程と、導電性膜における結晶
粒界を選択的に酸化する第３の工程と、結晶粒界が選択
的に酸化された導電性膜の容量素子形成部分から密着層
を形成する第４の工程と、第１の電極形成膜から下部電
極を形成し、金属酸化膜から容量絶縁膜を形成し、第２
の電極形成膜における密着層の下側部分から上部電極を
形成することにより、下部電極、容量絶縁膜及び上部電
極からなる容量素子を形成する第５の工程と、容量素子
の上に層間絶縁膜を形成した後、形成した層間絶縁膜
に、上部電極を露出する接続孔を密着層が残るように形
成する第６の工程と、接続孔を含む層間絶縁膜の上に、
配線形成膜を形成する第７の工程とを備えている。

【００３７】第２の半導体装置の製造方法によると、多
結晶の金属窒化物からなる導電性膜から、上部電極の上
に設ける密着層を形成する工程において、該導電性膜の
結晶粒界を選択的に酸化するため、容量素子を形成した
後の熱処理時に、金属窒化物からなる密着層から金属原
子が遊離しにくくなる。その結果、金属窒化物からなる
密着層は、その導電性を確保しながら金属原子の容量絶
縁膜への拡散を防止することができる。

【００３８】第２の半導体装置の製造方法において、第
３の工程が導電性膜を酸素プラズマにさらすプラズマ処
理工程であることが好ましい。

【００３９】また、第２の半導体装置の製造方法におい
て、第３の工程が導電性膜を約４２５℃以下の温度で加
熱する熱処理工程であることが好ましい。

【００４０】これらのいずれかの場合に、第２の工程及
び第３の工程をこの順に繰り返して行なうことが好まし
い。

【００４１】本発明に係る第３の半導体装置の製造方法
は、基板の上に絶縁膜を形成する第１の工程と、絶縁膜
の上に、多結晶の金属窒化物からなる導電性膜を形成す
る第２の工程と、導電性膜における結晶粒界を選択的に
酸化する第３の工程と、結晶粒界が選択的に酸化された
導電性膜の上に、第１の電極形成膜、絶縁性の金属酸化
膜及び第２の電極形成膜を順次形成する第４の工程と、
第１の電極形成膜から下部電極を形成し、金属酸化膜か
ら容量絶縁膜を形成し、第２の電極形成膜から上部電極
を形成することにより、下部電極、容量絶縁膜及び上部
電極からなる容量素子を形成する第５の工程と、絶縁膜
と下部電極との間に、結晶粒界が選択的に酸化された導
電性膜から密着層を形成する第６の工程と、容量素子の
上に、上部電極を露出する接続孔を有する層間絶縁膜を
形成する第７の工程と、接続孔を含む層間絶縁膜の上
に、配線形成膜を形成する第８の工程とを備えている。

【００４２】第３の半導体装置の製造方法によると、多
結晶の金属窒化物からなる導電性膜から、絶縁膜と下部
電極との間に設ける密着層を形成する工程において、該
導電性膜の結晶粒界を選択的に酸化するため、容量素子
を形成した後の熱処理時に、金属窒化物からなる密着層
から金属原子が遊離しにくくなる。その結果、金属窒化
物からなる密着層は、その導電性を確保しながら金属原
子の容量絶縁膜への拡散を防止することができる。

【００４３】第３の半導体装置の製造方法において、第
３の工程が導電性膜を酸素プラズマにさらすプラズマ処
理工程であることが好ましい。

【００４４】この場合に、第２の工程及び第３の工程を
この順に繰り返して行なうことが好ましい。

【００４５】第３の半導体装置の製造方法において、第
３の工程が導電性膜を約６００℃以下の温度で加熱する
熱処理工程であることが好ましい。

【００４６】本発明に係る第４の半導体装置の製造方法
は、基板の上に接続孔を有する層間絶縁膜を形成した
後、接続孔に導電性プラグを形成する第１の工程と、導
電性プラグを含む層間絶縁膜の上に、多結晶の金属窒化
物からなる導電性膜を形成する第２の工程と、導電性膜
における結晶粒界を選択的に酸化する第３の工程と、結
晶粒界が選択的に酸化された導電性膜から導電性プラグ
の酸化防止層を形成する第４の工程と、酸化防止層の上
に、下部電極、絶縁性の金属酸化物からなる容量絶縁膜
及び上部電極を有する容量素子を形成する第５の工程と
を備えている。

【００４７】第４の半導体装置の製造方法によると、多
結晶の金属窒化物からなる導電性膜から、導電性プラグ
と下部電極との間に設ける酸化防止層を形成する工程に
おいて、該導電性膜の結晶粒界を選択的に酸化するた
め、容量素子を形成した後の熱処理時に、金属窒化物か
らなる酸化防止層から金属原子が遊離しにくくなる。そ
の結果、金属窒化物からなる酸化防止層は、その導電性
を確保しながら金属原子の容量絶縁膜への拡散を防止す
ることができる。

【００４８】第４の半導体装置の製造方法において、第
３の工程が導電性膜を酸素プラズマにさらすプラズマ処
理工程であることが好ましい。

【００４９】この場合に、第２の工程及び第３の工程を
この順に繰り返して行なうことが好ましい。

【００５０】第４の半導体装置の製造方法において、第
３の工程が導電性膜を約６００℃以下の温度で加熱する
熱処理工程であることが好ましい。

【００５１】第４の半導体装置の製造方法において、導
電性プラグが多結晶シリコン又はタングステンを含むこ
とが好ましい。

【００５２】第１〜第４の半導体装置の製造方法におい
て、金属窒化物が、チタン、タンタル及びアルミニウム
のうちの少なくとも１つを含むことが好ましい。

【００５３】第１〜第４の半導体装置の製造方法におい
て、金属酸化物が、ストロンチウム、ビスマス、タンタ
ル及びニオブのうちの少なくとも１つを含む層状構造を
有するペロブスカイト型複合酸化物、又は鉛、ジルコニ
ウム及びチタンのうちの少なくとも１つを含むペロブス
カイト型複合酸化物であることが好ましい。

【００５４】第１〜第４の半導体装置の製造方法におい
て、上部電極及び下部電極のうちの少なくとも一方が、
白金又は白金を含む積層膜からなることが好ましい。

【００５５】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００５６】図１は本発明の第１の実施形態に係る半導
体装置の部分的な断面構成を示している。

【００５７】図１に示すように、例えばシリコン（Ｓ
ｉ）からなる半導体基板１０にはＭＯＳトランジスタ１
１が形成されており、該ＭＯＳトランジスタ１１及びそ
の側方に形成された酸化シリコン（ＳｉＯ₂ ）からなる
素子分離膜１２を含め、ＭＯＳトランジスタ１１を覆う
ように、厚さが約１０００ｎｍの酸化シリコン（ＳｉＯ
₂ ）からなる第１の層間絶縁膜１３が形成されている。

【００５８】第１の層間絶縁膜１３上における素子分離
膜１２の上方の領域には、厚さが約１００ｎｍの酸化チ
タン（ＴｉＯ₂ ）からなる第１の密着層１４を介して、
厚さが約２００ｎｍの白金（Ｐｔ）からなる下部電極１
５と、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タ
ンタル（Ｔａ）及びニオブ（Ｎｂ）を構成元素とする厚
さが約２００ｎｍの強誘電体からなる容量絶縁膜１６
と、厚さが約２００ｎｍの白金（Ｐｔ）からなる上部電
極１７とを含む容量素子１８が形成されている。上部電
極１７上における第１コンタクト部１７ａを除く周縁部
には、厚さが約２０ｎｍの窒化チタン（ＴｉＮ）からな
る第２の密着層１９が形成されている。

【００５９】第１の層間絶縁膜１３上には、容量素子１
８を含む全面にわたって厚さが約５００ｎｍの酸化シリ
コン（ＳｉＯ₂ ）からなる第２の層間絶縁膜２０が形成
されている。第２の層間絶縁膜２０には、第１コンタク
ト部１７ａを形成するための第１コンタクトホール（接
続孔）２０ａが形成されており、該第１コンタクトホー
ル２０ａの底面及び側面上には、厚さが約４０ｎｍの窒
化チタン（ＴｉＮ）からなるバリア層２１Ｂが形成され
ている。

【００６０】また、第１の層間絶縁膜１３及び第２の層
間絶縁膜２０におけるＭＯＳトランジスタ１１のソース
領域１１ａの上方部分には、該ソース領域１１ａとの電
気的な接続を図る第２コンタクト部１１ｂを形成するた
めの第２コンタクトホール２０ｂが形成されている。

【００６１】容量素子１８の第１コンタクト部１７ａ
と、ＭＯＳトランジスタ１１のソース領域１１ａに設け
られた第２コンタクト部１１ｂとは、基板側から順次成
膜された、厚さが約２０ｎｍのチタン（Ｔｉ）、厚さが
約１００ｎｍの窒化チタン（ＴｉＮ）、厚さが約７００
ｎｍのアルミニウム（Ａｌ）及び厚さが約４０ｎｍの窒
化チタン（ＴｉＮ）からなる配線２２により電気的に接
続されている。

【００６２】第１の実施形態に係るバリア層２１Ｂは、
容量素子１８における上部電極１７上の第１コンタクト
部１７ａを構成しており、白金からなる上部電極１７と
配線２２の下部からのチタン原子の拡散を防止するだけ
でなく、その上、導電性を有する多結晶体の結晶粒界が
酸化されているため、配線２２の製造時における熱処理
時に、バリア層２１Ｂからチタン原子が極めて遊離しに
くくなる。その結果、窒化チタンからなるバリア層２１
Ｂは、その導電性を確保しつつ、チタン原子が上部電極
１７を通って強誘電体からなる容量絶縁膜１６に拡散す
ることを防止することができる。

【００６３】（第１の実施形態の第１の製造方法）以
下、前記のように構成された半導体装置の第１の製造方
法について図面を参照しながら説明する。

【００６４】図２（ａ）〜図２（ｄ）は本発明の第１の
実施形態に係る半導体装置の第１の製造方法の工程順の
断面構成を示している。

【００６５】まず、図２（ａ）に示すように、半導体基
板１０のトランジスタ形成領域を除く領域に素子分離膜
１２をＬＯＣＯＳ法等により形成する。続いて、トラン
ジスタ形成領域に、ゲート電極１１ｃ及びソース領域１
１ａを含むＭＯＳトランジスタ１１を形成し、その後、
化学気相堆積（ＣＶＤ）法等により、ＭＯＳトランジス
タ１１及び素子分離膜１２を含む半導体基板１０の全面
に、厚さが約１０００ｎｍの酸化シリコンからなる第１
の層間絶縁膜１３を堆積する。続いて、スパッタ法等に
より、第１の層間絶縁膜１３の上に、厚さが約５０ｎｍ
のチタンからなる金属膜を堆積する。続いて、堆積した
金属膜を温度が８００℃程度の酸素雰囲気で酸化するこ
とにより、金属膜から厚さが約１００ｎｍの酸化チタン
からなる第１の密着層形成膜１４Ａを形成する。

【００６６】次に、図２（ｂ）に示すように、第１の密
着層形成膜１４Ａの上に、スパッタ法等により、厚さが
約２０ｎｍの白金からなる下部電極１５を堆積する。続
いて、ＣＶＤ法等により、下部電極１５の上に、ストロ
ンチウム、ビスマス、タンタル及びニオブからなる有機
金属化合物膜を堆積し、温度が８００℃程度の酸素雰囲
気で焼結することにより、有機金属化合物膜から厚さが
約２００ｎｍの強誘電体からなる容量絶縁膜１６を形成
する。続いて、スパッタ法等により、容量絶縁膜１６の
上に、厚さが約２００ｎｍの白金からなる上部電極１７
及び厚さが約２０ｎｍの窒化チタンからなる第２の密着
層１９を順次堆積する。その後、第２の密着層１９、上
部電極１７、容量絶縁膜１６、下部電極１５及び第１の
密着層形成膜１４Ａに対して順次ドライエッチングによ
りパターニングを行なうことにより、下部電極１５、容
量絶縁膜１６及び上部電極１７からなる容量素子１８を
形成する。続いて、第１の密着層形成膜１４Ａから第１
の密着層１４をパターニングする。その後、温度が約８
００℃の酸素雰囲気でアニールを行なって、容量絶縁膜
１６のドライエッチングによるダメージを回復させる。

【００６７】次に、図２（ｃ）に示すように、例えばＣ
ＶＤ法により、第１の層間絶縁膜１３の上に容量素子１
８を含む全面にわたって、厚さが約５００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜２０を堆積する。その
後、リソグラフィ法及びエッチング法により、第２の層
間絶縁膜２０に容量素子１８の上部電極１７を露出する
第１コンタクトホール２０ａを形成する。続いて、スパ
ッタ法等により、第２の層間絶縁膜２０の上に第１コン
タクトホール２０ａの底面及び側面上を含む全面にわた
って、厚さが約４０ｎｍの窒化チタンからなるバリア層
形成膜２１Ａを堆積する。ここで堆積されたバリア層形
成膜２１Ａは多結晶である。続いて、バリア層形成膜２
１Ａを酸素プラズマに約３分間さらすことにより、バリ
ア層形成膜２１Ａの結晶粒界を選択的に酸化する。この
ときの酸素プラズマの生成条件は、出力電力が約１００
０Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍ
ｉｎ及び基板温度が約１５０℃である。

【００６８】次に、図２（ｄ）に示すように、リソグラ
フィ法及びエッチング法により、バリア層形成膜２１Ａ
を、第１コンタクト部１７ａが含まれるようにパターニ
ングすることにより、該バリア層形成膜２１Ａから結晶
粒界が酸化されたバリア層２１Ｂを形成する。その後、
第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけ
るソース領域１１ａを露出する第２コンタクトホール２
０ｂを形成する。続いて、スパッタ法等により、第２の
層間絶縁膜２０の上に、第２コンタクトホール２０ｂの
底面及び側面上及びバリア層２１Ｂを含む全面にわたっ
て、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの
窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚
さが約４０ｎｍの窒化チタンを順次堆積して、金属膜及
び窒化金属膜が積層されてなる配線形成膜を形成する。
その後、ドライエッチングにより、少なくとも第１コン
タクト部１７ａ及び第２コンタクト部１１ｂを含むよう
に、配線形成膜をパターニングすることにより、該配線
形成膜から配線２２を形成する。その後、各コンタクト
部１７ａ、１１ｂのコンタクト抵抗の安定化を図ると共
に、配線２２を構成するアルミニウムの腐食を防止する
ため、温度が約４５０℃の窒素雰囲気でアニールを行な
う。

【００６９】次に、図示はしていないが、さらに多層配
線構造とするため、配線２２及び第２の層間絶縁膜２０
の上に対して、第３の層間絶縁膜の堆積、コンタクトの
形成、金属膜の堆積及び配線層の形成を繰り返し、最後
に窒化シリコンからなる保護（パシベーション）膜を堆
積した後、半導体装置と外部との電気的な導通を図るパ
ッド部を形成する。

【００７０】（第１の実施形態の第２の製造方法）以
下、本発明の第１の実施形態の半導体装置の第２の製造
方法について図面を参照しながら説明する。ここでは、
第１の製造方法との相違点のみを説明する。

【００７１】図３は本発明の第１の実施形態に係る半導
体装置の第２の製造方法の一工程の断面構成を示してい
る。

【００７２】図３に示すように、半導体基板１０の第１
の層間絶縁膜１３の上に、第１の密着層１４、下部電極
１５、容量絶縁膜１６、上部電極１７及び第２の密着層
１９を順次堆積し、その後、ドライエッチングによりパ
ターニングして、下部電極１５、容量絶縁膜１６及び上
部電極１７からなる容量素子１８を形成する。続いて、
ＣＶＤ法により、容量素子１８を含む第１の層間絶縁膜
１３の上に、厚さが約５００ｎｍの酸化シリコンからな
る第２の層間絶縁膜２０を堆積する。その後、リソグラ
フィ法及びエッチング法により、第２の層間絶縁膜２０
に上部電極１７を露出する第１コンタクトホール２０ａ
を形成する。続いて、スパッタ法等により、第２の層間
絶縁膜２０の上に第１コンタクトホール２０ａの底面及
び側面上を含む全面にわたって、厚さが約４０ｎｍの窒
化チタンからなるバリア層形成膜２１Ａを堆積する。こ
こで堆積されたバリア層形成膜２１Ａは多結晶である。
続いて、堆積したバリア層形成膜２１Ａに対して、温度
が約４００℃の酸素雰囲気で約３０秒間の急速熱処理
（ＲＴＡ）を行なうことにより、バリア層形成膜２１Ａ
の結晶粒界を選択的に酸化する。

【００７３】この後は、第１の製造方法と同様に、バリ
ア層形成膜２１Ａからバリア層２１Ｂをパターニングし
て形成し、さらに配線２２を形成する。続いて、形成し
たバリア層２１Ｂ及び配線２２に対して、温度が約４５
０℃の窒素雰囲気でアニールを行なう。

【００７４】以上説明したように、第１の実施形態によ
ると、容量素子１８における上部電極１７の第１コンタ
クト部１７ａを構成するバリア層２１Ｂに、その結晶粒
界が選択的に酸化され且つ導電性を有する多結晶の窒化
チタンを用いるため、第１コンタクト部１７ａのコンタ
クト抵抗の安定化及び配線２２を構成するアルミニウム
の腐食防止のために行なう窒素雰囲気による約４５０℃
のアニール時に、バリア層２１Ｂからチタン原子が遊離
することがない。このため、容量絶縁膜１６を構成する
強誘電体の特性の劣化を防止することができる。

【００７５】第１の製造方法による、結晶粒界が酸素プ
ラズマにより酸化されたバリア層２１Ｂを有する容量素
子と、結晶粒界が酸化されていない従来のバリア層を有
する容量素子とのそれぞれの耐圧とインプリント特性と
を比較したところ、第１の製造方法に係る容量素子は、
耐圧が２２Ｖで且つインプリント寿命が１０年であるの
に対し、従来の容量素子は、耐圧が１８Ｖで且つインプ
リント寿命が３年であることを確認している。

【００７６】また、第２の製造方法による、結晶粒界が
約４００℃の熱酸化処理により酸化されたバリア層２１
Ｂを有する場合も、第１の製造方法と同様の特性を得る
ことができる。なお、第２の製造方法の場合には、図４
に示した容量素子１８の耐圧と熱処理温度との関係を表
わすグラフから分かるように、バリア層形成膜２１Ａに
おける結晶粒界が酸化されるよりも前に拡散するチタン
原子によって、約４２５℃を超える温度領域では、容量
絶縁膜１６を構成する金属酸化物が還元されて容量素子
１８の耐圧が劣化する。このため、熱処理温度は約４２
５℃以下が好ましく、さらには４００℃程度以下に設定
することが好ましい。

【００７７】また、第１の実施形態においては、結晶粒
界が酸化されたバリア層２１Ｂは、上部電極１７の第１
コンタクト部１７ａ及びその周辺部にのみ設けたが、配
線２２の下地層として、配線２２の構成部材としても良
い。

【００７８】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。

【００７９】図５は本発明の第１の実施形態の一変形例
に係る半導体装置の部分的な断面構成を示している。図
５において、図１に示す構成部材と同一の構成部材には
同一の符号を付すことにより説明を省略する。

【００８０】図５に示すように、本変形例は、バリア層
２１Ｂが、それぞれの結晶粒界が選択的に酸化され且つ
膜厚が共に約４０ｎｍの第１のバリア層２１ａと第２の
バリア層２１ｂとから構成されていることを特徴とす
る。

【００８１】このように、結晶粒界が選択的に酸化され
た窒化チタンを積層構造とすることにより、バリア層２
１Ｂの膜厚を大きく設定することができる。このバリア
層２１Ｂの厚膜化によって、配線２２の下部に位置する
チタン原子が、バリア層２１Ｂ中を拡散して容量絶縁膜
１６にまで到達することを防止する効果が一層大きくな
る。その上、バリア層２１Ｂの厚膜化により、配線２２
の第１コンタクト部１７ａにおける信頼性が向上する。

【００８２】（一変形例の第１の製造方法）以下、一変
形例に係る半導体装置の第１の製造方法について図面を
参照しながら説明する。

【００８３】図６（ａ）及び図６（ｂ）は本発明の第１
の実施形態の一変形例に係る半導体装置の第１の製造方
法の工程順の断面構成を示している。

【００８４】図６（ａ）に示すように、半導体基板１０
の第１の層間絶縁膜１３の上に、第１の密着層１４、下
部電極１５、容量絶縁膜１６、上部電極１７及び第２の
密着層１９を順次堆積し、その後、ドライエッチングに
よりパターニングして、下部電極１５、容量絶縁膜１６
及び上部電極１７からなる容量素子１８を形成する。続
いて、ＣＶＤ法により、容量素子１８を含む第１の層間
絶縁膜１３の上に、厚さが約５００ｎｍの酸化シリコン
からなる第２の層間絶縁膜２０を堆積する。その後、リ
ソグラフィ法及びエッチング法により、第２の層間絶縁
膜２０に上部電極１７を露出する第１コンタクトホール
２０ａを形成する。続いて、スパッタ法等により、第２
の層間絶縁膜２０の上に第１コンタクトホール２０ａの
底面及び側面上を含む全面にわたって、厚さが約４０ｎ
ｍの窒化チタンからなる第１のバリア層形成膜２１Ｃを
堆積する。ここで堆積された第１のバリア層形成膜２１
Ｃは多結晶である。続いて、堆積した第１のバリア層形
成膜２１Ｃを酸素プラズマに約３分間さらすことによ
り、第１のバリア層形成膜２１Ｃの結晶粒界を選択的に
酸化する。

【００８５】次に、図６（ｂ）に示すように、スパッタ
法等により、第１のバリア層形成膜２１Ｃの上に、厚さ
が約４０ｎｍの窒化チタンからなる第２のバリア層形成
膜２１Ｄを堆積する。ここで堆積された第２のバリア層
形成膜２１Ｄも多結晶である。続いて、堆積した第２の
バリア層形成膜２１Ｄを酸素プラズマに約３分間さらす
ことにより、第２のバリア層形成膜２１Ｄの結晶粒界を
選択的に酸化する。

【００８６】ここで、各酸素プラズマの生成条件は、出
力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が
約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃であ
る。

【００８７】この後は、第１の実施形態と同様に、第１
のバリア層形成膜２１Ｃ及び第２のバリア層形成膜２１
Ｄに対してパターニングを行なって、それぞれ、第１の
バリア層２１ａ及び第２のバリア層２１ｂからなるバリ
ア層２１を形成する。続いて、配線２２を形成し、形成
したバリア層２１Ｂ及び配線２２に対して、温度が約４
５０℃の窒素雰囲気でアニールを行なう。

【００８８】（一変形例の第２の製造方法）以下、一変
形例に係る半導体装置の第２の製造方法について図面を
参照しながら説明する。

【００８９】図７（ａ）及び図７（ｂ）は本発明の第１
の実施形態の一変形例に係る半導体装置の第２の製造方
法の工程順の断面構成を示している。

【００９０】図７（ａ）に示すように、半導体基板１０
の第１の層間絶縁膜１３の上に、第１の密着層１４、下
部電極１５、容量絶縁膜１６、上部電極１７及び第２の
密着層１９を順次堆積し、その後、ドライエッチングに
よりパターニングして、下部電極１５、容量絶縁膜１６
及び上部電極１７からなる容量素子１８を形成する。続
いて、ＣＶＤ法により、容量素子１８を含む第１の層間
絶縁膜１３の上に、厚さが約５００ｎｍの酸化シリコン
からなる第２の層間絶縁膜２０を堆積する。その後、リ
ソグラフィ法及びエッチング法により、第２の層間絶縁
膜２０に上部電極１７を露出する第１コンタクトホール
２０ａを形成する。続いて、スパッタ法等により、第２
の層間絶縁膜２０の上に第１コンタクトホール２０ａの
底面及び側面上を含む全面にわたって、厚さが約４０ｎ
ｍの窒化チタンからなる第１のバリア層形成膜２１Ｃを
堆積する。ここで堆積された第１のバリア層形成膜２１
Ｃは多結晶である。続いて、堆積した第１のバリア層形
成膜２１Ｃに対して、温度が約４００℃の酸素雰囲気で
約３０秒間の急速熱処理（ＲＴＡ）を行なうことによ
り、第１のバリア層形成膜２１Ｃの結晶粒界を選択的に
酸化する。

【００９１】次に、図７（ｂ）に示すように、スパッタ
法等により、第１のバリア層形成膜２１Ｃの上に、厚さ
が約４０ｎｍの窒化チタンからなる第２のバリア層形成
膜２１Ｄを堆積する。ここで堆積された第２のバリア層
形成膜２１Ｄも多結晶である。続いて、堆積したバリア
層形成膜２１Ａに対して、温度が約４００℃の酸素雰囲
気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことに
より、第２のバリア層形成膜２１Ｄの結晶粒界を選択的
に酸化する。

【００９２】この後は、第１の実施形態と同様に、第１
のバリア層形成膜２１Ｃ及び第２のバリア層形成膜２１
Ｄに対してパターニングを行なって、それぞれ、第１の
バリア層２１ａ及び第２のバリア層２１ｂからなるバリ
ア層２１を形成する。続いて、配線２２を形成し、形成
したバリア層２１Ｂ及び配線２２に対して、温度が約４
５０℃の窒素雰囲気でアニールを行なう。

【００９３】このように、第１の実施形態の一変形例に
よると、窒化チタンからなるバリア層２１Ｂを、堆積工
程と粒界の酸化工程とをこの順に繰り返すことにより、
バリア層２１Ｂの膜厚を大きくしたとしても、窒化チタ
ンの結晶粒界の酸化を確実に行なうことができる。

【００９４】例えば、容量素子１８における上部電極１
７の第１コンタクト部１７ａの上に、第１のバリア層２
１ａと第２のバリア層２１ｂとからなる積層されたバリ
ア層２１Ｂを設け、さらに配線２２の下層であるチタン
膜の膜厚を２０ｎｍから４０ｎｍに増大することによ
り、ＭＯＳトランジスタ１１のコンタクト抵抗が約１０
％低下することを確認している。

【００９５】なお、第２の製造方法の熱処理により、バ
リア層２１Ｂの粒界のみを酸化する場合も同様の特性を
得られるが、結晶粒界が酸化されるよりも前に拡散する
チタン原子が存在するため、熱処理温度は４００℃程度
以下に設定する必要がある。

【００９６】また、第１の実施形態及びその変形例に係
るバリア層２１Ｂに窒化チタンを用いたが、窒化チタン
に代えて、窒化タンタル、窒化アルミニウム又は窒化チ
タンアルミニウム等の導電性窒化膜を用いても良い。

【００９７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００９８】図８は本発明の第２の実施形態に係る半導
体装置の部分的な断面構成を示している。

【００９９】図８に示すように、例えばシリコンからな
る半導体基板１０にはＭＯＳトランジスタ１１が形成さ
れており、該ＭＯＳトランジスタ１１及びその側方に形
成された酸化シリコンからなる素子分離膜１２を含め、
ＭＯＳトランジスタ１１を覆うように、厚さが約１００
０ｎｍの酸化シリコンからなる第１の層間絶縁膜１３が
形成されている。

【０１００】第１の層間絶縁膜１３上における素子分離
膜１２の上方の領域には、厚さが約１００ｎｍの酸化チ
タンからなる第１の密着層１４を介して、厚さが約２０
０ｎｍの白金からなる下部電極１５と、ストロンチウ
ム、ビスマス、タンタル及びニオブを構成元素とする厚
さが約２００ｎｍの強誘電体からなる容量絶縁膜１６
と、厚さが約２００ｎｍの白金からなる上部電極１７と
を含む容量素子１８が形成されている。上部電極１７上
における第１コンタクト部１７ａを除く周縁部には、厚
さが約２０ｎｍの窒化チタンからなる第２の密着層１９
Ｂが形成されている。

【０１０１】第１の層間絶縁膜１３上には、容量素子１
８を含む全面にわたって厚さが約５００ｎｍの酸化シリ
コンからなる第２の層間絶縁膜２０が形成されている。

【０１０２】第２の層間絶縁膜２０には、第１コンタク
ト部１７ａを形成するための第１コンタクトホール２０
ａが形成されており、該第１コンタクトホール２０ａの
底面及び側面上には、厚さが約４０ｎｍの窒化チタンか
らなるバリア層２１が形成されている。

【０１０３】また、第１の層間絶縁膜１３及び第２の層
間絶縁膜２０におけるＭＯＳトランジスタ１１のソース
領域１１ａの上方部分には、該ソース領域１１ａとの電
気的な接続を図る第２コンタクト部１１ｂを形成するた
めの第２コンタクトホール２０ｂが形成されている。

【０１０４】容量素子１８の第１コンタクト部１７ａ
と、ＭＯＳトランジスタ１１のソース領域１１ａに設け
られた第２コンタクト部１１ｂとは、基板側から順次成
膜された、厚さが約２０ｎｍのチタン、厚さが約１００
ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム
及び厚さが約４０ｎｍの窒化チタンからなる配線２２に
より電気的に接続されている。

【０１０５】第１の実施形態に係る第２の密着層１９Ｂ
は、容量素子１８における上部電極１７上の第１コンタ
クト部１７ａの周縁部に設けられており、白金からなる
上部電極１７と酸化シリコンからなる第２の層間絶縁膜
２０との互いの密着性を向上させるだけでなく、その
上、導電性を有する多結晶体の結晶粒界が酸化されてい
るため、容量素子１８及び配線２２の製造時における熱
処理時に、第２の密着層１９Ｂからチタン原子が極めて
遊離しにくくなる。その結果、窒化チタンからなる第２
の密着層１９Ｂは、その導電性を確保しつつ、チタン原
子が上部電極１７を通って強誘電体からなる容量絶縁膜
１６に拡散することを防止することができる。

【０１０６】（第２の実施形態の第１の製造方法）以
下、前記のように構成された半導体装置の第１の製造方
法について図面を参照しながら説明する。

【０１０７】図９（ａ）〜図９（ｄ）は本発明の第２の
実施形態に係る半導体装置の第１の製造方法の工程順の
断面構成を示している。

【０１０８】まず、図９（ａ）に示すように、半導体基
板１０のトランジスタ形成領域を除く領域に素子分離膜
１２を形成する。続いて、トランジスタ形成領域に、ゲ
ート電極１１ｃ及びソース領域１１ａを含むＭＯＳトラ
ンジスタ１１を形成し、その後、ＣＶＤ法等により、Ｍ
ＯＳトランジスタ１１及び素子分離膜１２を含む半導体
基板１０の全面に、厚さが約１０００ｎｍの酸化シリコ
ンからなる第１の層間絶縁膜１３を堆積する。続いて、
スパッタ法等により、第１の層間絶縁膜１３の上に、厚
さが約５０ｎｍのチタンからなる金属膜を堆積する。続
いて、堆積した金属膜を温度が８００℃程度の酸素雰囲
気で酸化することにより、金属膜から厚さが約１００ｎ
ｍの酸化チタンからなる第１の密着層形成膜１４Ａを形
成する。

【０１０９】次に、図９（ｂ）に示すように、第１の密
着層形成膜１４Ａの上に、スパッタ法等により、厚さが
約２０ｎｍの白金からなる下部電極形成膜１５Ａを堆積
する。続いて、ＣＶＤ法等により、下部電極形成膜１５
Ａの上に、ストロンチウム、ビスマス、タンタル及びニ
オブからなる有機金属化合物膜を堆積し、温度が８００
℃程度の酸素雰囲気で焼結することにより、有機金属化
合物膜から厚さが約２００ｎｍの強誘電体からなる容量
絶縁膜形成膜１６Ａを形成する。続いて、スパッタ法等
により、容量絶縁膜形成膜１６Ａの上に、厚さが約２０
０ｎｍの白金からなる上部電極形成膜１７Ａ及び厚さが
約２０ｎｍの窒化チタンからなる第２の密着層形成膜１
９Ａを順次堆積する。ここで堆積された第２の密着層形
成膜１９Ａは多結晶である。続いて、第２の密着層形成
膜１９Ａを酸素プラズマに約３分間さらすことにより、
第２の密着層形成膜１９Ａの結晶粒界を選択的に酸化す
る。このときの酸素プラズマの生成条件は、出力電力が
約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００
ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。

【０１１０】次に、図９（ｃ）に示すように、第２の密
着層形成膜１９Ａ、上部電極形成膜１７Ａ、容量絶縁膜
形成膜１６Ａ、下部電極形成膜１５Ａ及び第１の密着層
形成膜１４Ａに対して順次ドライエッチングによりパタ
ーニングを行なう。これにより、第１の密着層形成膜１
４Ａから第１の密着層１４が形成され、下部電極形成膜
１５Ａから下部電極１５が形成され、容量絶縁膜形成膜
１６Ａから容量絶縁膜１６が形成され、上部電極形成膜
１７Ａから上部電極１７が形成され、これらのうち下部
電極１５、容量絶縁膜１６及び上部電極１７から容量素
子１８が形成される。その後、温度が約８００℃の酸素
雰囲気でアニールを行なって、容量絶縁膜１６のドライ
エッチングによるダメージを回復させる。

【０１１１】次に、図９（ｄ）に示すように、例えばＣ
ＶＤ法により、第１の層間絶縁膜１３の上に容量素子１
８を含む全面にわたって、厚さが約５００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜２０を堆積する。その
後、リソグラフィ法及びエッチング法により、第２の層
間絶縁膜２０に容量素子１８の上部電極１７を露出する
第１コンタクトホール２０ａを形成する。続いて、スパ
ッタ法等により、第２の層間絶縁膜２０の上に第１コン
タクトホール２０ａの底面及び側面上を含む全面にわた
って、厚さが約４０ｎｍの窒化チタンからなる導電性膜
を堆積した後、堆積した導電性膜を第１コンタクト部１
７ａが含まれるようにパターニングすることにより、該
導電性膜からバリア層２１を形成する。

【０１１２】その後は、図８に示したように、第１の層
間絶縁膜１３及び第２の層間絶縁膜２０におけるソース
領域１１ａを露出する第２コンタクトホール２０ｂを形
成する。続いて、スパッタ法等により、第２の層間絶縁
膜２０の上に、第２コンタクトホール２０ｂの底面及び
側面上及びバリア層２１を含む全面にわたって、厚さが
約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタ
ン、厚さが約７００ｎｍのアルミニウム及び厚さが約４
０ｎｍの窒化チタンを順次堆積して、金属膜及び窒化金
属膜が積層されてなる配線形成膜を形成する。その後、
ドライエッチングにより、少なくとも第１コンタクト部
１７ａ及び第２コンタクト部１１ｂを含むように、配線
形成膜をパターニングすることにより、該配線形成膜か
ら配線２２を形成する。その後、各コンタクト部１７
ａ、１１ｂのコンタクト抵抗の安定化を図ると共に配線
２２を構成するアルミニウムの腐食を防止するための、
温度が約４５０℃の窒素雰囲気のアニールを行なう。

【０１１３】続いて、図示はしていないが、第３の層間
絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配
線層の形成を繰り返し、最後に窒化シリコンからなる保
護膜を堆積した後、パッド部を形成する。

【０１１４】（第２の実施形態の第２の製造方法）以
下、本発明の第２の実施形態の半導体装置の第２の製造
方法について図面を参照しながら説明する。ここでは、
第１の製造方法との相違点のみを説明する。

【０１１５】図１０は本発明の第２の実施形態に係る半
導体装置の第２の製造方法の一工程の断面構成を示して
いる。

【０１１６】図１０に示すように、半導体基板１０の第
１の密着層形成膜１４Ａの上に、スパッタ法等により、
厚さが約２０ｎｍの白金からなる下部電極形成膜１５Ａ
を堆積する。続いて、ＣＶＤ法等により、下部電極形成
膜１５Ａの上に、ストロンチウム、ビスマス、タンタル
及びニオブからなる有機金属化合物膜を堆積し、温度が
８００℃程度の酸素雰囲気で焼結することにより、有機
金属化合物膜から厚さが約２００ｎｍの強誘電体からな
る容量絶縁膜形成膜１６Ａを形成する。続いて、スパッ
タ法等により、容量絶縁膜形成膜１６Ａの上に、厚さが
約２００ｎｍの白金からなる上部電極形成膜１７Ａ及び
厚さが約２０ｎｍの窒化チタンからなる第２の密着層形
成膜１９Ａを順次堆積する。ここでの第２の密着層形成
膜１９Ａは多結晶である。続いて、堆積した第２の密着
層形成膜１９Ａに対して、温度が約４００℃の酸素雰囲
気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことに
より、第２の密着層形成膜１９Ａの結晶粒界を選択的に
酸化する。

【０１１７】この後は、第１の製造方法と同様に、結晶
粒界が酸化された第２の密着層形成膜１９Ａ、上部電極
形成膜１７Ａ、容量絶縁膜形成膜１６Ａ、下部電極形成
膜１５Ａ及び第１の密着層形成膜１４Ａに対して順次ド
ライエッチングによるパターニングを行なって、下部電
極１５、容量絶縁膜１６及び上部電極１７からなる容量
素子１８を形成する。その後、温度が約８００℃の酸素
雰囲気でアニールを行なって、容量絶縁膜１６のドライ
エッチングによるダメージを回復させる。

【０１１８】続いて、第２の製造方法と同様に、第２の
層間絶縁膜２０を堆積し、バリア層２１、第１コンタク
ト部１７ａ、第２コンタクト部１１ｂ及び配線２２を形
成する。

【０１１９】以上説明したように、第２の実施形態によ
ると、容量素子１８における上部電極１７上の周縁部に
設けられた第２の密着層１９Ｂに、その結晶粒界が選択
的に酸化され且つ導電性を有する多結晶の窒化チタンを
用いるため、容量素子１８を形成する際にドライエッチ
ングにより容量絶縁膜１６が受けるダメージを回復させ
るために行なう酸素雰囲気による約８００℃のアニール
時に、第２の密着層１９Ｂからチタン原子が遊離するこ
とがない。このため、容量絶縁膜１６を構成する強誘電
体の特性の劣化を防止することができる。

【０１２０】なお、酸素雰囲気によるアニール時に窒化
チタンから拡散するチタン原子はそれ自体が酸化するた
め、容量絶縁膜１６を構成する強誘電体の特性を劣化さ
せることはない。しかしながら、酸化チタンとして上部
電極１７と容量絶縁膜１６との間に残存するため、半導
体装置が動作する際の電圧印加時に、容量絶縁膜１６に
印加される実質的な電圧が低減する。これにより、抗電
圧が増大するため、低電圧動作を行ないにくくなる。

【０１２１】第１の製造方法による、結晶粒界が酸素プ
ラズマにより酸化された第２の密着層１９Ｂを上部電極
１７上に有する容量素子と、結晶粒界が酸化されていな
い従来の密着層を上部電極上に有する容量素子とのそれ
ぞれの抗電圧を比較したところ、第１の製造方法に係る
容量素子は１．８Ｖであるのに対し、従来の容量素子は
２．０Ｖであることを確認している。

【０１２２】また、第２の製造方法による、結晶粒界が
約４００℃の熱酸化処理により酸化された第２の密着層
１９Ｂを有する場合も、第１の製造方法と同様の特性を
得ることができる。なお、第２の製造方法の場合には、
図４に示した耐圧と熱処理温度との関係を表わすグラフ
から分かるように、第２の密着層形成膜１９Ａにおける
結晶粒界が酸化されるよりも前に拡散するチタン原子に
よって、約４２５℃を超える温度領域では、容量素子１
８の耐圧が劣化する。このため、熱処理温度は約４２５
℃以下が好ましく、さらには４００℃程度以下に設定す
ることが好ましい。

【０１２３】また、第２の実施形態に係る第２の密着層
１９Ｂに窒化チタンを用いたが、窒化チタンに代えて、
窒化タンタル、窒化アルミニウム又は窒化チタンアルミ
ニウム等の導電性窒化膜を用いても良い。

【０１２４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【０１２５】図１１は本発明の第３の実施形態に係る半
導体装置の部分的な断面構成を示している。

【０１２６】図１１に示すように、例えばシリコンから
なる半導体基板１０にはＭＯＳトランジスタ１１が形成
されており、該ＭＯＳトランジスタ１１及びその側方に
形成された酸化シリコンからなる素子分離膜１２を含
め、ＭＯＳトランジスタ１１を覆うように、厚さが約１
０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１
３が形成されている。第１の層間絶縁膜１３上における
素子分離膜１２の上方の領域には、厚さが約１５０ｎｍ
の窒化チタンからなる第１の密着層１４Ｂを介して、厚
さが約２００ｎｍの白金からなる下部電極１５と、スト
ロンチウム、ビスマス、タンタル及びニオブを構成元素
とする厚さが約２００ｎｍの強誘電体からなる容量絶縁
膜１６と、厚さが約２００ｎｍの白金からなる上部電極
１７とを含む容量素子１８が形成されている。上部電極
１７上における第１コンタクト部１７ａを除く周縁部に
は、厚さが約２０ｎｍの窒化チタンからなる第２の密着
層１９が形成されている。

【０１２７】第１の層間絶縁膜１３上には、容量素子１
８を含む全面にわたって厚さが約５００ｎｍの酸化シリ
コンからなる第２の層間絶縁膜２０が形成されている。
第２の層間絶縁膜２０には、第１コンタクト部１７ａを
形成するための第１コンタクトホール２０ａが形成され
ており、該第１コンタクトホール２０ａの底面及び側面
上には、厚さが約４０ｎｍの窒化チタンからなるバリア
層２１が形成されている。

【０１２８】また、第１の層間絶縁膜１３及び第２の層
間絶縁膜２０におけるＭＯＳトランジスタ１１のソース
領域１１ａの上方部分には、該ソース領域１１ａとの電
気的な接続を図る第２コンタクト部１１ｂを形成するた
めの第２コンタクトホール２０ｂが形成されている。

【０１２９】容量素子１８の第１コンタクト部１７ａ
と、ＭＯＳトランジスタ１１のソース領域１１ａに設け
られた第２コンタクト部１１ｂとは、基板側から順次成
膜された、厚さが約２０ｎｍのチタン、厚さが約１００
ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム
及び厚さが約４０ｎｍの窒化チタンからなる配線２２に
より電気的に接続されている。

【０１３０】第３の実施形態に係る第１の密着層１４Ｂ
は、酸化シリコンからなる第１の層間絶縁膜１３と白金
からなる下部電極１５との間に設けられており、層間絶
縁膜１３と下部電極１５との互いの密着性を向上させる
だけでなく、その上、導電性を有する多結晶体の結晶粒
界が酸化されているため、容量素子１８及び配線２２の
製造時における熱処理時に、第１の密着層１４Ｂからチ
タン原子が極めて遊離しにくくなる。その結果、窒化チ
タンからなる第１の密着層１４Ｂは、その導電性を確保
しつつ、チタン原子が下部電極１５を通って強誘電体か
らなる容量絶縁膜１６に拡散することを防止することが
できる。

【０１３１】（第３の実施形態の第１の製造方法）以
下、前記のように構成された半導体装置の第１の製造方
法について図面を参照しながら説明する。

【０１３２】図１２（ａ）〜図１２（ｄ）は本発明の第
３の実施形態に係る半導体装置の第１の製造方法の工程
順の断面構成を示している。

【０１３３】まず、図１２（ａ）に示すように、半導体
基板１０のトランジスタ形成領域を除く領域に素子分離
膜１２を形成する。続いて、トランジスタ形成領域に、
ゲート電極１１ｃ及びソース領域１１ａを含むＭＯＳト
ランジスタ１１を形成し、その後、ＣＶＤ法等により、
ＭＯＳトランジスタ１１及び素子分離膜１２を含む半導
体基板１０の全面に、厚さが約１０００ｎｍの酸化シリ
コンからなる第１の層間絶縁膜１３を堆積する。続い
て、ＣＶＤ法等により、第１の層間絶縁膜１３の上に、
厚さが約１５０ｎｍの窒化チタンからなる第１の密着層
形成膜１４Ａを堆積する。ここで堆積された第１の密着
層形成膜１４Ａは多結晶である。続いて、第１の密着層
形成膜１４Ａを酸素プラズマに約３分間さらすことによ
り、第１の密着層形成膜１４Ａの結晶粒界を選択的に酸
化する。このときの酸素プラズマの生成条件は、出力電
力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５
００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。

【０１３４】次に、図１２（ｂ）に示すように、結晶粒
界が酸化された第１の密着層形成膜１４Ａの上に、スパ
ッタ法等により、厚さが約２０ｎｍの白金からなる下部
電極形成膜１５Ａを堆積する。続いて、ＣＶＤ法等によ
り、下部電極形成膜１５Ａの上に、ストロンチウム、ビ
スマス、タンタル及びニオブからなる有機金属化合物膜
を堆積し、温度が８００℃程度の酸素雰囲気で有機金属
化合物膜を焼結することにより、有機金属化合物膜から
厚さが約２００ｎｍの強誘電体からなる容量絶縁膜形成
膜１６Ａを形成する。続いて、スパッタ法等により、容
量絶縁膜形成膜１６Ａの上に、厚さが約２００ｎｍの白
金からなる上部電極形成膜１７Ａ及び厚さが約２０ｎｍ
の窒化チタンからなる第２の密着層形成膜１９Ａを順次
堆積する。

【０１３５】次に、図１２（ｃ）に示すように、第２の
密着層形成膜１９Ａ、上部電極形成膜１７Ａ、容量絶縁
膜形成膜１６Ａ、下部電極形成膜１５Ａ及び第１の密着
層形成膜１４Ａに対して順次ドライエッチングによりパ
ターニングを行なう。これにより、第１の密着層形成膜
１４Ａから第１の密着層１４Ｂが形成され、下部電極形
成膜１５Ａから下部電極１５が形成され、容量絶縁膜形
成膜１６Ａから容量絶縁膜１６が形成され、上部電極形
成膜１７Ａから上部電極１７が形成され、これらのうち
下部電極１５、容量絶縁膜１６及び上部電極１７から容
量素子１８が形成される。その後、温度が約８００℃の
酸素雰囲気でアニールを行なって、容量絶縁膜１６のド
ライエッチングによるダメージを回復させる。

【０１３６】次に、図１２（ｄ）に示すように、例えば
ＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子
１８を含む全面にわたって、厚さが約５００ｎｍの酸化
シリコンからなる第２の層間絶縁膜２０を堆積する。そ
の後、リソグラフィ法及びエッチング法により、第２の
層間絶縁膜２０に容量素子１８の上部電極１７を露出す
る第１コンタクトホール２０ａを形成する。続いて、ス
パッタ法等により、第２の層間絶縁膜２０の上に第１コ
ンタクトホール２０ａの底面及び側面上を含む全面にわ
たって、厚さが約４０ｎｍの窒化チタンからなる導電性
膜を堆積した後、堆積した導電性膜を第１コンタクト部
１７ａが含まれるようにパターニングすることにより、
該導電性膜からバリア層２１を形成する。

【０１３７】その後は、図１１に示したように、第１の
層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯ
Ｓトランジスタ１１のソース領域１１ａを露出する第２
コンタクトホール２０ｂを形成する。続いて、スパッタ
法等により、第２の層間絶縁膜２０の上に、第２コンタ
クトホール２０ｂの底面及び側面上及びバリア層２１を
含む全面にわたって、厚さが約２０ｎｍのチタン、厚さ
が約１００ｎｍの窒化チタン、厚さが約７００ｎｍのア
ルミニウム及び厚さが約４０ｎｍの窒化チタンを順次堆
積して、金属膜及び窒化金属膜が積層されてなる配線形
成膜を形成する。その後、ドライエッチングにより、少
なくとも第１コンタクト部１７ａ及び第２コンタクト部
１１ｂを含むように、配線形成膜をパターニングするこ
とにより、該配線形成膜から配線２２を形成する。その
後、各コンタクト部１７ａ、１１ｂのコンタクト抵抗の
安定化を図ると共に配線２２を構成するアルミニウムの
腐食を防止するための、温度が約４５０℃の窒素雰囲気
のアニールを行なう。

【０１３８】続いて、図示はしていないが、第３の層間
絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配
線層の形成を繰り返し、最後に窒化シリコンからなる保
護膜を堆積した後、パッド部を形成する。

【０１３９】（第３の実施形態の第２の製造方法）以
下、本発明の第３の実施形態の半導体装置の第２の製造
方法について図面を参照しながら説明する。ここでは、
第１の製造方法との相違点のみを説明する。

【０１４０】図１３は本発明の第３の実施形態に係る半
導体装置の第２の製造方法の一工程の断面構成を示して
いる。

【０１４１】図１３に示すように、ＣＶＤ法等により、
ＭＯＳトランジスタ１１を覆う第１の層間絶縁膜１３の
上に、厚さが約１５０ｎｍの窒化チタンからなる第１の
密着層形成膜１４Ａを堆積する。ここで堆積された第１
の密着層形成膜１４Ａは多結晶である。続いて、堆積し
た第１の密着層形成膜１４Ａに対して、温度が約５５０
℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を
行なうことにより、第１の密着層形成膜１４Ａの結晶粒
界を選択的に酸化する。

【０１４２】その後は、第１の製造方法と同様に、結晶
粒が酸化された第１の密着層形成膜１４Ａの上に、容量
素子１８、第２の層間絶縁膜２０、バリア層２１及び配
線２２等を形成する。

【０１４３】以上説明したように、第３の実施形態によ
ると、第１の層間絶縁膜１３と容量素子１８の下部電極
１５との間に設けられた第１の密着層１４Ｂに、その結
晶粒界が選択的に酸化され且つ導電性を有する多結晶の
窒化チタンを用いるため、容量素子１８を形成する際に
ドライエッチングにより容量絶縁膜１６が受けるダメー
ジを回復させるために行なう酸素雰囲気による約８００
℃のアニール時に、第１の密着層１４Ｂからチタン原子
が遊離することがない。このため、容量絶縁膜１６を構
成する強誘電体の特性の劣化を防止することができる。

【０１４４】ここで、第３の実施形態に係る第１の密着
層１４Ｂは、結晶粒界が酸化された窒化チタンを用いて
おり、第１の実施形態及び第２の実施形態に係る酸化チ
タンを用いた第１の密着層１４と比較すると、チタン原
子の拡散が防止されることは共通であるが、酸化チタン
のように膜厚を大きくした場合であっても、層自体にク
ラックが発生することがない。このため、第１の密着層
１４Ｂの膜厚を相対的に大きく設定できるので、容量絶
縁膜１６となる強誘電体の焼結時に容量素子１８に加わ
るストレスを低減させたり、容量素子１８のドライエッ
チング時のエッチングストッパとして利用することがで
きる。

【０１４５】なお、第２の製造方法において、第１の密
着層形成膜１４Ａにおける結晶粒界を酸化する熱処理温
度は、下部電極１５及び容量絶縁膜１６を形成する前工
程であるため、第１の実施形態又は第２の実施形態で説
明した４２５℃を超えても良い。

【０１４６】但し、図１４に示す熱処理温度とシート抵
抗との関係を表わすグラフから分かるように、熱処理温
度が約６５０℃の場合には、窒化チタンが完全に酸化す
るため、第１の密着層形成膜１４Ａに対する結晶粒界を
酸化させる熱処理温度は約６００℃以下に設定すること
が好ましい。

【０１４７】また、第３の実施形態に係る第１の密着層
１４Ｂに窒化チタンを用いたが、窒化チタンに代えて、
窒化タンタル、窒化アルミニウム又は窒化チタンアルミ
ニウム等の導電性窒化膜を用いても良い。

【０１４８】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１４９】図１５は本発明の第４の実施形態に係る半
導体装置の部分的な断面構成を示している。

【０１５０】図１５に示すように、例えばシリコンから
なる半導体基板１０にはＭＯＳトランジスタ１１が形成
されており、該ＭＯＳトランジスタ１１及びその側方に
形成された酸化シリコンからなる素子分離膜１２を含
め、ＭＯＳトランジスタ１１を覆うように、厚さが約１
０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１
３が形成されている。

【０１５１】半導体基板１０におけるＭＯＳトランジス
タ１１のゲート長方向側の領域にはソース領域１１ａ及
びドレイン領域１１ｄが形成されている。

【０１５２】第１の層間絶縁膜１３上におけるソース領
域１１ａの上方には、厚さが約２００ｎｍの白金からな
る下部電極１５と、ストロンチウム、ビスマス、タンタ
ル及びニオブを構成元素とする厚さが約２００ｎｍの強
誘電体からなる容量絶縁膜１６と、厚さが約２００ｎｍ
の白金からなる上部電極１７とを含む容量素子１８が形
成されている。上部電極１７上における第１コンタクト
部１７ａを除く周縁部には、厚さが約２０ｎｍの窒化チ
タンからなる密着層１９が形成されている。

【０１５３】第１の層間絶縁膜１３上には、容量素子１
８を含む全面にわたって厚さが約１０００ｎｍの酸化シ
リコンからなる第２の層間絶縁膜２０が形成されてい
る。第２の層間絶縁膜２０には、第１コンタクト部１７
ａを形成するための第１コンタクトホール２０ａが形成
されており、該第１コンタクトホール２０ａの底面及び
側面上には、厚さが約４０ｎｍの窒化チタンからなるバ
リア層２１が形成されている。バリア層２１の上には、
基板側から順次成膜された、厚さが約５０ｎｍのチタ
ン、厚さが約７００ｎｍのアルミニウム及び厚さが約４
０ｎｍの窒化チタンからなる第１の配線２２が形成され
ている。

【０１５４】容量素子１８の下部電極１５と第１の層間
絶縁膜１３との間には、厚さが約１００ｎｍの窒化チタ
ンアルミニウム（ＴｉＡｌＮ）からなる酸化防止層３２
Ｂが形成されており、下部電極１５は、基板側から順次
成膜された、厚さが約１０ｎｍのチタン、厚さが約２０
ｎｍの窒化チタン及び厚さが約９７０ｎｍのタングステ
ンからなる第１の導電性プラグ３１と酸化防止層３２Ｂ
とを介してソース領域１１ａの第２コンタクト部１１ｂ
と電気的に接続されている。

【０１５５】また、第１の層間絶縁膜１３上におけるド
レイン領域１１ｄの第３コンタクト部１１ｅは、第２の
導電性プラグ３３を介して、第２の層間絶縁膜２０の上
に形成された第２の配線２３と電気的に接続されてい
る。第２の配線２３は、第１の配線２２と同等の構成を
有しており、また、第２の導電性プラグ３３は、基板側
から順次成膜された、厚さが約１０ｎｍのチタン、厚さ
が約２０ｎｍの窒化チタン及び厚さが約１９７０ｎｍの
タングステンにより構成されている。

【０１５６】第４の実施形態に係る酸化防止層３２Ｂ
は、第１の導電性プラグ３１と白金からなる下部電極１
５との間に設けられており、第１の導電性プラグ３１の
上部のタングステンの酸化を防止するだけでなく、その
上、導電性を有する多結晶体の結晶粒界が酸化されてい
るため、容量素子１８、第１の配線２２及び第２の配線
２３の製造時における熱処理時に、酸化防止層３１から
チタン原子が極めて遊離しにくくなる。その結果、窒化
チタンアルミニウムからなる酸化防止層３１は、その導
電性を確保しつつ、チタン原子が下部電極１５を通って
強誘電体からなる容量絶縁膜１６に拡散することを防止
することができる。

【０１５７】（第４の実施形態の第１の製造方法）以
下、前記のように構成された半導体装置の第１の製造方
法について図面を参照しながら説明する。

【０１５８】図１６（ａ）〜図１６（ｄ）は本発明の第
４の実施形態に係る半導体装置の第１の製造方法の工程
順の断面構成を示している。

【０１５９】まず、図１６（ａ）に示すように、半導体
基板１０のトランジスタ形成領域及び容量素子形成領域
を除く領域に素子分離膜１２を形成する。続いて、トラ
ンジスタ形成領域に、ゲート電極１１ｃ、ソース領域１
１ａ及びドレイン領域１１ｄを含むＭＯＳトランジスタ
１１を形成する。その後、ＣＶＤ法等により、ＭＯＳト
ランジスタ１１及び素子分離膜１２を含む半導体基板１
０の全面に、厚さが約１０００ｎｍの酸化シリコンから
なる第１の層間絶縁膜１３を堆積する。続いて、第１の
層間絶縁膜１３にソース領域１１ａの第２コンタクト部
１１ｂを露出するコンタクトホールを形成し、例えばス
パッタ法等により、厚さが約５０ｎｍのチタン、厚さが
約１００ｎｍの窒化チタン及び厚さが約１５００ｎｍの
タングステンを順次堆積し、化学機械的研磨（ＣＭＰ）
法により、第１の層間絶縁膜１３の上に堆積した金属積
層膜を除去することにより、ソース領域１１ａの第２コ
ンタクト部１１ｂに第１の導電性プラグ３１を形成す
る。

【０１６０】次に、図１６（ｂ）に示すように、ＣＶＤ
法等により、第１の層間絶縁膜１３の上に、厚さが約１
００ｎｍの窒化チタンアルミニウムからなる酸化防止層
形成膜３２Ａを堆積する。ここで堆積された酸化防止層
形成膜３２Ａは多結晶である。続いて、酸化防止層形成
膜３２Ａを酸素プラズマに約３分間さらすことにより、
酸化防止層形成膜３２Ａの結晶粒界を選択的に酸化す
る。このときの酸素プラズマの生成条件は、出力電力が
約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００
ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。

【０１６１】次に、図１６（ｃ）に示すように、リソグ
ラフィ法及びエッチング法により、酸化防止層形成膜３
２Ａに対して第１の導電性プラグを含むようにパターニ
ングして、酸化防止層形成膜３２Ａから酸化防止層３２
Ｂを形成する。その後、酸化防止層３２Ｂを含む第１の
層間絶縁膜１３の上に、スパッタ法等により、厚さが約
２００ｎｍの白金からなる電極形成膜を堆積した後、堆
積した電極形成膜に対して酸化防止層３２Ｂを含むよう
にパターニングすることにより、白金からなる下部電極
１５を形成する。続いて、ＣＶＤ法等により、下部電極
１５を含む第１の層間絶縁膜１３の上に、ストロンチウ
ム、ビスマス、タンタル及びニオブからなる有機金属化
合物膜を堆積し、温度が７００℃程度の酸素雰囲気で有
機金属化合物膜を焼結することにより、有機金属化合物
膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁
膜形成膜を形成する。続いて、スパッタ法等により、容
量絶縁膜形成膜の上に、厚さが約２００ｎｍの白金から
なる電極形成膜及び厚さが約２０ｎｍの窒化チタンから
なる密着層形成膜を順次堆積し、容量絶縁膜形成膜、電
極形成膜及び密着層形成膜に対して下部電極１５を含む
ようにドライエッチングによるパターニングを行なう。
これにより、容量絶縁膜形成膜から容量絶縁膜１６を形
成し、上部電極形成膜から上部電極１７を形成し、密着
層形成膜から密着層１９を形成して、下部電極１５、容
量絶縁膜１６及び上部電極１７から容量素子１８を形成
する。その後、温度が約７００℃の酸素雰囲気でアニー
ルを行なって、容量絶縁膜１６のドライエッチングによ
るダメージを回復させる。

【０１６２】次に、図１６（ｄ）に示すように、例えば
ＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子
１８を含む全面にわたって、厚さが約１０００ｎｍの酸
化シリコンからなる第２の層間絶縁膜２０を堆積する。
その後、リソグラフィ法及びエッチング法により、第２
の層間絶縁膜２０に容量素子１８の上部電極１７を露出
する第１コンタクトホール２０ａを形成する。続いて、
スパッタ法等により、第２の層間絶縁膜２０の上に第１
コンタクトホール２０ａの底面及び側面上を含む全面に
わたって、厚さが約４０ｎｍの窒化チタンからなる導電
性膜を堆積した後、堆積した導電性膜を第１コンタクト
部１７ａを含むようにパターニングすることにより、該
導電性膜からバリア層２１を形成する。

【０１６３】その後、図１５に示したように、第１の層
間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳ
トランジスタ１１のドレイン領域１１ｄを露出する第３
コンタクトホール２０ｃを形成する。続いて、スパッタ
法等により、厚さが約５０ｎｍのチタン、厚さが約１０
０ｎｍの窒化チタン及び厚さが約２５００ｎｍのタング
ステンを選択的に堆積して、第３コンタクト部１１ｅ上
に第２の導電性プラグ３３を形成する。なお、バリア層
２１を形成する前に、第２の導電性プラグ３３を形成し
ても良い。続いて、スパッタ法等により、第２の層間絶
縁膜２０の上にバリア層２１及び第２の導電性プラグ３
３を覆うように、厚さが約５０ｎｍのチタン、厚さが約
７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化
チタンを順次堆積して、金属膜及び窒化金属膜が積層さ
れてなる配線形成膜を形成する。その後、ドライエッチ
ングにより、バリア層２１及び第２の導電性プラグ３３
を含むように配線形成膜をパターニングすることによ
り、該配線形成膜から第１の配線配線２２及び第２の配
線２３を形成する。その後、各コンタクト部１７ａ、１
１ｂ、１１ｅのコンタクト抵抗の安定化を図ると共に、
各配線２２、２３を構成するアルミニウムの腐食を防止
するための、温度が約４５０℃の窒素雰囲気のアニール
を行なう。

【０１６４】続いて、図示はしていないが、第３の層間
絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配
線層の形成を繰り返し、最後に窒化シリコンからなる保
護膜を堆積した後、パッド部を形成する。

【０１６５】（第４の実施形態の第２の製造方法）以
下、本発明の第４の実施形態の半導体装置の第２の製造
方法について図面を参照しながら説明する。ここでは、
第１の製造方法との相違点のみを説明する。

【０１６６】図１７は本発明の第３の実施形態に係る半
導体装置の第２の製造方法の一工程の断面構成を示して
いる。

【０１６７】図１７に示すように、ＣＶＤ法等により、
ＭＯＳトランジスタ１１を覆う第１の層間絶縁膜１３の
上に第１の導電性プラグ３１を含むように、厚さが約１
５０ｎｍの窒化チタンからなる酸化防止層形成膜３２Ａ
を堆積する。ここで堆積された酸化防止層形成膜３２Ａ
は多結晶である。続いて、堆積した酸化防止層形成膜３
２Ａに対して、温度が約５５０℃の酸素雰囲気で約３０
秒間の急速熱処理（ＲＴＡ）を行なうことにより、酸化
防止層形成膜３２Ａの結晶粒界を選択的に酸化する。

【０１６８】その後は、第１の製造方法と同様に、結晶
粒が酸化された酸化防止層形成膜３２Ａの上に、容量素
子１８、第２の層間絶縁膜２０、第２の導電性プラグ３
３、バリア層２１、第１の配線２２及び第２の配線２３
を形成する。

【０１６９】以上説明したように、第４の実施形態によ
ると、第１の導電性プラグ３１と容量素子１８の下部電
極１５との間に設けられた酸化防止層３２Ｂに、その結
晶粒界が選択的に酸化され且つ導電性を有する多結晶の
窒化チタンアルミニウムを用いるため、容量素子１８を
形成する際にドライエッチングにより容量絶縁膜１６が
受けるダメージを回復させるために行なう酸素雰囲気に
よる約７００℃のアニール時に、酸化防止層３２Ｂから
チタン原子が遊離することがない。このため、容量絶縁
膜１６を構成する強誘電体の特性の劣化を防止すること
ができる。

【０１７０】なお、酸素雰囲気によるアニール時に拡散
するチタン原子及びアルミニウム原子はそれ自体が酸化
するため、強誘電体の特性を劣化させることはない。し
かしながら、酸化チタン又は酸化アルミニウムとして下
部電極１５と容量絶縁膜１６との間に残存するため、電
圧の印加時に容量絶縁膜１６に加わる実質的な電圧が低
減する。これにより、抗電圧が増大するため、低電圧動
作を行ないにくくなる。

【０１７１】第１の製造方法による、結晶粒界が酸素プ
ラズマにより酸化された酸化防止層３２Ｂを有する容量
素子と、結晶粒界が酸化されていない従来の酸化防止層
を有する容量素子とのそれぞれの抗電圧を比較したとこ
ろ、第１の製造方法に係る容量素子は１．８Ｖであるの
に対し、従来の容量素子は２．０Ｖであることを確認し
ている。

【０１７２】また、第２の製造方法において、酸化防止
層形成膜３２Ａにおける結晶粒界を酸化する熱処理温度
は、下部電極１５及び容量絶縁膜１６がを形成する前工
程であるため、第１又は第２の実施形態に示した約４２
５℃を超えても良い。

【０１７３】但し、熱処理温度が約６５０℃の場合に
は、窒化チタンが完全に酸化するため、酸化防止層形成
膜１４Ａに対する結晶粒界の酸化のための熱処理温度は
約６００℃以下に設定することが好ましい。

【０１７４】なお、第４の実施形態に係る酸化防止層３
２Ｂに窒化チタンアルミニウムを用いたが、これに限ら
れず、窒化チタン、窒化アルミニウム又は窒化タンタル
等の導電性窒化膜を用いても同様の効果を得ることがで
きる。

【０１７５】また、第１〜第４の各実施形態において、
容量絶縁膜１６に用いる強誘電体には、ストロンチウ
ム、ビスマス、タンタル及びニオブのうちの少なくとも
１つを含む層状構造を有するペロブスカイト型複合酸化
物、又は鉛、ジルコニウム及びチタンのうちの少なくと
も１つを含むペロブスカイト型複合酸化物であることが
好ましい。

【０１７６】また、容量素子１８の下部電極１５及び上
部電極の材料として白金の単層膜を用いたが、白金を含
む積層膜を用いても良い。さらには、白金に代えて、イ
リジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂ ）、ルテ
ニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ₂ ）からな
る単層膜又はこれらのうちの少なくとも１つを含む積層
膜を用いてもよい。

【０１７７】また、第１の導電性プラグ３１及び第２の
導電性プラグは３３は、下層から、チタン、窒化チタン
及びタングステンの積層体により構成したが、タングス
テンを含む構成であれば良く、チタン及び窒化チタンは
必ずしも必要ではない。また、タングステンに限られ
ず、多結晶シリコンを用いてもよい。

【０１７８】また、第１の実施形態においてはバリア層
２１Ｂを、第２の実施形態においては第２の密着層１９
Ｂを、第３の実施形態においては第１の密着層１４Ｂ
を、第４の実施形態においては酸化防止層３２Ｂを、そ
れぞれ結晶粒界が選択的に酸化された導電性膜とした
が、これらのうちの少なくとも２つを組み合わせると、
容量絶縁膜１６の特性劣化を防止する効果が大きくなる
ことはいうまでもない。

【０１７９】また、第１の実施形態の一変形例において
は、結晶粒界が選択的に酸化されたバリア層２１Ｂを積
層構造としたが、他の実施形態においても、結晶粒界が
選択的に酸化された導電性膜をそれぞれ積層構造として
も良い。

【０１８０】

【発明の効果】本発明に係る半導体装置及びその製造方
法によると、容量素子の電極と界面を持つ金属窒化物か
らなる導電性部材は、多結晶体で且つその結晶粒界が酸
化されているため、導電性を確保しながら金属原子の容
量絶縁膜への拡散を防止することができる。その結果、
混載されるトランジスタ素子等とのコンタクト抵抗が低
下するため、高信頼性を有する半導体装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す部分的な構成断面図である。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の第１の製造方法を示す工程順の構成断面
図である。

【図３】本発明の第１の実施形態に係る半導体装置の第
２の製造方法を示す一工程の構成断面図である。

【図４】本発明の第１の実施形態に係る半導体装置の第
２の製造方法における容量素子の耐圧の熱処理温度依存
性を示すグラフである。

【図５】本発明の第１の実施形態の一変形例に係る半導
体装置を示す部分的な構成断面図である。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の
一変形例に係る半導体装置の第１の製造方法を示す工程
順の構成断面図である。

【図７】（ａ）及び（ｂ）は本発明の第１の実施形態の
一変形例に係る半導体装置の第２の製造方法を示す工程
順の構成断面図である。

【図８】本発明の第２の実施形態に係る半導体装置を示
す部分的な構成断面図である。

【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の第１の製造方法を示す工程順の構成断面
図である。

【図１０】本発明の第２の実施形態に係る半導体装置の
第２の製造方法を示す一工程の構成断面図である。

【図１１】本発明の第３の実施形態に係る半導体装置を
示す部分的な構成断面図である。

【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の第１の製造方法を示す工程順の構成断
面図である。

【図１３】本発明の第３の実施形態に係る半導体装置の
第２の製造方法を示す一工程の構成断面図である。

【図１４】本発明の第３の実施形態に係る半導体装置の
第２の製造方法における窒化チタン膜のシート抵抗の熱
処理温度依存性を示すグラフである。

【図１５】本発明の第４の実施形態に係る半導体装置を
示す部分的な構成断面図である。

【図１６】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体装置の第１の製造方法を示す工程順の構成断
面図である。

【図１７】本発明の第４の実施形態に係る半導体装置の
第２の製造方法を示す一工程の構成断面図である。

【図１８】第１の従来例に係るプレーナ型の容量素子を
有する半導体装置を示す部分的な構成断面図である。

【図１９】第２の従来例に係るスタック型の容量素子を
有する半導体装置を示す部分的な構成断面図である。

【符号の説明】

１０ 半導体基板 １１ ＭＯＳトランジスタ １１ａ ソース領域 １１ｂ 第２コンタクト部 １１ｃ ゲート電極 １１ｄ ドレイン領域 １１ｅ 第３コンタクト部 １２ 素子分離膜 １３ 第１の層間絶縁膜 １４ 第１の密着層 １４Ａ 第１の密着層形成膜 １４Ｂ 第１の密着層 １５ 下部電極 １５Ａ 下部電極形成膜（第１の電極形成膜） １６ 容量絶縁膜 １７ 上部電極（第２の電極形成膜） １７ａ 第１コンタクト部 １８ 容量素子 １９ （第２の）密着層 １９Ａ 第２の密着層形成膜 １９Ｂ 第２の密着層 ２０ 第２の層間絶縁膜 ２０ａ 第１コンタクトホール（接続孔） ２０ｂ 第２コンタクトホール ２１ バリア層 ２１Ａ バリア層形成膜 ２１Ｂ バリア層 ２１Ｃ 第１のバリア層形成膜 ２１Ｄ 第２のバリア層形成膜 ２１ａ 第１のバリア層 ２１ｂ 第２のバリア層 ２２ （第１の）配線 ２３ 第２の配線 ３１ 第１の導電性プラグ ３２Ａ 酸化防止層形成膜 ３２Ｂ 酸化防止層 ３３ 第２の導電性プラグ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD21 FR02 GA21 JA13 JA14 JA15 JA17 JA36 JA38 JA39 JA40 JA42 JA43 JA56 MA06 MA17 MA20 PR13 PR33 PR34

Claims (30)

【特許請求の範囲】
1. 【請求項１】 基板の上に形成され、下部電極、上部電
   極及びそれらの間に挟まれた絶縁性の金属酸化物からな
   る容量絶縁膜を含む容量素子と、 前記下部電極又は前記上部電極と界面を持つ金属窒化物
   からなる導電性部材とを備え、 前記導電性部材は多結晶体からなり、該多結晶体の結晶
   粒界は酸化されていることを特徴とする半導体装置。
2. 【請求項２】 前記上部電極と電気的に接続される配線
   をさらに備え、 前記導電性部材は、前記上部電極と前記配線との間に設
   けられ、前記配線を構成する元素が前記容量絶縁膜に拡
   散することを防止するバリア層であることを特徴とする
   請求項１に記載の半導体装置。
3. 【請求項３】 前記バリア層は前記配線をも構成してい
   ることを特徴とする請求項２に記載の半導体装置。
4. 【請求項４】 前記容量素子を覆うように形成された層
   間絶縁膜をさらに備え、 前記導電性部材は、前記上部電極と前記層間絶縁膜との
   間に設けられ、前記上部電極と前記層間絶縁膜との間の
   密着性を向上する密着層であることを特徴とする請求項
   １に記載の半導体装置。
5. 【請求項５】 前記基板と前記容量素子との間に形成さ
   れた層間絶縁膜をさらに備え、 前記導電性部材は、前記層間絶縁膜と前記下部電極との
   間に設けられ、前記層間絶縁膜と前記下部電極との間の
   密着性を向上する密着層であることを特徴とする請求項
   １に記載の半導体装置。
6. 【請求項６】 前記下部電極と電気的に接続される導電
   性プラグをさらに備え、 前記導電性部材は、前記導電性プラグと前記下部電極と
   の間に設けられ、前記導電性プラグの酸化を防止する酸
   化防止層であることを特徴とする請求項１に記載の半導
   体装置。
7. 【請求項７】 前記導電性プラグは、多結晶シリコン又
   はタングステンを含むことを特徴とする請求項６に記載
   の半導体装置。
8. 【請求項８】 前記金属窒化物は、チタン、タンタル及
   びアルミニウムのうちの少なくとも１つを含むことを特
   徴とする請求項１〜６のうちのいずれか１項に記載の半
   導体装置。
9. 【請求項９】 前記金属酸化物は、ストロンチウム、ビ
   スマス、タンタル及びニオブのうちの少なくとも１つを
   含む層状構造を有するペロブスカイト型複合酸化物、又
   は鉛、ジルコニウム及びチタンのうちの少なくとも１つ
   を含むペロブスカイト型複合酸化物であることを特徴と
   する請求項１〜６のうちのいずれか１項に記載の半導体
   装置。
10. 【請求項１０】 前記上部電極及び下部電極のうちの少
    なくとも一方は、白金又は白金を含む積層膜からなるこ
    とを特徴とする請求項１〜６のうちのいずれか１項に記
    載の半導体装置。
11. 【請求項１１】 基板の上に、下部電極、絶縁性の金属
    酸化物からなる容量絶縁膜及び上部電極を有する容量素
    子を形成する第１の工程と、前記容量素子の上に、前記
    上部電極を露出する接続孔を有する層間絶縁膜を形成す
    る第２の工程と、 前記接続孔を含む前記層間絶縁膜の上に、多結晶の金属
    窒化物からなる導電性膜を形成する第３の工程と、 前記導電性膜における結晶粒界を選択的に酸化する第４
    の工程と、 前記導電性膜を、該導電性膜の接続孔部分を含むように
    パターニングすることにより、前記上部電極に前記導電
    性膜からなるコンタクト部を形成する第５の工程とを備
    えていることを特徴とする半導体装置の製造方法。
12. 【請求項１２】 前記第４の工程は、前記導電性膜を酸
    素プラズマにさらすプラズマ処理工程であることを特徴
    とする請求項１１に記載の半導体装置の製造方法。
13. 【請求項１３】 前記第４の工程は、前記導電性膜を約
    ４２５℃以下の温度で加熱する熱処理工程であることを
    特徴とする請求項１１に記載の半導体装置の製造方法。
14. 【請求項１４】 前記第３の工程及び前記第４の工程
    は、この順に繰り返して行なうことを特徴とする請求項
    １２又は１３に記載の半導体装置の製造方法。
15. 【請求項１５】 基板の上に、第１の電極形成膜、絶縁
    性の金属酸化膜、第２の電極形成膜を順次形成する第１
    の工程と、 前記第２の電極形成膜の上に、多結晶の金属窒化物から
    なる導電性膜を形成する第２の工程と、 前記導電性膜における結晶粒界を選択的に酸化する第３
    の工程と、 結晶粒界が選択的に酸化された前記導電性膜の容量素子
    形成部分から密着層を形成する第４の工程と、 前記第１の電極形成膜から下部電極を形成し、前記金属
    酸化膜から容量絶縁膜を形成し、前記第２の電極形成膜
    における前記密着層の下側部分から上部電極を形成する
    ことにより、前記下部電極、容量絶縁膜及び上部電極か
    らなる容量素子を形成する第５の工程と、 前記容量素子の上に層間絶縁膜を形成した後、形成した
    層間絶縁膜に、前記上部電極を露出する接続孔を前記密
    着層が残るように形成する第６の工程と、 前記接続孔を含む前記層間絶縁膜の上に、配線形成膜を
    形成する第７の工程とを備えていることを特徴とする半
    導体装置の製造方法。
16. 【請求項１６】 前記第３の工程は、前記導電性膜を酸
    素プラズマにさらすプラズマ処理工程であることを特徴
    とする請求項１５に記載の半導体装置の製造方法。
17. 【請求項１７】 前記第３の工程は、前記導電性膜を約
    ４２５℃以下の温度で加熱する熱処理工程であることを
    特徴とする請求項１５に記載の半導体装置の製造方法。
18. 【請求項１８】 前記第２の工程及び前記第３の工程
    は、この順に繰り返して行なうことを特徴とする請求項
    １６又は１７に記載の半導体装置の製造方法。
19. 【請求項１９】 基板の上に絶縁膜を形成する第１の工
    程と、 前記絶縁膜の上に、多結晶の金属窒化物からなる導電性
    膜を形成する第２の工程と、 前記導電性膜における結晶粒界を選択的に酸化する第３
    の工程と、 結晶粒界が選択的に酸化された前記導電性膜の上に、第
    １の電極形成膜、絶縁性の金属酸化膜及び第２の電極形
    成膜を順次形成する第４の工程と、 前記第１の電極形成膜から下部電極を形成し、前記金属
    酸化膜から容量絶縁膜を形成し、前記第２の電極形成膜
    から上部電極を形成することにより、前記下部電極、容
    量絶縁膜及び上部電極からなる容量素子を形成する第５
    の工程と、 前記絶縁膜と前記下部電極との間に、結晶粒界が選択的
    に酸化された前記導電性膜から密着層を形成する第６の
    工程と、 前記容量素子の上に、前記上部電極を露出する接続孔を
    有する層間絶縁膜を形成する第７の工程と、 前記接続孔を含む前記層間絶縁膜の上に、配線形成膜を
    形成する第８の工程とを備えていることを特徴とする半
    導体装置の製造方法。
20. 【請求項２０】 前記第３の工程は、前記導電性膜を酸
    素プラズマにさらすプラズマ処理工程であることを特徴
    とする請求項１９に記載の半導体装置の製造方法。
21. 【請求項２１】 前記第２の工程及び前記第３の工程
    は、この順に繰り返して行なうことを特徴とする請求項
    ２０に記載の半導体装置の製造方法。
22. 【請求項２２】 前記第３の工程は、前記導電性膜を約
    ６００℃以下の温度で加熱する熱処理工程であることを
    特徴とする請求項１９に記載の半導体装置の製造方法。
23. 【請求項２３】 基板の上に接続孔を有する層間絶縁膜
    を形成した後、前記接続孔に導電性プラグを形成する第
    １の工程と、 前記導電性プラグを含む前記層間絶縁膜の上に、多結晶
    の金属窒化物からなる導電性膜を形成する第２の工程
    と、 前記導電性膜における結晶粒界を選択的に酸化する第３
    の工程と、 結晶粒界が選択的に酸化された前記導電性膜から前記導
    電性プラグの酸化防止層を形成する第４の工程と、 前記酸化防止層の上に、下部電極、絶縁性の金属酸化物
    からなる容量絶縁膜及び上部電極を有する容量素子を形
    成する第５の工程とを備えていることを特徴とする半導
    体装置の製造方法。
24. 【請求項２４】 前記第３の工程は、前記導電性膜を酸
    素プラズマにさらすプラズマ処理工程であることを特徴
    とする請求項２３に記載の半導体装置の製造方法。
25. 【請求項２５】 前記第２の工程及び前記第３の工程
    は、この順に繰り返して行なうことを特徴とする請求項
    ２４に記載の半導体装置の製造方法。
26. 【請求項２６】 前記第３の工程は、前記導電性膜を約
    ６００℃以下の温度で加熱する熱処理工程であることを
    特徴とする請求項２３に記載の半導体装置の製造方法。
27. 【請求項２７】 前記導電性プラグは、多結晶シリコン
    又はタングステンを含むことを特徴とする請求項２３〜
    ２６のうちのいずれか１項に記載の半導体装置の製造方
    法。
28. 【請求項２８】 前記金属窒化物は、チタン、タンタル
    及びアルミニウムのうちの少なくとも１つを含むことを
    特徴とする請求項１１〜２６のうちのいずれか１項に記
    載の半導体装置の製造方法。
29. 【請求項２９】 前記金属酸化物は、ストロンチウム、
    ビスマス、タンタル及びニオブのうちの少なくとも１つ
    を含む層状構造を有するペロブスカイト型複合酸化物、
    又は鉛、ジルコニウム及びチタンのうちの少なくとも１
    つを含むペロブスカイト型複合酸化物であることを特徴
    とする請求項１１〜２６のうちのいずれか１項に記載の
    半導体装置の製造方法。
30. 【請求項３０】 前記上部電極及び下部電極のうちの少
    なくとも一方は、白金又は白金を含む積層膜からなるこ
    とを特徴とする請求項１１〜２６のうちのいずれか１項
    に記載の半導体装置の製造方法。