JP4067079B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁性の金属酸化物、例えば強誘電体膜を容量絶縁膜に用いる容量素子を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体を含む積層膜からなる電子デバイス、例えば強誘電体からなる容量絶縁膜を有する強誘電体容量素子は、高い比誘電率を有すると共にヒステリシス特性による残留分極を利用できることから、大容量コンデンサ又は不揮発性メモリ装置の分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有する従来の容量素子と置き換わりつつある。
【０００３】
（第１の従来例）
以下、第１の従来例について図面を参照しながら説明する。
【０００４】
図１８は第１の従来例に係る半導体装置であって、プレーナ型の容量素子を有する半導体装置の部分的な断面構成を示している。
【０００５】
図１８に示すように、シリコンからなる半導体基板１００にはＭＯＳトランジスタ１０１が形成されており、該ＭＯＳトランジスタ１０１の側方には、酸化シリコンからなる素子分離膜１０２が形成されている。ＭＯＳトランジスタ１０１及び素子分離膜１０２は酸化シリコンからなる第１の層間絶縁膜１０３により覆われている。
【０００６】
第１の層間絶縁膜１０３上における素子分離膜１０２の上方には、酸化チタンからなる第１の密着層１０４を介して、白金からなる下部電極１０５と、ストロンチウム、ビスマス、タンタル及びニオブを構成元素とする強誘電体からなる容量絶縁膜１０６と、白金からなる上部電極１０７とを含む容量素子１０８が形成されている。上部電極１０７上における第１コンタクト部１０７ａを除く周縁部には窒化チタンからなる第２の密着層１０９が形成されている。
【０００７】
第１の層間絶縁膜１０３上には、容量素子１０８を含む全面に酸化シリコンからなる第２の層間絶縁膜１１０が形成されている。第２の層間絶縁膜１１０には、上部電極１０７を露出するコンタクトホールが形成されており、該コンタクトホールには、窒化チタンからなるバリア層１１１が形成されている。
【０００８】
さらに、容量素子１０８の第１コンタクト部１０７ａとＭＯＳトランジスタ１０１のソース領域１０１ａに設けられた第２コンタクト部１０１ｂとは、基板側から順に成膜されたチタン、窒化チタン、アルミニウム及び窒化チタンからなる配線１１２により接続されている。
【０００９】
（第２の従来例）
以下、第２の従来例について図面を参照しながら説明する。
【００１０】
図１９に示すように、第２の従来例に係る半導体装置はスタック型の容量素子を有する半導体装置であって、容量素子１０８のＭＯＳトランジスタ１０１のソース領域１０１ａとの間の電気的な接続を、下部電極１０５及びタングステンからなる導電性プラグ１２１を介して行なう。
【００１１】
さらに、下部電極１０５と導電性プラグ１２１との間には、窒化チタンアルミニウムからなる酸化防止層１２２が設けられている。
【００１２】
このように、第１又は第２の従来例に係る半導体装置には、上部電極１０７と第２の層間絶縁膜１１０との間に設けられ、該第２の層間絶縁膜１１０の上部電極１０７に対する密着性を向上する第２の密着層１０９と、上部電極１０７と配線１１２との間に設けられ、該配線１１２を構成するチタンが容量素子１０８に拡散することを防止するバリア層１１１と、下部電極１０５と導電性プラグ１２１との間に設けられ、該導電性プラグ１２１の酸化を防止する酸化防止層１２２とに、それぞれ窒化チタンが用いられている。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記第１の従来例及び第２の従来例に係る容量素子が強誘電体を容量絶縁膜に持つ半導体装置は、以下のような問題を有している。
【００１４】
すなわち、容量素子１０８を形成した後に、ドライエッチングにより容量絶縁膜１０６が受けるダメージを回復させるための温度が７００℃〜８００℃程度の酸素雰囲気によるアニールと、配線１１２を形成した後に、コンタクト抵抗の安定化及びアルミニウムの腐食を防止するための温度が４５０℃程度の窒素雰囲気によるアニールとによって、第２の密着層１０９、バリア層１１１、酸化防止層１２２を構成する窒化チタンからチタン原子が遊離し、上部電極１０７中又は下部電極１０５中を拡散して容量絶縁膜１０６に達する。この遊離したチタン原子と容量絶縁膜１０６を構成する強誘電体とが反応して、容量絶縁膜１０６の強誘電体特性を劣化させてしまう。
【００１５】
窒化チタンは、金属チタンと比較するとチタン原子の拡散は起こりにくいが、充分に小さいとはいえない。一方、酸化チタンは、チタン原子の拡散は起こりにくいが、導電性を有さないため、配線１１２及び酸化防止層１２２には用いることができない。また、酸化チタンは、チタンを酸化する際に、クラックが発生し易いため、膜厚を十分に大きく設定できないという欠点もある。
【００１６】
金属が遊離するという現象は、窒化チタンに限られず、窒化タンタル、窒化アルミニウム又はその化合物等の導電性を有する金属窒化物において一般的に生じる。
【００１７】
また、導電性酸化物は、結晶が形成されると金属の遊離は起こりにくいものの、形成方法が容易でなく、組成制御が困難であったり、形成時に高温を要したりする。また、その形成時に金属を拡散させてしまうという問題が有る。
【００１８】
本発明は前記従来の問題を解決し、金属酸化物からなる容量絶縁膜を持つ容量素子と界面を持つ配線、密着層又は酸化防止層等の導電性部材に金属窒化物を用いながら、熱処理時に該金属窒化物から発生する金属拡散を抑制して、容量絶縁膜の特性の劣化を防止できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、金属酸化物からなる容量絶縁膜を持つ容量素子との間に界面を持つ金属窒化物からなる導電性部材に、結晶粒界が酸化された多結晶体を用いる構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、基板の上に形成され、下部電極、上部電極及びそれらの間に挟まれた絶縁性の金属酸化物からなる容量絶縁膜を含む容量素子と、下部電極又は上部電極と界面を持つ金属窒化物からなる導電性部材とを備え、導電性部材は多結晶体からなり、該多結晶体の結晶粒界は酸化されている。
【００２１】
本発明の半導体装置によると、容量素子と界面を持つ金属窒化物からなる導電性部材は多結晶体からなり、その結晶粒界は酸化されているため、半導体装置の製造中の熱処理時に、金属窒化物から金属原子が極めて遊離しにくくなる。このため、金属窒化物からなる導電性部材は、その導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。
【００２２】
本発明の半導体装置は、上部電極と電気的に接続される配線をさらに備え、導電性部材が、上部電極と配線との間に設けられ、配線を構成する元素が容量絶縁膜に拡散することを防止するバリア層であることが好ましい。
【００２３】
この場合に、バリア層が配線をも構成していることが好ましい。このように、バリア層と配線とが別体ではなく一体である構成であっても良い。
【００２４】
また、本発明の半導体装置は、容量素子を覆うように形成された層間絶縁膜をさらに備え、導電性部材が、上部電極と層間絶縁膜との間に設けられ、上部電極と層間絶縁膜との間の密着性を向上する密着層であることが好ましい。
【００２５】
また、本発明の半導体装置は、基板と容量素子との間に形成された層間絶縁膜をさらに備え、導電性部材が、層間絶縁膜と下部電極との間に設けられ、層間絶縁膜と下部電極との間の密着性を向上する密着層であることが好ましい。
【００２６】
本発明の半導体装置は、下部電極と電気的に接続される導電性プラグをさらに備え、導電性部材が、導電性プラグと下部電極との間に設けられ、導電性プラグの酸化を防止する酸化防止層であることが好ましい。
【００２７】
この場合に、導電性プラグが、多結晶シリコン又はタングステンを含むことが好ましい。
【００２８】
本発明の半導体装置において、金属窒化物が、チタン、タンタル及びアルミニウムのうちの少なくとも１つを含むことが好ましい。
【００２９】
本発明の半導体装置において、金属酸化物が、ストロンチウム、ビスマス、タンタル及びニオブのうちの少なくとも１つを含む層状構造を有するペロブスカイト型複合酸化物、又は鉛、ジルコニウム及びチタンのうちの少なくとも１つを含むペロブスカイト型複合酸化物であることが好ましい。
【００３０】
本発明の半導体装置において、上部電極及び下部電極のうちの少なくとも一方が、白金又は白金を含む積層膜からなることが好ましい。
【００３１】
本発明に係る第１の半導体装置の製造方法は、基板の上に、下部電極、絶縁性の金属酸化物からなる容量絶縁膜及び上部電極を有する容量素子を形成する第１の工程と、容量素子の上に、上部電極を露出する接続孔を有する層間絶縁膜を形成する第２の工程と、接続孔を含む層間絶縁膜の上に、多結晶の金属窒化物からなる導電性膜を形成する第３の工程と、導電性膜における結晶粒界を選択的に酸化する第４の工程と、導電性膜を該導電性膜の接続孔部分を含むようにパターニングすることにより、上部電極に導電性膜からなるコンタクト部を形成する第５の工程とを備えている。
【００３２】
第１の半導体装置の製造方法によると、多結晶の金属窒化物からなる導電性膜から、上部電極に設けるコンタクト部を形成する工程において、該導電性膜の結晶粒界を選択的に酸化するため、コンタクト部を形成した後の熱処理時に、金属窒化物からなるコンタクト部から金属原子が遊離しにくくなる。その結果、金属窒化物からなるコンタクト部は、その導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。ここで、コンタクト部は、容量素子と他の素子とを電気的に接続する配線の一部であっても良く、また、配線からの金属拡散を防止するバリア層であっても良い。
【００３３】
第１の半導体装置の製造方法において、第４の工程が導電性膜を酸素プラズマにさらすプラズマ処理工程であることが好ましい。このようにすると、コンタクト部を構成する他結晶体の金属窒化物からなる導電性膜における結晶粒界のみを確実に酸化することができる。
【００３４】
また、第１の半導体装置の製造方法において、第４の工程が導電性膜を約４２５℃以下の温度で加熱する熱処理工程であることが好ましい。このようにしても、コンタクト部を構成する導電性膜における結晶粒界のみを確実に酸化することができる。
【００３５】
これらのいずれかの場合に、第３の工程及び第４の工程をこの順に繰り返して行なうことが好ましい。このようにすると、結晶粒界を選択的に酸化しながら、コンタクト部の膜厚を確実に大きくすることができる。
【００３６】
本発明に係る第２の半導体装置の製造方法は、基板の上に、第１の電極形成膜、絶縁性の金属酸化膜、第２の電極形成膜を順次形成する第１の工程と、第２の電極形成膜の上に、多結晶の金属窒化物からなる導電性膜を形成する第２の工程と、導電性膜における結晶粒界を選択的に酸化する第３の工程と、結晶粒界が選択的に酸化された導電性膜の容量素子形成部分から密着層を形成する第４の工程と、第１の電極形成膜から下部電極を形成し、金属酸化膜から容量絶縁膜を形成し、第２の電極形成膜における密着層の下側部分から上部電極を形成することにより、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する第５の工程と、容量素子の上に層間絶縁膜を形成した後、形成した層間絶縁膜に、上部電極を露出する接続孔を密着層が残るように形成する第６の工程と、接続孔を含む層間絶縁膜の上に、配線形成膜を形成する第７の工程とを備えている。
【００３７】
第２の半導体装置の製造方法によると、多結晶の金属窒化物からなる導電性膜から、上部電極の上に設ける密着層を形成する工程において、該導電性膜の結晶粒界を選択的に酸化するため、容量素子を形成した後の熱処理時に、金属窒化物からなる密着層から金属原子が遊離しにくくなる。その結果、金属窒化物からなる密着層は、その導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。
【００３８】
第２の半導体装置の製造方法において、第３の工程が導電性膜を酸素プラズマにさらすプラズマ処理工程であることが好ましい。
【００３９】
また、第２の半導体装置の製造方法において、第３の工程が導電性膜を約４２５℃以下の温度で加熱する熱処理工程であることが好ましい。
【００４０】
これらのいずれかの場合に、第２の工程及び第３の工程をこの順に繰り返して行なうことが好ましい。
【００４１】
本発明に係る第３の半導体装置の製造方法は、基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上に、多結晶の金属窒化物からなる導電性膜を形成する第２の工程と、導電性膜における結晶粒界を選択的に酸化する第３の工程と、結晶粒界が選択的に酸化された導電性膜の上に、第１の電極形成膜、絶縁性の金属酸化膜及び第２の電極形成膜を順次形成する第４の工程と、第１の電極形成膜から下部電極を形成し、金属酸化膜から容量絶縁膜を形成し、第２の電極形成膜から上部電極を形成することにより、下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する第５の工程と、絶縁膜と下部電極との間に、結晶粒界が選択的に酸化された導電性膜から密着層を形成する第６の工程と、容量素子の上に、上部電極を露出する接続孔を有する層間絶縁膜を形成する第７の工程と、接続孔を含む層間絶縁膜の上に、配線形成膜を形成する第８の工程とを備えている。
【００４２】
第３の半導体装置の製造方法によると、多結晶の金属窒化物からなる導電性膜から、絶縁膜と下部電極との間に設ける密着層を形成する工程において、該導電性膜の結晶粒界を選択的に酸化するため、容量素子を形成した後の熱処理時に、金属窒化物からなる密着層から金属原子が遊離しにくくなる。その結果、金属窒化物からなる密着層は、その導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。
【００４３】
第３の半導体装置の製造方法において、第３の工程が導電性膜を酸素プラズマにさらすプラズマ処理工程であることが好ましい。
【００４４】
この場合に、第２の工程及び第３の工程をこの順に繰り返して行なうことが好ましい。
【００４５】
第３の半導体装置の製造方法において、第３の工程が導電性膜を約６００℃以下の温度で加熱する熱処理工程であることが好ましい。
【００４６】
本発明に係る第４の半導体装置の製造方法は、基板の上に接続孔を有する層間絶縁膜を形成した後、接続孔に導電性プラグを形成する第１の工程と、導電性プラグを含む層間絶縁膜の上に、多結晶の金属窒化物からなる導電性膜を形成する第２の工程と、導電性膜における結晶粒界を選択的に酸化する第３の工程と、結晶粒界が選択的に酸化された導電性膜から導電性プラグの酸化防止層を形成する第４の工程と、酸化防止層の上に、下部電極、絶縁性の金属酸化物からなる容量絶縁膜及び上部電極を有する容量素子を形成する第５の工程とを備えている。
【００４７】
第４の半導体装置の製造方法によると、多結晶の金属窒化物からなる導電性膜から、導電性プラグと下部電極との間に設ける酸化防止層を形成する工程において、該導電性膜の結晶粒界を選択的に酸化するため、容量素子を形成した後の熱処理時に、金属窒化物からなる酸化防止層から金属原子が遊離しにくくなる。その結果、金属窒化物からなる酸化防止層は、その導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。
【００４８】
第４の半導体装置の製造方法において、第３の工程が導電性膜を酸素プラズマにさらすプラズマ処理工程であることが好ましい。
【００４９】
この場合に、第２の工程及び第３の工程をこの順に繰り返して行なうことが好ましい。
【００５０】
第４の半導体装置の製造方法において、第３の工程が導電性膜を約６００℃以下の温度で加熱する熱処理工程であることが好ましい。
【００５１】
第４の半導体装置の製造方法において、導電性プラグが多結晶シリコン又はタングステンを含むことが好ましい。
【００５２】
第１〜第４の半導体装置の製造方法において、金属窒化物が、チタン、タンタル及びアルミニウムのうちの少なくとも１つを含むことが好ましい。
【００５３】
第１〜第４の半導体装置の製造方法において、金属酸化物が、ストロンチウム、ビスマス、タンタル及びニオブのうちの少なくとも１つを含む層状構造を有するペロブスカイト型複合酸化物、又は鉛、ジルコニウム及びチタンのうちの少なくとも１つを含むペロブスカイト型複合酸化物であることが好ましい。
【００５４】
第１〜第４の半導体装置の製造方法において、上部電極及び下部電極のうちの少なくとも一方が、白金又は白金を含む積層膜からなることが好ましい。
【００５５】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５６】
図１は本発明の第１の実施形態に係る半導体装置の部分的な断面構成を示している。
【００５７】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０にはＭＯＳトランジスタ１１が形成されており、該ＭＯＳトランジスタ１１及びその側方に形成された酸化シリコン（ＳｉＯ₂ ）からなる素子分離膜１２を含め、ＭＯＳトランジスタ１１を覆うように、厚さが約１０００ｎｍの酸化シリコン（ＳｉＯ₂ ）からなる第１の層間絶縁膜１３が形成されている。
【００５８】
第１の層間絶縁膜１３上における素子分離膜１２の上方の領域には、厚さが約１００ｎｍの酸化チタン（ＴｉＯ₂ ）からなる第１の密着層１４を介して、厚さが約２００ｎｍの白金（Ｐｔ）からなる下部電極１５と、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を構成元素とする厚さが約２００ｎｍの強誘電体からなる容量絶縁膜１６と、厚さが約２００ｎｍの白金（Ｐｔ）からなる上部電極１７とを含む容量素子１８が形成されている。上部電極１７上における第１コンタクト部１７ａを除く周縁部には、厚さが約２０ｎｍの窒化チタン（ＴｉＮ）からなる第２の密着層１９が形成されている。
【００５９】
第１の層間絶縁膜１３上には、容量素子１８を含む全面にわたって厚さが約５００ｎｍの酸化シリコン（ＳｉＯ₂ ）からなる第２の層間絶縁膜２０が形成されている。第２の層間絶縁膜２０には、第１コンタクト部１７ａを形成するための第１コンタクトホール（接続孔）２０ａが形成されており、該第１コンタクトホール２０ａの底面及び側面上には、厚さが約４０ｎｍの窒化チタン（ＴｉＮ）からなるバリア層２１Ｂが形成されている。
【００６０】
また、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳトランジスタ１１のソース領域１１ａの上方部分には、該ソース領域１１ａとの電気的な接続を図る第２コンタクト部１１ｂを形成するための第２コンタクトホール２０ｂが形成されている。
【００６１】
容量素子１８の第１コンタクト部１７ａと、ＭＯＳトランジスタ１１のソース領域１１ａに設けられた第２コンタクト部１１ｂとは、基板側から順次成膜された、厚さが約２０ｎｍのチタン（Ｔｉ）、厚さが約１００ｎｍの窒化チタン（ＴｉＮ）、厚さが約７００ｎｍのアルミニウム（Ａｌ）及び厚さが約４０ｎｍの窒化チタン（ＴｉＮ）からなる配線２２により電気的に接続されている。
【００６２】
第１の実施形態に係るバリア層２１Ｂは、容量素子１８における上部電極１７上の第１コンタクト部１７ａを構成しており、白金からなる上部電極１７と配線２２の下部からのチタン原子の拡散を防止するだけでなく、その上、導電性を有する多結晶体の結晶粒界が酸化されているため、配線２２の製造時における熱処理時に、バリア層２１Ｂからチタン原子が極めて遊離しにくくなる。その結果、窒化チタンからなるバリア層２１Ｂは、その導電性を確保しつつ、チタン原子が上部電極１７を通って強誘電体からなる容量絶縁膜１６に拡散することを防止することができる。
【００６３】
（第１の実施形態の第１の製造方法）
以下、前記のように構成された半導体装置の第１の製造方法について図面を参照しながら説明する。
【００６４】
図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【００６５】
まず、図２（ａ）に示すように、半導体基板１０のトランジスタ形成領域を除く領域に素子分離膜１２をＬＯＣＯＳ法等により形成する。続いて、トランジスタ形成領域に、ゲート電極１１ｃ及びソース領域１１ａを含むＭＯＳトランジスタ１１を形成し、その後、化学気相堆積（ＣＶＤ）法等により、ＭＯＳトランジスタ１１及び素子分離膜１２を含む半導体基板１０の全面に、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３を堆積する。続いて、スパッタ法等により、第１の層間絶縁膜１３の上に、厚さが約５０ｎｍのチタンからなる金属膜を堆積する。続いて、堆積した金属膜を温度が８００℃程度の酸素雰囲気で酸化することにより、金属膜から厚さが約１００ｎｍの酸化チタンからなる第１の密着層形成膜１４Ａを形成する。
【００６６】
次に、図２（ｂ）に示すように、第１の密着層形成膜１４Ａの上に、スパッタ法等により、厚さが約２０ｎｍの白金からなる下部電極１５を堆積する。続いて、ＣＶＤ法等により、下部電極１５の上に、ストロンチウム、ビスマス、タンタル及びニオブからなる有機金属化合物膜を堆積し、温度が８００℃程度の酸素雰囲気で焼結することにより、有機金属化合物膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁膜１６を形成する。続いて、スパッタ法等により、容量絶縁膜１６の上に、厚さが約２００ｎｍの白金からなる上部電極１７及び厚さが約２０ｎｍの窒化チタンからなる第２の密着層１９を順次堆積する。その後、第２の密着層１９、上部電極１７、容量絶縁膜１６、下部電極１５及び第１の密着層形成膜１４Ａに対して順次ドライエッチングによりパターニングを行なうことにより、下部電極１５、容量絶縁膜１６及び上部電極１７からなる容量素子１８を形成する。続いて、第１の密着層形成膜１４Ａから第１の密着層１４をパターニングする。その後、温度が約８００℃の酸素雰囲気でアニールを行なって、容量絶縁膜１６のドライエッチングによるダメージを回復させる。
【００６７】
次に、図２（ｃ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子１８を含む全面にわたって、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に容量素子１８の上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなるバリア層形成膜２１Ａを堆積する。ここで堆積されたバリア層形成膜２１Ａは多結晶である。続いて、バリア層形成膜２１Ａを酸素プラズマに約３分間さらすことにより、バリア層形成膜２１Ａの結晶粒界を選択的に酸化する。このときの酸素プラズマの生成条件は、出力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。
【００６８】
次に、図２（ｄ）に示すように、リソグラフィ法及びエッチング法により、バリア層形成膜２１Ａを、第１コンタクト部１７ａが含まれるようにパターニングすることにより、該バリア層形成膜２１Ａから結晶粒界が酸化されたバリア層２１Ｂを形成する。その後、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるソース領域１１ａを露出する第２コンタクトホール２０ｂを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に、第２コンタクトホール２０ｂの底面及び側面上及びバリア層２１Ｂを含む全面にわたって、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンを順次堆積して、金属膜及び窒化金属膜が積層されてなる配線形成膜を形成する。その後、ドライエッチングにより、少なくとも第１コンタクト部１７ａ及び第２コンタクト部１１ｂを含むように、配線形成膜をパターニングすることにより、該配線形成膜から配線２２を形成する。その後、各コンタクト部１７ａ、１１ｂのコンタクト抵抗の安定化を図ると共に、配線２２を構成するアルミニウムの腐食を防止するため、温度が約４５０℃の窒素雰囲気でアニールを行なう。
【００６９】
次に、図示はしていないが、さらに多層配線構造とするため、配線２２及び第２の層間絶縁膜２０の上に対して、第３の層間絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配線層の形成を繰り返し、最後に窒化シリコンからなる保護（パシベーション）膜を堆積した後、半導体装置と外部との電気的な導通を図るパッド部を形成する。
【００７０】
（第１の実施形態の第２の製造方法）
以下、本発明の第１の実施形態の半導体装置の第２の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法との相違点のみを説明する。
【００７１】
図３は本発明の第１の実施形態に係る半導体装置の第２の製造方法の一工程の断面構成を示している。
【００７２】
図３に示すように、半導体基板１０の第１の層間絶縁膜１３の上に、第１の密着層１４、下部電極１５、容量絶縁膜１６、上部電極１７及び第２の密着層１９を順次堆積し、その後、ドライエッチングによりパターニングして、下部電極１５、容量絶縁膜１６及び上部電極１７からなる容量素子１８を形成する。続いて、ＣＶＤ法により、容量素子１８を含む第１の層間絶縁膜１３の上に、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなるバリア層形成膜２１Ａを堆積する。ここで堆積されたバリア層形成膜２１Ａは多結晶である。続いて、堆積したバリア層形成膜２１Ａに対して、温度が約４００℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、バリア層形成膜２１Ａの結晶粒界を選択的に酸化する。
【００７３】
この後は、第１の製造方法と同様に、バリア層形成膜２１Ａからバリア層２１Ｂをパターニングして形成し、さらに配線２２を形成する。続いて、形成したバリア層２１Ｂ及び配線２２に対して、温度が約４５０℃の窒素雰囲気でアニールを行なう。
【００７４】
以上説明したように、第１の実施形態によると、容量素子１８における上部電極１７の第１コンタクト部１７ａを構成するバリア層２１Ｂに、その結晶粒界が選択的に酸化され且つ導電性を有する多結晶の窒化チタンを用いるため、第１コンタクト部１７ａのコンタクト抵抗の安定化及び配線２２を構成するアルミニウムの腐食防止のために行なう窒素雰囲気による約４５０℃のアニール時に、バリア層２１Ｂからチタン原子が遊離することがない。このため、容量絶縁膜１６を構成する強誘電体の特性の劣化を防止することができる。
【００７５】
第１の製造方法による、結晶粒界が酸素プラズマにより酸化されたバリア層２１Ｂを有する容量素子と、結晶粒界が酸化されていない従来のバリア層を有する容量素子とのそれぞれの耐圧とインプリント特性とを比較したところ、第１の製造方法に係る容量素子は、耐圧が２２Ｖで且つインプリント寿命が１０年であるのに対し、従来の容量素子は、耐圧が１８Ｖで且つインプリント寿命が３年であることを確認している。
【００７６】
また、第２の製造方法による、結晶粒界が約４００℃の熱酸化処理により酸化されたバリア層２１Ｂを有する場合も、第１の製造方法と同様の特性を得ることができる。なお、第２の製造方法の場合には、図４に示した容量素子１８の耐圧と熱処理温度との関係を表わすグラフから分かるように、バリア層形成膜２１Ａにおける結晶粒界が酸化されるよりも前に拡散するチタン原子によって、約４２５℃を超える温度領域では、容量絶縁膜１６を構成する金属酸化物が還元されて容量素子１８の耐圧が劣化する。このため、熱処理温度は約４２５℃以下が好ましく、さらには４００℃程度以下に設定することが好ましい。
【００７７】
また、第１の実施形態においては、結晶粒界が酸化されたバリア層２１Ｂは、上部電極１７の第１コンタクト部１７ａ及びその周辺部にのみ設けたが、配線２２の下地層として、配線２２の構成部材としても良い。
【００７８】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００７９】
図５は本発明の第１の実施形態の一変形例に係る半導体装置の部分的な断面構成を示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８０】
図５に示すように、本変形例は、バリア層２１Ｂが、それぞれの結晶粒界が選択的に酸化され且つ膜厚が共に約４０ｎｍの第１のバリア層２１ａと第２のバリア層２１ｂとから構成されていることを特徴とする。
【００８１】
このように、結晶粒界が選択的に酸化された窒化チタンを積層構造とすることにより、バリア層２１Ｂの膜厚を大きく設定することができる。このバリア層２１Ｂの厚膜化によって、配線２２の下部に位置するチタン原子が、バリア層２１Ｂ中を拡散して容量絶縁膜１６にまで到達することを防止する効果が一層大きくなる。その上、バリア層２１Ｂの厚膜化により、配線２２の第１コンタクト部１７ａにおける信頼性が向上する。
【００８２】
（一変形例の第１の製造方法）
以下、一変形例に係る半導体装置の第１の製造方法について図面を参照しながら説明する。
【００８３】
図６（ａ）及び図６（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【００８４】
図６（ａ）に示すように、半導体基板１０の第１の層間絶縁膜１３の上に、第１の密着層１４、下部電極１５、容量絶縁膜１６、上部電極１７及び第２の密着層１９を順次堆積し、その後、ドライエッチングによりパターニングして、下部電極１５、容量絶縁膜１６及び上部電極１７からなる容量素子１８を形成する。続いて、ＣＶＤ法により、容量素子１８を含む第１の層間絶縁膜１３の上に、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなる第１のバリア層形成膜２１Ｃを堆積する。ここで堆積された第１のバリア層形成膜２１Ｃは多結晶である。続いて、堆積した第１のバリア層形成膜２１Ｃを酸素プラズマに約３分間さらすことにより、第１のバリア層形成膜２１Ｃの結晶粒界を選択的に酸化する。
【００８５】
次に、図６（ｂ）に示すように、スパッタ法等により、第１のバリア層形成膜２１Ｃの上に、厚さが約４０ｎｍの窒化チタンからなる第２のバリア層形成膜２１Ｄを堆積する。ここで堆積された第２のバリア層形成膜２１Ｄも多結晶である。続いて、堆積した第２のバリア層形成膜２１Ｄを酸素プラズマに約３分間さらすことにより、第２のバリア層形成膜２１Ｄの結晶粒界を選択的に酸化する。
【００８６】
ここで、各酸素プラズマの生成条件は、出力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。
【００８７】
この後は、第１の実施形態と同様に、第１のバリア層形成膜２１Ｃ及び第２のバリア層形成膜２１Ｄに対してパターニングを行なって、それぞれ、第１のバリア層２１ａ及び第２のバリア層２１ｂからなるバリア層２１を形成する。続いて、配線２２を形成し、形成したバリア層２１Ｂ及び配線２２に対して、温度が約４５０℃の窒素雰囲気でアニールを行なう。
【００８８】
（一変形例の第２の製造方法）
以下、一変形例に係る半導体装置の第２の製造方法について図面を参照しながら説明する。
【００８９】
図７（ａ）及び図７（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置の第２の製造方法の工程順の断面構成を示している。
【００９０】
図７（ａ）に示すように、半導体基板１０の第１の層間絶縁膜１３の上に、第１の密着層１４、下部電極１５、容量絶縁膜１６、上部電極１７及び第２の密着層１９を順次堆積し、その後、ドライエッチングによりパターニングして、下部電極１５、容量絶縁膜１６及び上部電極１７からなる容量素子１８を形成する。続いて、ＣＶＤ法により、容量素子１８を含む第１の層間絶縁膜１３の上に、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなる第１のバリア層形成膜２１Ｃを堆積する。ここで堆積された第１のバリア層形成膜２１Ｃは多結晶である。続いて、堆積した第１のバリア層形成膜２１Ｃに対して、温度が約４００℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、第１のバリア層形成膜２１Ｃの結晶粒界を選択的に酸化する。
【００９１】
次に、図７（ｂ）に示すように、スパッタ法等により、第１のバリア層形成膜２１Ｃの上に、厚さが約４０ｎｍの窒化チタンからなる第２のバリア層形成膜２１Ｄを堆積する。ここで堆積された第２のバリア層形成膜２１Ｄも多結晶である。続いて、堆積したバリア層形成膜２１Ａに対して、温度が約４００℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、第２のバリア層形成膜２１Ｄの結晶粒界を選択的に酸化する。
【００９２】
この後は、第１の実施形態と同様に、第１のバリア層形成膜２１Ｃ及び第２のバリア層形成膜２１Ｄに対してパターニングを行なって、それぞれ、第１のバリア層２１ａ及び第２のバリア層２１ｂからなるバリア層２１を形成する。続いて、配線２２を形成し、形成したバリア層２１Ｂ及び配線２２に対して、温度が約４５０℃の窒素雰囲気でアニールを行なう。
【００９３】
このように、第１の実施形態の一変形例によると、窒化チタンからなるバリア層２１Ｂを、堆積工程と粒界の酸化工程とをこの順に繰り返すことにより、バリア層２１Ｂの膜厚を大きくしたとしても、窒化チタンの結晶粒界の酸化を確実に行なうことができる。
【００９４】
例えば、容量素子１８における上部電極１７の第１コンタクト部１７ａの上に、第１のバリア層２１ａと第２のバリア層２１ｂとからなる積層されたバリア層２１Ｂを設け、さらに配線２２の下層であるチタン膜の膜厚を２０ｎｍから４０ｎｍに増大することにより、ＭＯＳトランジスタ１１のコンタクト抵抗が約１０％低下することを確認している。
【００９５】
なお、第２の製造方法の熱処理により、バリア層２１Ｂの粒界のみを酸化する場合も同様の特性を得られるが、結晶粒界が酸化されるよりも前に拡散するチタン原子が存在するため、熱処理温度は４００℃程度以下に設定する必要がある。
【００９６】
また、第１の実施形態及びその変形例に係るバリア層２１Ｂに窒化チタンを用いたが、窒化チタンに代えて、窒化タンタル、窒化アルミニウム又は窒化チタンアルミニウム等の導電性窒化膜を用いても良い。
【００９７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９８】
図８は本発明の第２の実施形態に係る半導体装置の部分的な断面構成を示している。
【００９９】
図８に示すように、例えばシリコンからなる半導体基板１０にはＭＯＳトランジスタ１１が形成されており、該ＭＯＳトランジスタ１１及びその側方に形成された酸化シリコンからなる素子分離膜１２を含め、ＭＯＳトランジスタ１１を覆うように、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３が形成されている。
【０１００】
第１の層間絶縁膜１３上における素子分離膜１２の上方の領域には、厚さが約１００ｎｍの酸化チタンからなる第１の密着層１４を介して、厚さが約２００ｎｍの白金からなる下部電極１５と、ストロンチウム、ビスマス、タンタル及びニオブを構成元素とする厚さが約２００ｎｍの強誘電体からなる容量絶縁膜１６と、厚さが約２００ｎｍの白金からなる上部電極１７とを含む容量素子１８が形成されている。上部電極１７上における第１コンタクト部１７ａを除く周縁部には、厚さが約２０ｎｍの窒化チタンからなる第２の密着層１９Ｂが形成されている。
【０１０１】
第１の層間絶縁膜１３上には、容量素子１８を含む全面にわたって厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０が形成されている。
【０１０２】
第２の層間絶縁膜２０には、第１コンタクト部１７ａを形成するための第１コンタクトホール２０ａが形成されており、該第１コンタクトホール２０ａの底面及び側面上には、厚さが約４０ｎｍの窒化チタンからなるバリア層２１が形成されている。
【０１０３】
また、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳトランジスタ１１のソース領域１１ａの上方部分には、該ソース領域１１ａとの電気的な接続を図る第２コンタクト部１１ｂを形成するための第２コンタクトホール２０ｂが形成されている。
【０１０４】
容量素子１８の第１コンタクト部１７ａと、ＭＯＳトランジスタ１１のソース領域１１ａに設けられた第２コンタクト部１１ｂとは、基板側から順次成膜された、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンからなる配線２２により電気的に接続されている。
【０１０５】
第１の実施形態に係る第２の密着層１９Ｂは、容量素子１８における上部電極１７上の第１コンタクト部１７ａの周縁部に設けられており、白金からなる上部電極１７と酸化シリコンからなる第２の層間絶縁膜２０との互いの密着性を向上させるだけでなく、その上、導電性を有する多結晶体の結晶粒界が酸化されているため、容量素子１８及び配線２２の製造時における熱処理時に、第２の密着層１９Ｂからチタン原子が極めて遊離しにくくなる。その結果、窒化チタンからなる第２の密着層１９Ｂは、その導電性を確保しつつ、チタン原子が上部電極１７を通って強誘電体からなる容量絶縁膜１６に拡散することを防止することができる。
【０１０６】
（第２の実施形態の第１の製造方法）
以下、前記のように構成された半導体装置の第１の製造方法について図面を参照しながら説明する。
【０１０７】
図９（ａ）〜図９（ｄ）は本発明の第２の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【０１０８】
まず、図９（ａ）に示すように、半導体基板１０のトランジスタ形成領域を除く領域に素子分離膜１２を形成する。続いて、トランジスタ形成領域に、ゲート電極１１ｃ及びソース領域１１ａを含むＭＯＳトランジスタ１１を形成し、その後、ＣＶＤ法等により、ＭＯＳトランジスタ１１及び素子分離膜１２を含む半導体基板１０の全面に、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３を堆積する。続いて、スパッタ法等により、第１の層間絶縁膜１３の上に、厚さが約５０ｎｍのチタンからなる金属膜を堆積する。続いて、堆積した金属膜を温度が８００℃程度の酸素雰囲気で酸化することにより、金属膜から厚さが約１００ｎｍの酸化チタンからなる第１の密着層形成膜１４Ａを形成する。
【０１０９】
次に、図９（ｂ）に示すように、第１の密着層形成膜１４Ａの上に、スパッタ法等により、厚さが約２０ｎｍの白金からなる下部電極形成膜１５Ａを堆積する。続いて、ＣＶＤ法等により、下部電極形成膜１５Ａの上に、ストロンチウム、ビスマス、タンタル及びニオブからなる有機金属化合物膜を堆積し、温度が８００℃程度の酸素雰囲気で焼結することにより、有機金属化合物膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁膜形成膜１６Ａを形成する。続いて、スパッタ法等により、容量絶縁膜形成膜１６Ａの上に、厚さが約２００ｎｍの白金からなる上部電極形成膜１７Ａ及び厚さが約２０ｎｍの窒化チタンからなる第２の密着層形成膜１９Ａを順次堆積する。ここで堆積された第２の密着層形成膜１９Ａは多結晶である。続いて、第２の密着層形成膜１９Ａを酸素プラズマに約３分間さらすことにより、第２の密着層形成膜１９Ａの結晶粒界を選択的に酸化する。このときの酸素プラズマの生成条件は、出力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。
【０１１０】
次に、図９（ｃ）に示すように、第２の密着層形成膜１９Ａ、上部電極形成膜１７Ａ、容量絶縁膜形成膜１６Ａ、下部電極形成膜１５Ａ及び第１の密着層形成膜１４Ａに対して順次ドライエッチングによりパターニングを行なう。これにより、第１の密着層形成膜１４Ａから第１の密着層１４が形成され、下部電極形成膜１５Ａから下部電極１５が形成され、容量絶縁膜形成膜１６Ａから容量絶縁膜１６が形成され、上部電極形成膜１７Ａから上部電極１７が形成され、これらのうち下部電極１５、容量絶縁膜１６及び上部電極１７から容量素子１８が形成される。その後、温度が約８００℃の酸素雰囲気でアニールを行なって、容量絶縁膜１６のドライエッチングによるダメージを回復させる。
【０１１１】
次に、図９（ｄ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子１８を含む全面にわたって、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に容量素子１８の上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなる導電性膜を堆積した後、堆積した導電性膜を第１コンタクト部１７ａが含まれるようにパターニングすることにより、該導電性膜からバリア層２１を形成する。
【０１１２】
その後は、図８に示したように、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるソース領域１１ａを露出する第２コンタクトホール２０ｂを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に、第２コンタクトホール２０ｂの底面及び側面上及びバリア層２１を含む全面にわたって、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンを順次堆積して、金属膜及び窒化金属膜が積層されてなる配線形成膜を形成する。その後、ドライエッチングにより、少なくとも第１コンタクト部１７ａ及び第２コンタクト部１１ｂを含むように、配線形成膜をパターニングすることにより、該配線形成膜から配線２２を形成する。その後、各コンタクト部１７ａ、１１ｂのコンタクト抵抗の安定化を図ると共に配線２２を構成するアルミニウムの腐食を防止するための、温度が約４５０℃の窒素雰囲気のアニールを行なう。
【０１１３】
続いて、図示はしていないが、第３の層間絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配線層の形成を繰り返し、最後に窒化シリコンからなる保護膜を堆積した後、パッド部を形成する。
【０１１４】
（第２の実施形態の第２の製造方法）
以下、本発明の第２の実施形態の半導体装置の第２の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法との相違点のみを説明する。
【０１１５】
図１０は本発明の第２の実施形態に係る半導体装置の第２の製造方法の一工程の断面構成を示している。
【０１１６】
図１０に示すように、半導体基板１０の第１の密着層形成膜１４Ａの上に、スパッタ法等により、厚さが約２０ｎｍの白金からなる下部電極形成膜１５Ａを堆積する。続いて、ＣＶＤ法等により、下部電極形成膜１５Ａの上に、ストロンチウム、ビスマス、タンタル及びニオブからなる有機金属化合物膜を堆積し、温度が８００℃程度の酸素雰囲気で焼結することにより、有機金属化合物膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁膜形成膜１６Ａを形成する。続いて、スパッタ法等により、容量絶縁膜形成膜１６Ａの上に、厚さが約２００ｎｍの白金からなる上部電極形成膜１７Ａ及び厚さが約２０ｎｍの窒化チタンからなる第２の密着層形成膜１９Ａを順次堆積する。ここでの第２の密着層形成膜１９Ａは多結晶である。続いて、堆積した第２の密着層形成膜１９Ａに対して、温度が約４００℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、第２の密着層形成膜１９Ａの結晶粒界を選択的に酸化する。
【０１１７】
この後は、第１の製造方法と同様に、結晶粒界が酸化された第２の密着層形成膜１９Ａ、上部電極形成膜１７Ａ、容量絶縁膜形成膜１６Ａ、下部電極形成膜１５Ａ及び第１の密着層形成膜１４Ａに対して順次ドライエッチングによるパターニングを行なって、下部電極１５、容量絶縁膜１６及び上部電極１７からなる容量素子１８を形成する。その後、温度が約８００℃の酸素雰囲気でアニールを行なって、容量絶縁膜１６のドライエッチングによるダメージを回復させる。
【０１１８】
続いて、第２の製造方法と同様に、第２の層間絶縁膜２０を堆積し、バリア層２１、第１コンタクト部１７ａ、第２コンタクト部１１ｂ及び配線２２を形成する。
【０１１９】
以上説明したように、第２の実施形態によると、容量素子１８における上部電極１７上の周縁部に設けられた第２の密着層１９Ｂに、その結晶粒界が選択的に酸化され且つ導電性を有する多結晶の窒化チタンを用いるため、容量素子１８を形成する際にドライエッチングにより容量絶縁膜１６が受けるダメージを回復させるために行なう酸素雰囲気による約８００℃のアニール時に、第２の密着層１９Ｂからチタン原子が遊離することがない。このため、容量絶縁膜１６を構成する強誘電体の特性の劣化を防止することができる。
【０１２０】
なお、酸素雰囲気によるアニール時に窒化チタンから拡散するチタン原子はそれ自体が酸化するため、容量絶縁膜１６を構成する強誘電体の特性を劣化させることはない。しかしながら、酸化チタンとして上部電極１７と容量絶縁膜１６との間に残存するため、半導体装置が動作する際の電圧印加時に、容量絶縁膜１６に印加される実質的な電圧が低減する。これにより、抗電圧が増大するため、低電圧動作を行ないにくくなる。
【０１２１】
第１の製造方法による、結晶粒界が酸素プラズマにより酸化された第２の密着層１９Ｂを上部電極１７上に有する容量素子と、結晶粒界が酸化されていない従来の密着層を上部電極上に有する容量素子とのそれぞれの抗電圧を比較したところ、第１の製造方法に係る容量素子は１．８Ｖであるのに対し、従来の容量素子は２．０Ｖであることを確認している。
【０１２２】
また、第２の製造方法による、結晶粒界が約４００℃の熱酸化処理により酸化された第２の密着層１９Ｂを有する場合も、第１の製造方法と同様の特性を得ることができる。なお、第２の製造方法の場合には、図４に示した耐圧と熱処理温度との関係を表わすグラフから分かるように、第２の密着層形成膜１９Ａにおける結晶粒界が酸化されるよりも前に拡散するチタン原子によって、約４２５℃を超える温度領域では、容量素子１８の耐圧が劣化する。このため、熱処理温度は約４２５℃以下が好ましく、さらには４００℃程度以下に設定することが好ましい。
【０１２３】
また、第２の実施形態に係る第２の密着層１９Ｂに窒化チタンを用いたが、窒化チタンに代えて、窒化タンタル、窒化アルミニウム又は窒化チタンアルミニウム等の導電性窒化膜を用いても良い。
【０１２４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１２５】
図１１は本発明の第３の実施形態に係る半導体装置の部分的な断面構成を示している。
【０１２６】
図１１に示すように、例えばシリコンからなる半導体基板１０にはＭＯＳトランジスタ１１が形成されており、該ＭＯＳトランジスタ１１及びその側方に形成された酸化シリコンからなる素子分離膜１２を含め、ＭＯＳトランジスタ１１を覆うように、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３が形成されている。第１の層間絶縁膜１３上における素子分離膜１２の上方の領域には、厚さが約１５０ｎｍの窒化チタンからなる第１の密着層１４Ｂを介して、厚さが約２００ｎｍの白金からなる下部電極１５と、ストロンチウム、ビスマス、タンタル及びニオブを構成元素とする厚さが約２００ｎｍの強誘電体からなる容量絶縁膜１６と、厚さが約２００ｎｍの白金からなる上部電極１７とを含む容量素子１８が形成されている。上部電極１７上における第１コンタクト部１７ａを除く周縁部には、厚さが約２０ｎｍの窒化チタンからなる第２の密着層１９が形成されている。
【０１２７】
第１の層間絶縁膜１３上には、容量素子１８を含む全面にわたって厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０が形成されている。第２の層間絶縁膜２０には、第１コンタクト部１７ａを形成するための第１コンタクトホール２０ａが形成されており、該第１コンタクトホール２０ａの底面及び側面上には、厚さが約４０ｎｍの窒化チタンからなるバリア層２１が形成されている。
【０１２８】
また、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳトランジスタ１１のソース領域１１ａの上方部分には、該ソース領域１１ａとの電気的な接続を図る第２コンタクト部１１ｂを形成するための第２コンタクトホール２０ｂが形成されている。
【０１２９】
容量素子１８の第１コンタクト部１７ａと、ＭＯＳトランジスタ１１のソース領域１１ａに設けられた第２コンタクト部１１ｂとは、基板側から順次成膜された、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンからなる配線２２により電気的に接続されている。
【０１３０】
第３の実施形態に係る第１の密着層１４Ｂは、酸化シリコンからなる第１の層間絶縁膜１３と白金からなる下部電極１５との間に設けられており、層間絶縁膜１３と下部電極１５との互いの密着性を向上させるだけでなく、その上、導電性を有する多結晶体の結晶粒界が酸化されているため、容量素子１８及び配線２２の製造時における熱処理時に、第１の密着層１４Ｂからチタン原子が極めて遊離しにくくなる。その結果、窒化チタンからなる第１の密着層１４Ｂは、その導電性を確保しつつ、チタン原子が下部電極１５を通って強誘電体からなる容量絶縁膜１６に拡散することを防止することができる。
【０１３１】
（第３の実施形態の第１の製造方法）
以下、前記のように構成された半導体装置の第１の製造方法について図面を参照しながら説明する。
【０１３２】
図１２（ａ）〜図１２（ｄ）は本発明の第３の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【０１３３】
まず、図１２（ａ）に示すように、半導体基板１０のトランジスタ形成領域を除く領域に素子分離膜１２を形成する。続いて、トランジスタ形成領域に、ゲート電極１１ｃ及びソース領域１１ａを含むＭＯＳトランジスタ１１を形成し、その後、ＣＶＤ法等により、ＭＯＳトランジスタ１１及び素子分離膜１２を含む半導体基板１０の全面に、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３を堆積する。続いて、ＣＶＤ法等により、第１の層間絶縁膜１３の上に、厚さが約１５０ｎｍの窒化チタンからなる第１の密着層形成膜１４Ａを堆積する。ここで堆積された第１の密着層形成膜１４Ａは多結晶である。続いて、第１の密着層形成膜１４Ａを酸素プラズマに約３分間さらすことにより、第１の密着層形成膜１４Ａの結晶粒界を選択的に酸化する。このときの酸素プラズマの生成条件は、出力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。
【０１３４】
次に、図１２（ｂ）に示すように、結晶粒界が酸化された第１の密着層形成膜１４Ａの上に、スパッタ法等により、厚さが約２０ｎｍの白金からなる下部電極形成膜１５Ａを堆積する。続いて、ＣＶＤ法等により、下部電極形成膜１５Ａの上に、ストロンチウム、ビスマス、タンタル及びニオブからなる有機金属化合物膜を堆積し、温度が８００℃程度の酸素雰囲気で有機金属化合物膜を焼結することにより、有機金属化合物膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁膜形成膜１６Ａを形成する。続いて、スパッタ法等により、容量絶縁膜形成膜１６Ａの上に、厚さが約２００ｎｍの白金からなる上部電極形成膜１７Ａ及び厚さが約２０ｎｍの窒化チタンからなる第２の密着層形成膜１９Ａを順次堆積する。
【０１３５】
次に、図１２（ｃ）に示すように、第２の密着層形成膜１９Ａ、上部電極形成膜１７Ａ、容量絶縁膜形成膜１６Ａ、下部電極形成膜１５Ａ及び第１の密着層形成膜１４Ａに対して順次ドライエッチングによりパターニングを行なう。これにより、第１の密着層形成膜１４Ａから第１の密着層１４Ｂが形成され、下部電極形成膜１５Ａから下部電極１５が形成され、容量絶縁膜形成膜１６Ａから容量絶縁膜１６が形成され、上部電極形成膜１７Ａから上部電極１７が形成され、これらのうち下部電極１５、容量絶縁膜１６及び上部電極１７から容量素子１８が形成される。その後、温度が約８００℃の酸素雰囲気でアニールを行なって、容量絶縁膜１６のドライエッチングによるダメージを回復させる。
【０１３６】
次に、図１２（ｄ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子１８を含む全面にわたって、厚さが約５００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に容量素子１８の上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなる導電性膜を堆積した後、堆積した導電性膜を第１コンタクト部１７ａが含まれるようにパターニングすることにより、該導電性膜からバリア層２１を形成する。
【０１３７】
その後は、図１１に示したように、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳトランジスタ１１のソース領域１１ａを露出する第２コンタクトホール２０ｂを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に、第２コンタクトホール２０ｂの底面及び側面上及びバリア層２１を含む全面にわたって、厚さが約２０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンを順次堆積して、金属膜及び窒化金属膜が積層されてなる配線形成膜を形成する。その後、ドライエッチングにより、少なくとも第１コンタクト部１７ａ及び第２コンタクト部１１ｂを含むように、配線形成膜をパターニングすることにより、該配線形成膜から配線２２を形成する。その後、各コンタクト部１７ａ、１１ｂのコンタクト抵抗の安定化を図ると共に配線２２を構成するアルミニウムの腐食を防止するための、温度が約４５０℃の窒素雰囲気のアニールを行なう。
【０１３８】
続いて、図示はしていないが、第３の層間絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配線層の形成を繰り返し、最後に窒化シリコンからなる保護膜を堆積した後、パッド部を形成する。
【０１３９】
（第３の実施形態の第２の製造方法）
以下、本発明の第３の実施形態の半導体装置の第２の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法との相違点のみを説明する。
【０１４０】
図１３は本発明の第３の実施形態に係る半導体装置の第２の製造方法の一工程の断面構成を示している。
【０１４１】
図１３に示すように、ＣＶＤ法等により、ＭＯＳトランジスタ１１を覆う第１の層間絶縁膜１３の上に、厚さが約１５０ｎｍの窒化チタンからなる第１の密着層形成膜１４Ａを堆積する。ここで堆積された第１の密着層形成膜１４Ａは多結晶である。続いて、堆積した第１の密着層形成膜１４Ａに対して、温度が約５５０℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、第１の密着層形成膜１４Ａの結晶粒界を選択的に酸化する。
【０１４２】
その後は、第１の製造方法と同様に、結晶粒が酸化された第１の密着層形成膜１４Ａの上に、容量素子１８、第２の層間絶縁膜２０、バリア層２１及び配線２２等を形成する。
【０１４３】
以上説明したように、第３の実施形態によると、第１の層間絶縁膜１３と容量素子１８の下部電極１５との間に設けられた第１の密着層１４Ｂに、その結晶粒界が選択的に酸化され且つ導電性を有する多結晶の窒化チタンを用いるため、容量素子１８を形成する際にドライエッチングにより容量絶縁膜１６が受けるダメージを回復させるために行なう酸素雰囲気による約８００℃のアニール時に、第１の密着層１４Ｂからチタン原子が遊離することがない。このため、容量絶縁膜１６を構成する強誘電体の特性の劣化を防止することができる。
【０１４４】
ここで、第３の実施形態に係る第１の密着層１４Ｂは、結晶粒界が酸化された窒化チタンを用いており、第１の実施形態及び第２の実施形態に係る酸化チタンを用いた第１の密着層１４と比較すると、チタン原子の拡散が防止されることは共通であるが、酸化チタンのように膜厚を大きくした場合であっても、層自体にクラックが発生することがない。このため、第１の密着層１４Ｂの膜厚を相対的に大きく設定できるので、容量絶縁膜１６となる強誘電体の焼結時に容量素子１８に加わるストレスを低減させたり、容量素子１８のドライエッチング時のエッチングストッパとして利用することができる。
【０１４５】
なお、第２の製造方法において、第１の密着層形成膜１４Ａにおける結晶粒界を酸化する熱処理温度は、下部電極１５及び容量絶縁膜１６を形成する前工程であるため、第１の実施形態又は第２の実施形態で説明した４２５℃を超えても良い。
【０１４６】
但し、図１４に示す熱処理温度とシート抵抗との関係を表わすグラフから分かるように、熱処理温度が約６５０℃の場合には、窒化チタンが完全に酸化するため、第１の密着層形成膜１４Ａに対する結晶粒界を酸化させる熱処理温度は約６００℃以下に設定することが好ましい。
【０１４７】
また、第３の実施形態に係る第１の密着層１４Ｂに窒化チタンを用いたが、窒化チタンに代えて、窒化タンタル、窒化アルミニウム又は窒化チタンアルミニウム等の導電性窒化膜を用いても良い。
【０１４８】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１４９】
図１５は本発明の第４の実施形態に係る半導体装置の部分的な断面構成を示している。
【０１５０】
図１５に示すように、例えばシリコンからなる半導体基板１０にはＭＯＳトランジスタ１１が形成されており、該ＭＯＳトランジスタ１１及びその側方に形成された酸化シリコンからなる素子分離膜１２を含め、ＭＯＳトランジスタ１１を覆うように、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３が形成されている。
【０１５１】
半導体基板１０におけるＭＯＳトランジスタ１１のゲート長方向側の領域にはソース領域１１ａ及びドレイン領域１１ｄが形成されている。
【０１５２】
第１の層間絶縁膜１３上におけるソース領域１１ａの上方には、厚さが約２００ｎｍの白金からなる下部電極１５と、ストロンチウム、ビスマス、タンタル及びニオブを構成元素とする厚さが約２００ｎｍの強誘電体からなる容量絶縁膜１６と、厚さが約２００ｎｍの白金からなる上部電極１７とを含む容量素子１８が形成されている。上部電極１７上における第１コンタクト部１７ａを除く周縁部には、厚さが約２０ｎｍの窒化チタンからなる密着層１９が形成されている。
【０１５３】
第１の層間絶縁膜１３上には、容量素子１８を含む全面にわたって厚さが約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０が形成されている。第２の層間絶縁膜２０には、第１コンタクト部１７ａを形成するための第１コンタクトホール２０ａが形成されており、該第１コンタクトホール２０ａの底面及び側面上には、厚さが約４０ｎｍの窒化チタンからなるバリア層２１が形成されている。バリア層２１の上には、基板側から順次成膜された、厚さが約５０ｎｍのチタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンからなる第１の配線２２が形成されている。
【０１５４】
容量素子１８の下部電極１５と第１の層間絶縁膜１３との間には、厚さが約１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる酸化防止層３２Ｂが形成されており、下部電極１５は、基板側から順次成膜された、厚さが約１０ｎｍのチタン、厚さが約２０ｎｍの窒化チタン及び厚さが約９７０ｎｍのタングステンからなる第１の導電性プラグ３１と酸化防止層３２Ｂとを介してソース領域１１ａの第２コンタクト部１１ｂと電気的に接続されている。
【０１５５】
また、第１の層間絶縁膜１３上におけるドレイン領域１１ｄの第３コンタクト部１１ｅは、第２の導電性プラグ３３を介して、第２の層間絶縁膜２０の上に形成された第２の配線２３と電気的に接続されている。第２の配線２３は、第１の配線２２と同等の構成を有しており、また、第２の導電性プラグ３３は、基板側から順次成膜された、厚さが約１０ｎｍのチタン、厚さが約２０ｎｍの窒化チタン及び厚さが約１９７０ｎｍのタングステンにより構成されている。
【０１５６】
第４の実施形態に係る酸化防止層３２Ｂは、第１の導電性プラグ３１と白金からなる下部電極１５との間に設けられており、第１の導電性プラグ３１の上部のタングステンの酸化を防止するだけでなく、その上、導電性を有する多結晶体の結晶粒界が酸化されているため、容量素子１８、第１の配線２２及び第２の配線２３の製造時における熱処理時に、酸化防止層３１からチタン原子が極めて遊離しにくくなる。その結果、窒化チタンアルミニウムからなる酸化防止層３１は、その導電性を確保しつつ、チタン原子が下部電極１５を通って強誘電体からなる容量絶縁膜１６に拡散することを防止することができる。
【０１５７】
（第４の実施形態の第１の製造方法）
以下、前記のように構成された半導体装置の第１の製造方法について図面を参照しながら説明する。
【０１５８】
図１６（ａ）〜図１６（ｄ）は本発明の第４の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。
【０１５９】
まず、図１６（ａ）に示すように、半導体基板１０のトランジスタ形成領域及び容量素子形成領域を除く領域に素子分離膜１２を形成する。続いて、トランジスタ形成領域に、ゲート電極１１ｃ、ソース領域１１ａ及びドレイン領域１１ｄを含むＭＯＳトランジスタ１１を形成する。その後、ＣＶＤ法等により、ＭＯＳトランジスタ１１及び素子分離膜１２を含む半導体基板１０の全面に、厚さが約１０００ｎｍの酸化シリコンからなる第１の層間絶縁膜１３を堆積する。続いて、第１の層間絶縁膜１３にソース領域１１ａの第２コンタクト部１１ｂを露出するコンタクトホールを形成し、例えばスパッタ法等により、厚さが約５０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン及び厚さが約１５００ｎｍのタングステンを順次堆積し、化学機械的研磨（ＣＭＰ）法により、第１の層間絶縁膜１３の上に堆積した金属積層膜を除去することにより、ソース領域１１ａの第２コンタクト部１１ｂに第１の導電性プラグ３１を形成する。
【０１６０】
次に、図１６（ｂ）に示すように、ＣＶＤ法等により、第１の層間絶縁膜１３の上に、厚さが約１００ｎｍの窒化チタンアルミニウムからなる酸化防止層形成膜３２Ａを堆積する。ここで堆積された酸化防止層形成膜３２Ａは多結晶である。続いて、酸化防止層形成膜３２Ａを酸素プラズマに約３分間さらすことにより、酸化防止層形成膜３２Ａの結晶粒界を選択的に酸化する。このときの酸素プラズマの生成条件は、出力電力が約１０００Ｗ、圧力が約３Ｐａ、酸素の流量が約５００ｍｌ／ｍｉｎ及び基板温度が約１５０℃である。
【０１６１】
次に、図１６（ｃ）に示すように、リソグラフィ法及びエッチング法により、酸化防止層形成膜３２Ａに対して第１の導電性プラグを含むようにパターニングして、酸化防止層形成膜３２Ａから酸化防止層３２Ｂを形成する。その後、酸化防止層３２Ｂを含む第１の層間絶縁膜１３の上に、スパッタ法等により、厚さが約２００ｎｍの白金からなる電極形成膜を堆積した後、堆積した電極形成膜に対して酸化防止層３２Ｂを含むようにパターニングすることにより、白金からなる下部電極１５を形成する。続いて、ＣＶＤ法等により、下部電極１５を含む第１の層間絶縁膜１３の上に、ストロンチウム、ビスマス、タンタル及びニオブからなる有機金属化合物膜を堆積し、温度が７００℃程度の酸素雰囲気で有機金属化合物膜を焼結することにより、有機金属化合物膜から厚さが約２００ｎｍの強誘電体からなる容量絶縁膜形成膜を形成する。続いて、スパッタ法等により、容量絶縁膜形成膜の上に、厚さが約２００ｎｍの白金からなる電極形成膜及び厚さが約２０ｎｍの窒化チタンからなる密着層形成膜を順次堆積し、容量絶縁膜形成膜、電極形成膜及び密着層形成膜に対して下部電極１５を含むようにドライエッチングによるパターニングを行なう。これにより、容量絶縁膜形成膜から容量絶縁膜１６を形成し、上部電極形成膜から上部電極１７を形成し、密着層形成膜から密着層１９を形成して、下部電極１５、容量絶縁膜１６及び上部電極１７から容量素子１８を形成する。その後、温度が約７００℃の酸素雰囲気でアニールを行なって、容量絶縁膜１６のドライエッチングによるダメージを回復させる。
【０１６２】
次に、図１６（ｄ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜１３の上に容量素子１８を含む全面にわたって、厚さが約１０００ｎｍの酸化シリコンからなる第２の層間絶縁膜２０を堆積する。その後、リソグラフィ法及びエッチング法により、第２の層間絶縁膜２０に容量素子１８の上部電極１７を露出する第１コンタクトホール２０ａを形成する。続いて、スパッタ法等により、第２の層間絶縁膜２０の上に第１コンタクトホール２０ａの底面及び側面上を含む全面にわたって、厚さが約４０ｎｍの窒化チタンからなる導電性膜を堆積した後、堆積した導電性膜を第１コンタクト部１７ａを含むようにパターニングすることにより、該導電性膜からバリア層２１を形成する。
【０１６３】
その後、図１５に示したように、第１の層間絶縁膜１３及び第２の層間絶縁膜２０におけるＭＯＳトランジスタ１１のドレイン領域１１ｄを露出する第３コンタクトホール２０ｃを形成する。続いて、スパッタ法等により、厚さが約５０ｎｍのチタン、厚さが約１００ｎｍの窒化チタン及び厚さが約２５００ｎｍのタングステンを選択的に堆積して、第３コンタクト部１１ｅ上に第２の導電性プラグ３３を形成する。なお、バリア層２１を形成する前に、第２の導電性プラグ３３を形成しても良い。続いて、スパッタ法等により、第２の層間絶縁膜２０の上にバリア層２１及び第２の導電性プラグ３３を覆うように、厚さが約５０ｎｍのチタン、厚さが約７００ｎｍのアルミニウム及び厚さが約４０ｎｍの窒化チタンを順次堆積して、金属膜及び窒化金属膜が積層されてなる配線形成膜を形成する。その後、ドライエッチングにより、バリア層２１及び第２の導電性プラグ３３を含むように配線形成膜をパターニングすることにより、該配線形成膜から第１の配線配線２２及び第２の配線２３を形成する。その後、各コンタクト部１７ａ、１１ｂ、１１ｅのコンタクト抵抗の安定化を図ると共に、各配線２２、２３を構成するアルミニウムの腐食を防止するための、温度が約４５０℃の窒素雰囲気のアニールを行なう。
【０１６４】
続いて、図示はしていないが、第３の層間絶縁膜の堆積、コンタクトの形成、金属膜の堆積及び配線層の形成を繰り返し、最後に窒化シリコンからなる保護膜を堆積した後、パッド部を形成する。
【０１６５】
（第４の実施形態の第２の製造方法）
以下、本発明の第４の実施形態の半導体装置の第２の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法との相違点のみを説明する。
【０１６６】
図１７は本発明の第３の実施形態に係る半導体装置の第２の製造方法の一工程の断面構成を示している。
【０１６７】
図１７に示すように、ＣＶＤ法等により、ＭＯＳトランジスタ１１を覆う第１の層間絶縁膜１３の上に第１の導電性プラグ３１を含むように、厚さが約１５０ｎｍの窒化チタンからなる酸化防止層形成膜３２Ａを堆積する。ここで堆積された酸化防止層形成膜３２Ａは多結晶である。続いて、堆積した酸化防止層形成膜３２Ａに対して、温度が約５５０℃の酸素雰囲気で約３０秒間の急速熱処理（ＲＴＡ）を行なうことにより、酸化防止層形成膜３２Ａの結晶粒界を選択的に酸化する。
【０１６８】
その後は、第１の製造方法と同様に、結晶粒が酸化された酸化防止層形成膜３２Ａの上に、容量素子１８、第２の層間絶縁膜２０、第２の導電性プラグ３３、バリア層２１、第１の配線２２及び第２の配線２３を形成する。
【０１６９】
以上説明したように、第４の実施形態によると、第１の導電性プラグ３１と容量素子１８の下部電極１５との間に設けられた酸化防止層３２Ｂに、その結晶粒界が選択的に酸化され且つ導電性を有する多結晶の窒化チタンアルミニウムを用いるため、容量素子１８を形成する際にドライエッチングにより容量絶縁膜１６が受けるダメージを回復させるために行なう酸素雰囲気による約７００℃のアニール時に、酸化防止層３２Ｂからチタン原子が遊離することがない。このため、容量絶縁膜１６を構成する強誘電体の特性の劣化を防止することができる。
【０１７０】
なお、酸素雰囲気によるアニール時に拡散するチタン原子及びアルミニウム原子はそれ自体が酸化するため、強誘電体の特性を劣化させることはない。しかしながら、酸化チタン又は酸化アルミニウムとして下部電極１５と容量絶縁膜１６との間に残存するため、電圧の印加時に容量絶縁膜１６に加わる実質的な電圧が低減する。これにより、抗電圧が増大するため、低電圧動作を行ないにくくなる。
【０１７１】
第１の製造方法による、結晶粒界が酸素プラズマにより酸化された酸化防止層３２Ｂを有する容量素子と、結晶粒界が酸化されていない従来の酸化防止層を有する容量素子とのそれぞれの抗電圧を比較したところ、第１の製造方法に係る容量素子は１．８Ｖであるのに対し、従来の容量素子は２．０Ｖであることを確認している。
【０１７２】
また、第２の製造方法において、酸化防止層形成膜３２Ａにおける結晶粒界を酸化する熱処理温度は、下部電極１５及び容量絶縁膜１６がを形成する前工程であるため、第１又は第２の実施形態に示した約４２５℃を超えても良い。
【０１７３】
但し、熱処理温度が約６５０℃の場合には、窒化チタンが完全に酸化するため、酸化防止層形成膜１４Ａに対する結晶粒界の酸化のための熱処理温度は約６００℃以下に設定することが好ましい。
【０１７４】
なお、第４の実施形態に係る酸化防止層３２Ｂに窒化チタンアルミニウムを用いたが、これに限られず、窒化チタン、窒化アルミニウム又は窒化タンタル等の導電性窒化膜を用いても同様の効果を得ることができる。
【０１７５】
また、第１〜第４の各実施形態において、容量絶縁膜１６に用いる強誘電体には、ストロンチウム、ビスマス、タンタル及びニオブのうちの少なくとも１つを含む層状構造を有するペロブスカイト型複合酸化物、又は鉛、ジルコニウム及びチタンのうちの少なくとも１つを含むペロブスカイト型複合酸化物であることが好ましい。
【０１７６】
また、容量素子１８の下部電極１５及び上部電極の材料として白金の単層膜を用いたが、白金を含む積層膜を用いても良い。さらには、白金に代えて、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ₂ ）、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ₂ ）からなる単層膜又はこれらのうちの少なくとも１つを含む積層膜を用いてもよい。
【０１７７】
また、第１の導電性プラグ３１及び第２の導電性プラグは３３は、下層から、チタン、窒化チタン及びタングステンの積層体により構成したが、タングステンを含む構成であれば良く、チタン及び窒化チタンは必ずしも必要ではない。また、タングステンに限られず、多結晶シリコンを用いてもよい。
【０１７８】
また、第１の実施形態においてはバリア層２１Ｂを、第２の実施形態においては第２の密着層１９Ｂを、第３の実施形態においては第１の密着層１４Ｂを、第４の実施形態においては酸化防止層３２Ｂを、それぞれ結晶粒界が選択的に酸化された導電性膜としたが、これらのうちの少なくとも２つを組み合わせると、容量絶縁膜１６の特性劣化を防止する効果が大きくなることはいうまでもない。
【０１７９】
また、第１の実施形態の一変形例においては、結晶粒界が選択的に酸化されたバリア層２１Ｂを積層構造としたが、他の実施形態においても、結晶粒界が選択的に酸化された導電性膜をそれぞれ積層構造としても良い。
【０１８０】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、容量素子の電極と界面を持つ金属窒化物からなる導電性部材は、多結晶体で且つその結晶粒界が酸化されているため、導電性を確保しながら金属原子の容量絶縁膜への拡散を防止することができる。その結果、混載されるトランジスタ素子等とのコンタクト抵抗が低下するため、高信頼性を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す一工程の構成断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の第２の製造方法における容量素子の耐圧の熱処理温度依存性を示すグラフである。
【図５】本発明の第１の実施形態の一変形例に係る半導体装置を示す部分的な構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体装置の第２の製造方法を示す工程順の構成断面図である。
【図８】本発明の第２の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の第２の製造方法を示す一工程の構成断面図である。
【図１１】本発明の第３の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の第２の製造方法を示す一工程の構成断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の第２の製造方法における窒化チタン膜のシート抵抗の熱処理温度依存性を示すグラフである。
【図１５】本発明の第４の実施形態に係る半導体装置を示す部分的な構成断面図である。
【図１６】（ａ）〜（ｄ）は本発明の第４の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。
【図１７】本発明の第４の実施形態に係る半導体装置の第２の製造方法を示す一工程の構成断面図である。
【図１８】第１の従来例に係るプレーナ型の容量素子を有する半導体装置を示す部分的な構成断面図である。
【図１９】第２の従来例に係るスタック型の容量素子を有する半導体装置を示す部分的な構成断面図である。
【符号の説明】
１０ 半導体基板
１１ ＭＯＳトランジスタ
１１ａ ソース領域
１１ｂ 第２コンタクト部
１１ｃ ゲート電極
１１ｄ ドレイン領域
１１ｅ 第３コンタクト部
１２ 素子分離膜
１３ 第１の層間絶縁膜
１４ 第１の密着層
１４Ａ 第１の密着層形成膜
１４Ｂ 第１の密着層
１５ 下部電極
１５Ａ 下部電極形成膜（第１の電極形成膜）
１６ 容量絶縁膜
１７ 上部電極（第２の電極形成膜）
１７ａ 第１コンタクト部
１８ 容量素子
１９ （第２の）密着層
１９Ａ 第２の密着層形成膜
１９Ｂ 第２の密着層
２０ 第２の層間絶縁膜
２０ａ 第１コンタクトホール（接続孔）
２０ｂ 第２コンタクトホール
２１ バリア層
２１Ａ バリア層形成膜
２１Ｂ バリア層
２１Ｃ 第１のバリア層形成膜
２１Ｄ 第２のバリア層形成膜
２１ａ 第１のバリア層
２１ｂ 第２のバリア層
２２ （第１の）配線
２３ 第２の配線
３１ 第１の導電性プラグ
３２Ａ 酸化防止層形成膜
３２Ｂ 酸化防止層
３３ 第２の導電性プラグ

Claims (34)

1. 基板の上に形成され、下部電極、上部電極及びそれらの間に挟まれた絶縁性の金属酸化物からなる容量絶縁膜を含む容量素子と、
   前記上部電極と界面を持つ金属窒化物からなる第１の導電性部材と、
   前記容量素子を覆うように形成された層間絶縁膜とを備え、
   前記第１の導電性部材は多結晶体からなり、該多結晶体の結晶粒界は酸化されており、
   前記第１の導電性部材は、前記上部電極と前記層間絶縁膜との間に設けられ、前記上部電極と前記層間絶縁膜との間の密着性を向上する密着層であることを特徴とする半導体装置。
2. 基板の上に形成され、下部電極、上部電極及びそれらの間に挟まれた絶縁性の金属酸化物からなる容量絶縁膜を含む容量素子と、
   前記下部電極と界面を持つ金属窒化物からなる第１の導電性部材と、
   前記基板と前記容量素子との間に形成された層間絶縁膜とを備え、
   前記第１の導電性部材は多結晶体からなり、該多結晶体の結晶粒界は酸化されており、
   前記第１の導電性部材は、前記層間絶縁膜と前記下部電極との間に設けられ、前記層間絶縁膜と前記下部電極との間の密着性を向上する密着層であることを特徴とする半導体装置。
3. 前記上部電極と電気的に接続される配線と、
   前記上部電極と界面を持つ金属窒化物からなる第２の導電性部材とをさらに備え、
   前記第２の導電性部材は多結晶体からなり、該多結晶体の結晶粒界は酸化されており、
   前記第２の導電性部材は、前記上部電極と前記配線との間に設けられ、前記配線を構成する元素が前記容量絶縁膜に拡散することを防止するバリア層であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記バリア層は前記配線をも構成していることを特徴とする請求項３に記載の半導体装置。
5. 前記下部電極と電気的に接続される導電性プラグと、
   前記下部電極と界面を持つ金属窒化物からなる第３の導電性部材とをさらに備え、
   前記第３の導電性部材は多結晶体からなり、該多結晶体の結晶粒界は酸化されており、
   前記第３の導電性部材は、前記導電性プラグと前記下部電極との間に設けられ、前記導電性プラグの酸化を防止する酸化防止層であることを特徴とする請求項１に記載の半導体装置。
6. 前記下部電極と電気的に接続される導電性プラグをさらに備え、
   前記第１の導電性部材は、前記導電性プラグと前記下部電極との間に設けられ、前記導電性プラグの酸化を防止する酸化防止層を兼ねることを特徴とする請求項２に記載の半導体装置。
7. 前記導電性プラグは、多結晶シリコン又はタングステンを含むことを特徴とする請求項５又は６に記載の半導体装置。
8. 前記金属窒化物は、チタン、タンタル及びアルミニウムのうちの少なくとも１つを含むことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
9. 前記金属酸化物は、ストロンチウム、ビスマス、タンタル及びニオブのうちの少なくとも１つを含む層状構造を有するペロブスカイト型複合酸化物、又は鉛、ジルコニウム及びチタンのうちの少なくとも１つを含むペロブスカイト型複合酸化物であることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
10. 前記上部電極及び下部電極のうちの少なくとも一方は、白金又は白金を含む積層膜からなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
11. 基板の上に、第１の電極形成膜、絶縁性の金属酸化膜、第２の電極形成膜を順次形成する第１の工程と、
    前記第２の電極形成膜の上に、多結晶の金属窒化物からなる第１の導電性膜を形成する第２の工程と、
    前記第１の導電性膜における結晶粒界を選択的に酸化する第３の工程と、
    結晶粒界が選択的に酸化された前記第１の導電性膜の容量素子形成部分から密着層を形成する第４の工程と、
    前記第１の電極形成膜から下部電極を形成し、前記金属酸化膜から容量絶縁膜を形成し、前記第２の電極形成膜における前記密着層の下側部分から上部電極を形成することにより、前記下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する第５の工程と、
    前記容量素子の上に層間絶縁膜を形成した後、形成した層間絶縁膜に、前記上部電極を露出する接続孔を前記密着層が残るように形成する第６の工程と、
    前記接続孔を含む前記層間絶縁膜の上に、配線形成膜を形成する第７の工程とを備えていることを特徴とする半導体装置の製造方法。
12. 前記第３の工程は、前記第１の導電性膜を酸素プラズマにさらすプラズマ処理工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第３の工程は、前記第１の導電性膜を４２５℃以下の温度の酸素雰囲気で加熱する熱処理工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 前記第２の工程及び前記第３の工程は、この順に繰り返して行なうことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
15. 前記第６の工程と前記第７の工程との間に、
    前記接続孔を含む前記層間絶縁膜の上に、多結晶の金属窒化物からなる第２の導電性膜を形成する第８の工程と、
    前記第２の導電性膜における結晶粒界を選択的に酸化する第９の工程と、
    前記第２の導電性膜を、該導電性膜の接続孔部分を含むようにパターニングすることにより、前記上部電極に前記第２の導電性膜からなるコンタクト部を形成する第１０の工程とを備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
16. 前記第９の工程は、前記第２の導電性膜を酸素プラズマにさらすプラズマ処理工程であることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記第９の工程は、前記第２の導電性膜を４２５℃以下の温度の酸素雰囲気で加熱する熱処理工程であることを特徴とする請求項１５に記載の半導体装置の製造方法。
18. 前記第８の工程及び前記第９の工程は、この順に繰り返して行なうことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記第１の工程よりも前に、
    前記基板の上に接続孔を有する絶縁膜を形成した後、前記接続孔に導電性プラグを形成する第８の工程と、
    前記導電性プラグを含む前記絶縁膜の上に、多結晶の金属窒化物からなる第３の導電性膜を形成する第９の工程と、
    前記第３の導電性膜における結晶粒界を選択的に酸化する第１０の工程と、
    結晶粒界が選択的に酸化された前記第３の導電性膜から前記導電性プラグの酸化防止層を形成する第１１の工程とを備え、
    前記第１の工程では、
    前記酸化防止層を含む前記絶縁膜の上に、前記第１の電極形成膜、絶縁性の金属酸化膜、第２の電極形成膜を順次形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
20. 前記第１０の工程は、前記第３の導電性膜を酸素プラズマにさらすプラズマ処理工程であることを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記第１０の工程は、前記第３の導電性膜を６００℃以下の温度の酸素雰囲気で加熱する熱処理工程であることを特徴とする請求項１９に記載の半導体装置の製造方法。
22. 前記第９の工程及び前記第１０の工程は、この順に繰り返して行なうことを特徴とする請求項２０又は２１に記載の半導体装置の製造方法。
23. 前記導電性プラグは、多結晶シリコン又はタングステンを含むことを特徴とする請求項１９〜２２のうちのいずれか１項に記載の半導体装置の製造方法。
24. 基板の上に絶縁膜を形成する第１の工程と、
    前記絶縁膜の上に、多結晶の金属窒化物からなる第１の導電性膜を形成する第２の工程と、
    前記第１の導電性膜における結晶粒界を選択的に酸化する第３の工程と、
    結晶粒界が選択的に酸化された前記第１の導電性膜の上に、第１の電極形成膜、絶縁性の金属酸化膜及び第２の電極形成膜を順次形成する第４の工程と、
    前記第１の電極形成膜から下部電極を形成し、前記金属酸化膜から容量絶縁膜を形成し、前記第２の電極形成膜から上部電極を形成することにより、前記下部電極、容量絶縁膜及び上部電極からなる容量素子を形成する第５の工程と、
    前記絶縁膜と前記下部電極との間に、結晶粒界が選択的に酸化された前記第１の導電性膜から密着層を形成する第６の工程と、
    前記容量素子の上に、前記上部電極を露出する接続孔を有する層間絶縁膜を形成する第７の工程と、
    前記接続孔を含む前記層間絶縁膜の上に、配線形成膜を形成する第８の工程とを備えていることを特徴とする半導体装置の製造方法。
25. 前記第３の工程は、前記第１の導電性膜を酸素プラズマにさらすプラズマ処理工程であることを特徴とする請求項２４に記載の半導体装置の製造方法。
26. 前記第３の工程は、前記第１の導電性膜を６００℃以下の温度の酸素雰囲気で加熱する熱処理工程であることを特徴とする請求項２４に記載の半導体装置の製造方法。
27. 前記第２の工程及び前記第３の工程は、この順に繰り返して行なうことを特徴とする請求項２５又は２６に記載の半導体装置の製造方法。
28. 前記第７の工程と前記第８の工程との間に、
    前記接続孔を含む前記層間絶縁膜の上に、多結晶の金属窒化物からなる第２の導電性膜を形成する第９の工程と、
    前記第２の導電性膜における結晶粒界を選択的に酸化する第１０の工程と、
    前記第２の導電性膜を、該導電性膜の接続孔部分を含むようにパターニングすることにより、前記上部電極に前記第２の導電性膜からなるコンタクト部を形成する第１１の工程とを備えていることを特徴とする請求項２４に記載の半導体装置の製造方法。
29. 前記第１０の工程は、前記第２の導電性膜を酸素プラズマにさらすプラズマ処理工程であることを特徴とする請求項２８に記載の半導体装置の製造方法。
30. 前記第１０の工程は、前記第２の導電性膜を４２５℃以下の温度の酸素雰囲気で加熱する熱処理工程であることを特徴とする請求項２８に記載の半導体装置の製造方法。
31. 前記第９の工程及び前記第１０の工程は、この順に繰り返して行なうことを特徴とする請求項２９又は３０に記載の半導体装置の製造方法。
32. 前記金属窒化物は、チタン、タンタル及びアルミニウムのうちの少なくとも１つを含むことを特徴とする請求項１１〜３１のうちのいずれか１項に記載の半導体装置の製造方法。
33. 前記金属酸化物は、ストロンチウム、ビスマス、タンタル及びニオブのうちの少なくとも１つを含む層状構造を有するペロブスカイト型複合酸化物、又は鉛、ジルコニウム及びチタンのうちの少なくとも１つを含むペロブスカイト型複合酸化物であることを特徴とする請求項１１〜３１のうちのいずれか１項に記載の半導体装置の製造方法。
34. 前記上部電極及び下部電極のうちの少なくとも一方は、白金又は白金を含む積層膜からなることを特徴とする請求項１１〜３１のうちのいずれか１項に記載の半導体装置の製造方法。

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