JP4797717B2 - 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 - Google Patents
強誘電体メモリ装置、強誘電体メモリ装置の製造方法 Download PDFInfo
- Publication number
- JP4797717B2 JP4797717B2 JP2006069095A JP2006069095A JP4797717B2 JP 4797717 B2 JP4797717 B2 JP 4797717B2 JP 2006069095 A JP2006069095 A JP 2006069095A JP 2006069095 A JP2006069095 A JP 2006069095A JP 4797717 B2 JP4797717 B2 JP 4797717B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- electrode
- orientation
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
図1は、本発明に係る強誘電体メモリ装置100の一実施の形態を模式的に示す断面図である。図1に示すように、強誘電体メモリ装置100は、半導体基板10の上方に、強誘電体キャパシタ30と、プラグ20と、配線44と、配線強誘電体キャパシタ30のスイッチングトランジスタ18とを含んで構成されている。なお、本実施形態においては、1T/1C型のメモリセルについて説明するが、本発明が適用されるのは1T/1C型のメモリセルに限定されない。
なかでも、強誘電体層34の材料としてはPZTが好ましく、この場合、素子の信頼性の観点から、第1電極32はイリジウムであるのがより好ましい。
下地層41の膜厚が5nm未満であると、成膜が困難となる場合がある他、上記配向制御機能が十分に発現され難くなる場合があり、一方、50nmを超えると、形成する配線44の特性低下に繋がる場合もある。
また、配線主体層42の膜厚が50nm未満であると配線44として抵抗が大きくなってしまう場合があり、
次に、図1に示した強誘電体メモリ装置100の製造方法の一例について、図面を参照して説明する。図3(a)〜図3(d)、図4(a)〜図4(d)、および図5(a)〜図5(b)は、それぞれ図1の強誘電体メモリ装置100の一製造工程を模式的に示す断面図である。なお、図3〜図5においては、図1の強誘電体メモリ装置100のうち一部構成を省略する場合があり、省略した構成の詳細は図1を参照するものとする。
まず、配線44を形成する工程において、(111)面方位に配向を有する窒化チタンからなる下地層41(第1配線層)を形成した後、当該下地層41上に窒化チタンアルミニウムを成膜することで、当該窒化チタンアルミニウムが下地層41の結晶構造を反映して(111)面方位に配向性を具備することとなり、結晶配向性に優れた配線44を形成することが可能となる。このように結晶配向性に優れた配線44を形成すれば、窒化チタンアルミニウムにおいて窒素の含有量を大きくして配線44を十分に窒化した場合にも、抵抗値の増大を抑制することができるようになる。また、このように窒素の含有量を大きくして十分に窒化できるため、配線44(配線主体層42)の構成元素のAlが遊離して強誘電体キャパシタ30へ拡散することを防止でき、また当該配線44の耐酸化性が弱くなることを防止でき、さらに当該配線44に対して水素バリア性能を具備させることができるようになる。その結果、信頼性の高い強誘電体メモリ装置100を提供することが可能となる。
Claims (6)
- 基板上に、第1電極と強誘電体層と第2電極とを前記基板側からこの順に積層してなる強誘電体キャパシタを備えた強誘電体メモリ装置であって、
前記第2電極に接続される配線は、前記第2電極側から順に、(111)面方位に配向を有する窒化チタンからなる第1配線層と、当該第1配線層を配向制御の下地層として前記第1配線層上に形成され、(111)面方位に配向を有する窒化チタンアルミニウムからなる第2配線層と、を含み、
前記第2配線層を構成する窒化チタンアルミニウムは、Ti(1−x)AlxNy(0<x≦0.3、0.5≦y≦1.5)を満たすことを特徴とする強誘電体メモリ装置。 - 前記強誘電体キャパシタ上に形成された層間絶縁膜と、前記層間絶縁膜を厚さ方向に貫通して前記第2電極に達するコンタクトホールとを有し、
前記配線が、前記コンタクトホール内を含む前記層間絶縁膜上に形成され、前記第2電極と接続されていることを特徴とする請求項1に記載の強誘電体メモリ装置。 - 前記配線が、平面視において前記強誘電体キャパシタを覆うように前記強誘電体キャパシタ上に形成されていることを特徴とする請求項1又は2に記載の強誘電体メモリ装置。
- 基板上に、第1電極と第2電極との間に強誘電体層を有してなる強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを含む基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に対して、前記第2電極まで開口するコンタクトホールを形成する工程と、
前記コンタクトホール内を含む層間絶縁膜上に、(111)面方位に配向を有する窒化チタンからなる第1配線層を形成する工程と、
前記第1配線層を配向制御の下地層として用い、前記第1配線層上に、Ti(1−x)AlxNy(0<x≦0.3、0.5≦y≦1.5)なる組成を有するとともに(111)面方位に配向を有する窒化チタンアルミニウムからなる第2配線層を形成する工程と、
を含むことを特徴とする強誘電体メモリ装置の製造方法。 - 前記第1配線層を形成する工程は、前記コンタクトホール内を含む層間絶縁膜上にチタン層を形成する工程と、前記チタン層を窒化処理して窒化チタン層とする工程と、を含むことを特徴とする請求項4に記載の強誘電体メモリ装置の製造方法。
- 前記第1配線層を形成する工程は、前記コンタクトホール内を含む層間絶縁膜上に対してアンモニアプラズマ処理を施す工程を含むことを特徴とする請求項4又は5に記載の強誘電体メモリ装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006069095A JP4797717B2 (ja) | 2006-03-14 | 2006-03-14 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
US11/685,360 US7781813B2 (en) | 2006-03-14 | 2007-03-13 | Ferroelectric memory device and method for manufacturing ferroelectric memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006069095A JP4797717B2 (ja) | 2006-03-14 | 2006-03-14 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007250631A JP2007250631A (ja) | 2007-09-27 |
JP4797717B2 true JP4797717B2 (ja) | 2011-10-19 |
Family
ID=38516891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006069095A Expired - Fee Related JP4797717B2 (ja) | 2006-03-14 | 2006-03-14 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7781813B2 (ja) |
JP (1) | JP4797717B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5323278A (en) * | 1992-09-17 | 1994-06-21 | International Business Machines Corporation | Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications |
US9231206B2 (en) | 2013-09-13 | 2016-01-05 | Micron Technology, Inc. | Methods of forming a ferroelectric memory cell |
US10242989B2 (en) | 2014-05-20 | 2019-03-26 | Micron Technology, Inc. | Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods |
US9460770B1 (en) | 2015-09-01 | 2016-10-04 | Micron Technology, Inc. | Methods of operating ferroelectric memory cells, and related ferroelectric memory cells |
US10319426B2 (en) | 2017-05-09 | 2019-06-11 | Micron Technology, Inc. | Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5242860A (en) * | 1991-07-24 | 1993-09-07 | Applied Materials, Inc. | Method for the formation of tin barrier layer with preferential (111) crystallographic orientation |
JP3328359B2 (ja) * | 1993-03-26 | 2002-09-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP3395299B2 (ja) * | 1993-11-08 | 2003-04-07 | ソニー株式会社 | 半導体装置の配線構造及び配線形成方法 |
JPH1041383A (ja) * | 1996-05-21 | 1998-02-13 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法及び成膜装置 |
US6204525B1 (en) * | 1997-09-22 | 2001-03-20 | Murata Manufacturing Co., Ltd. | Ferroelectric thin film device and method of producing the same |
JPH11150240A (ja) | 1997-11-19 | 1999-06-02 | Fujitsu Ltd | 半導体装置 |
JPH11222665A (ja) * | 1998-01-30 | 1999-08-17 | Nachi Fujikoshi Corp | 強靱性複合多層被覆工具 |
KR100292819B1 (ko) * | 1998-07-07 | 2001-09-17 | 윤종용 | 커패시터및그의제조방법 |
JP3435633B2 (ja) * | 1999-09-13 | 2003-08-11 | 株式会社村田製作所 | 薄膜積層体、薄膜キャパシタ、およびその製造方法 |
US6635528B2 (en) * | 1999-12-22 | 2003-10-21 | Texas Instruments Incorporated | Method of planarizing a conductive plug situated under a ferroelectric capacitor |
JP3833887B2 (ja) * | 2000-10-30 | 2006-10-18 | 株式会社東芝 | 強誘電体メモリ及びその製造方法 |
JP2002252336A (ja) * | 2001-02-26 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US7358578B2 (en) * | 2001-05-22 | 2008-04-15 | Renesas Technology Corporation | Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring |
US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
JP3961399B2 (ja) * | 2002-10-30 | 2007-08-22 | 富士通株式会社 | 半導体装置の製造方法 |
JP4617227B2 (ja) * | 2005-09-01 | 2011-01-19 | 富士通セミコンダクター株式会社 | 強誘電体メモリ装置およびその製造方法 |
JP4884104B2 (ja) * | 2006-06-29 | 2012-02-29 | 富士通セミコンダクター株式会社 | キャパシタを含む半導体装置及びその製造方法 |
-
2006
- 2006-03-14 JP JP2006069095A patent/JP4797717B2/ja not_active Expired - Fee Related
-
2007
- 2007-03-13 US US11/685,360 patent/US7781813B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070215923A1 (en) | 2007-09-20 |
US7781813B2 (en) | 2010-08-24 |
JP2007250631A (ja) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4535076B2 (ja) | 強誘電体キャパシタとその製造方法 | |
JP4320679B2 (ja) | 強誘電体メモリ装置の製造方法 | |
WO2006134664A1 (ja) | 半導体装置及びその製造方法 | |
JP4600322B2 (ja) | 強誘電体メモリ装置の製造方法 | |
WO2006134663A1 (ja) | 半導体装置及びその製造方法 | |
JP4797717B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
US7407862B2 (en) | Method for manufacturing ferroelectric memory device | |
JP5010121B2 (ja) | 半導体装置の製造方法 | |
JP4605056B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4928098B2 (ja) | 強誘電体キャパシタの製造方法 | |
JP4671039B2 (ja) | 半導体装置の製造方法 | |
JP4761031B2 (ja) | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 | |
JP4730541B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4613857B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
JP2008205114A (ja) | 強誘電体メモリ装置の製造方法 | |
JP4954614B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4802780B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
JP4802781B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP2006024748A (ja) | 強誘電体キャパシタをもつ半導体装置及びその製造方法 | |
JP2009071141A (ja) | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 | |
JP4816916B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4858685B2 (ja) | 強誘電体メモリおよびその製造方法 | |
US20070063239A1 (en) | Semiconductor device | |
JP2008227215A (ja) | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 | |
JP2007258549A (ja) | 強誘電体メモリおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101018 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101019 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110718 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |