JP4730541B2 - 強誘電体メモリおよびその製造方法 - Google Patents
強誘電体メモリおよびその製造方法 Download PDFInfo
- Publication number
- JP4730541B2 JP4730541B2 JP2006071291A JP2006071291A JP4730541B2 JP 4730541 B2 JP4730541 B2 JP 4730541B2 JP 2006071291 A JP2006071291 A JP 2006071291A JP 2006071291 A JP2006071291 A JP 2006071291A JP 4730541 B2 JP4730541 B2 JP 4730541B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- orientation
- titanium
- ferroelectric
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
上記の本発明にかかる強誘電体メモリのひとつの製造方法において、前記第1の配向制御膜は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、前記第1バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物である。
上記の本発明にかかる強誘電体メモリのひとつの製造方法において、前記第1の配向制御層は、第2の配向制御層と、第2バリア層と、を有し、前記工程(c)は、前記第2の配向制御層を形成する工程と、前記第2の配向制御層上に前記第2バリア層を形成する工程と、を含み、前記第2の配向制御層は、チタンの窒化物またはチタンおよびアルミニウムの窒化物を含み、前記第2バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であり、前記第2の配向制御層よりも厚く形成される。
本発明にかかる強誘電体メモリのひとつは、基板と、前記基板上に設けられた絶縁層と、前記絶縁層を貫通するコンタクトホールと、前記コンタクトホールの側面、前記コンタクトホールの底面、および前記絶縁層上に設けられた第1の配向制御層と、前記コンタクトホール内の前記第1の配向制御層の内側に設けられた導電層と、前記絶縁層上の前記第1の配向制御層上、および前記導電層上に設けられた第1バリア層と、前記第1バリア層上に設けられた第1電極と、前記第1電極上に設けられた強誘電体層と、前記強誘電体層上に設けられた第2電極と、を含み、前記第1の配向制御層の高さと前記導電層の高さとが同じであり、前記第1のバリア層における結晶の配向性、前記第1電極における結晶の配向性、および前記強誘電体層における結晶の配向性が同じである。
上記の本発明にかかる強誘電体メモリのひとつは、前記第1の配向制御層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、前記第1バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物である。
上記の本発明にかかる強誘電体メモリのひとつは、前記第1の配向制御層は、第2の配向制御層と、前記第2の配向制御層上に設けられた第2バリア層と、を含み、前記第2の配向制御層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、前記第2バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であり、前記第2バリア層の厚さは、少なくとも前記コンタクトホール内において、前記第2の配向制御層の厚さよりも厚い。
本発明にかかる強誘電体メモリの製造方法は、
(a)絶縁層を形成する工程と、
(b)前記絶縁層を貫通するコンタクトホールを設ける工程と、
(c)前記コンタクトホールの側面および底面と、前記絶縁層の上方に配向制御層を形成する工程と、
(d)前記配向制御層の上方に導電層を成膜する工程と、
(e)前記絶縁層の上方において前記配向制御層が露出するように、前記導電層を研磨する工程と、
(f)前記配向制御層の上方に第1電極を形成する工程と、
(g)前記第1電極の上方に強誘電体層を形成する工程と、
(h)前記強誘電体層の上方に第2電極を形成する工程と、
を含む。
前記配向制御層は、チタンの窒化物を含むことができる。
前記工程(c)は、
(c1)前記チタン層を形成する工程と、
(c2)前記チタン層を窒化する工程と、
を含むことができる。
前記工程(c2)は、窒素を含有する雰囲気で前記チタン層を加熱することにより窒化することができる。
前記工程(c1)の前に、アンモニアガスのプラズマを励起して、前記チタン層の形成領域の表面に、当該プラズマを照射することができる。
前記配向制御層は、チタンおよびアルミニウムの窒化物を含むことができる。
前記工程(c)は、
(c1)前記チタンアルミニウム層を形成する工程と、
(c2)前記チタンアルミニウム層を窒化する工程と、
を含むことができる。
前記工程(c2)は、窒素を含有する雰囲気で前記チタンアルミニウム層を加熱することにより窒化することができる。
前記工程(c1)の前に、アンモニアガスのプラズマを励起して、前記チタンアルミニウム層の形成領域の表面に、当該プラズマを照射することができる。
前記工程(e)と(f)の間に、前記配向制御層の上方に第1バリア層を形成する工程をさらに含むことができる。
前記第1バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であることができる。
前記工程(c)と(d)の間に、前記コンタクトホールの側面および底面と、前記絶縁層の上方に第2バリア層を形成する工程をさらに含み、
前記工程(e)では、前記絶縁層の上方において前記配向制御層または前記第2バリア層が露出するように、前記導電層を研磨することができる。
前記第2バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であることができる。
前記工程(e)では、化学的機械的研磨(CMP)によって前記導電層を研磨することができる。
絶縁層と、
前記絶縁層を貫通するコンタクトホールと、
前記コンタクトホールの側面および底面と、前記絶縁層の上方に形成された配向制御層と、
前記コンタクトホール内の配向制御層の内側に形成された導電層と、
前記導電層の上方に形成された第1電極と、
前記第1電極の上方に形成された強誘電体層と、
前記強誘電体層の上方に形成された第2電極と、
を含むことができる。
前記配向制御層および前記導電層と前記第1電極との間に形成された第1バリア層をさらに含むことができる。
前記コンタクトホール内における前記配向制御層と前記導電層との間と、前記コンタクトホール以外の領域における前記配向制御層の上面とに形成された第2バリア層をさらに含むことができる。
前記配向制御層、前記第1電極、および前記強誘電体層は、結晶質であり、
前記配向制御層の結晶は、前記第1電極および前記強誘電体層の結晶の配向と等しい配向を有することができる。
前記配向制御層、前記第1電極、および前記強誘電体層の結晶は、(111)配向を有することができる。
前記配向制御層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であることができる。
前記配向制御層、前記第1バリア層、前記第1電極、および前記強誘電体層は、結晶質であり、
前記配向制御層の結晶および前記第1バリア層の結晶は、前記第1電極および前記強誘電体層の結晶の配向と等しい配向を有することができる。
前記配向制御層、前記第1バリア層、前記第1電極、および前記強誘電体層の結晶は、(111)配向を有することができる。
前記配向制御層は、チタンの窒化物であり、
前記第1バリア層は、チタンおよびアルミニウムの窒化物であることができる。
前記配向制御層、前記第2バリア層、前記第1電極、および前記強誘電体層は、結晶質であり、
前記配向制御層の結晶および前記第2バリア層の結晶は、前記第1電極および前記強誘電体層の結晶の配向と等しい配向を有することができる。
前記配向制御層、前記第2バリア層、前記第1電極、および前記強誘電体層の結晶は、(111)配向を有することができる。
前記配向制御層は、チタンの窒化物であり、
前記第2バリア層は、チタンの窒化物またはチタンおよびアルミニウムの窒化物であることができる。
前記導電層と電気的に接続されたスイッチングトランジスタをさらに含むことができる。
図1は、本実施の形態の強誘電体メモリ100を模式的に示す断面図である。図1に示すように、強誘電体メモリ100は、強誘電体キャパシタ30と、配向制御層12と、プラグ20と、第1バリア層25と、強誘電体キャパシタ30のスイッチングトランジスタ18とを含む。なお、本実施形態においては、1T/1C型のメモリセルについて説明するが、本発明が適用されるのは1T/1C型のメモリセルに限定されない。
次に、図1に示す強誘電体メモリ100の製造方法について、図面を参照して説明する。図2〜図10はそれぞれ、図1に示される強誘電体メモリ100の一製造工程を模式的に示す断面図である。
以下に、本実施の形態の変形例にかかる強誘電体メモリ200について図面を参照しながら説明する。変形例にかかる強誘電体メモリ200は、第2バリア層29をさらに含む点で、本実施の形態にかかる強誘電体メモリ100と異なる。
図11は、変形例にかかる強誘電体メモリ200を模式的に示す断面図である。強誘電体メモリ200は、強誘電体キャパシタ30と、第1バリア層25と、プラグ20と、第2バリア層29と、配向制御層12と、トランジスタ18とを含む。
次に、図11に示す強誘電体メモリ200の製造方法について、図面を参照して説明する。図12〜図16はそれぞれ、図11に示される強誘電体メモリ200の一製造工程を模式的に示す断面図である。
次に、比較例および実施例を用いて本実施の形態の強誘電体メモリ100について具体的に説明する。
シリコン基板上に反応性スパッタリングによりTiAlN層を成膜した。反応性スパッタリングは、アルゴンガスの流量を50[sccm]とし,成膜パワーを1.0[kW]とし、かつ、基板温度を400[℃]として行なった。得られたTiAlN層のXRD(X線回折)パターンを図17に示す。図17によれば、2θ=37°付近にピークが観測された。このピークは、結晶質のTiAlN(111)回折に由来している。
上述した本実施の形態にかかる強誘電体メモリ100の製造方法(図2〜図5)に従って、シリコン基板上にトランジスタ18、絶縁層26、およびコンタクトホールを形成し、アンモニアプラズマに曝露した(図4参照)。その後チタン層からなる金属層14aを形成した。チタン層は、スパッタリングにより形成した。スパッタリングは、チタンをターゲットとして用いて、コンタクトホール22の側面および底面、および絶縁層26上に膜厚20nmのチタン層を成膜した(図5参照)。チタン層の成膜条件は、雰囲気(アルゴン)の流量が50[sccm]であり,成膜パワーが1.5[kW]であり,基板温度が150[℃]であった。得られたチタン層のXRDパターンを図20に示す。図20によれば、2θ=38.5°付近にピークが観測された。このピークは、(001)配向を有する結晶質のチタンに由来する002ピークと推測される。以上の結果より、(001)配向を有する結晶質のチタン層が成膜されたこと、ならびにこのチタン層は(001)単一配向膜であることが確認された。
上述した変形例にかかる強誘電体メモリ200の製造方法(図12)に従って、シリコン基板上にトランジスタ18、絶縁層26、およびコンタクトホールを形成し、アンモニアプラズマに曝露した。その後チタン層からなる金属層14aを形成した。チタン層は、スパッタリングにより形成した。スパッタリングは、チタンをターゲットとして用いて、コンタクトホール22の側面および底面、および絶縁層26上に膜厚20nmのチタン層を成膜した。チタン層の成膜条件は、雰囲気(アルゴン)の流量が50[sccm]であり,成膜パワーが1.5[kW]であり,基板温度が150[℃]であった。次に、チタン層からなる金属層14aを窒素雰囲気下で熱処理(ランプアニール)することにより窒化してチタンの窒化物(TiN)からなる配向制御層12aを形成した。ここで、熱処理における温度は650[℃]であり、熱処理時間は2分間であった。
Claims (6)
- (a)基板上に絶縁層を形成する工程と、
(b)前記絶縁層を貫通するコンタクトホールを設ける工程と、
(c)前記コンタクトホールの側面、前記コンタクトホールの底面、および前記絶縁層上に第1の配向制御層を形成する工程と、
(d)前記第1の配向制御層上に導電層を成膜する工程と、
(e)前記絶縁層上の前記第1の配向制御層が露出するように、前記導電層を研磨する工程と、
(e−1)前記工程(e)の後に、前記絶縁層上の前記第1の配向制御層上、および前記コンタクトホール上の前記導電層上に第1バリア層を形成する工程と、
(f)前記第1バリア層上に第1電極を形成する工程と、
(g)前記第1電極上に強誘電体層を形成する工程と、
(h)前記強誘電体層上に第2電極を形成する工程と、
を含み、
前記工程(e)は、研磨により露出された前記絶縁層上の前記第1の配向制御層の高さと、研磨された前記コンタクトホール上の前記導電層の高さとを同じにするものである、強誘電体メモリの製造方法。 - 請求項1において、
前記第1の配向制御膜は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、
前記第1バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物である、強誘電体メモリの製造方法。 - 請求項1または2において、
前記第1の配向制御層は、第2の配向制御層と、第2バリア層と、を有し、
前記工程(c)は、前記第2の配向制御層を形成する工程と、前記第2の配向制御層上に前記第2バリア層を形成する工程と、を含み、
前記第2の配向制御層は、チタンの窒化物またはチタンおよびアルミニウムの窒化物を含み、
前記第2バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であり、前記第2の配向制御層よりも厚く形成される、強誘電体メモリの製造方法。 - 基板と、
前記基板上に設けられた絶縁層と、
前記絶縁層を貫通するコンタクトホールと、
前記コンタクトホールの側面、前記コンタクトホールの底面、および前記絶縁層上に設けられた第1の配向制御層と、
前記コンタクトホール内の前記第1の配向制御層の内側に設けられた導電層と、
前記絶縁層上の前記第1の配向制御層上、および前記導電層上に設けられた第1バリア層と、
前記第1バリア層上に設けられた第1電極と、
前記第1電極上に設けられた強誘電体層と、
前記強誘電体層上に設けられた第2電極と、を含み、
前記第1の配向制御層の高さと前記導電層の高さとが同じであり、
前記第1のバリア層における結晶の配向性、前記第1電極における結晶の配向性、および前記強誘電体層における結晶の配向性が同じである、強誘電体メモリ。 - 請求項4において、
前記第1の配向制御層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、
前記第1バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物である、強誘電体メモリ。 - 請求項4または5において、
前記第1の配向制御層は、第2の配向制御層と、前記第2の配向制御層上に設けられた第2バリア層と、を含み、
前記第2の配向制御層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物を含み、
前記第2バリア層は、チタンの窒化物、またはチタンおよびアルミニウムの窒化物であり、
前記第2バリア層の厚さは、少なくとも前記コンタクトホール内において、前記第2の配向制御層の厚さよりも厚い、強誘電体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006071291A JP4730541B2 (ja) | 2006-03-15 | 2006-03-15 | 強誘電体メモリおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006071291A JP4730541B2 (ja) | 2006-03-15 | 2006-03-15 | 強誘電体メモリおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007250774A JP2007250774A (ja) | 2007-09-27 |
JP4730541B2 true JP4730541B2 (ja) | 2011-07-20 |
Family
ID=38594751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006071291A Expired - Fee Related JP4730541B2 (ja) | 2006-03-15 | 2006-03-15 | 強誘電体メモリおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4730541B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112133821A (zh) * | 2019-06-25 | 2020-12-25 | 中电海康集团有限公司 | 新型mram中铜互联上底电极的制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997033316A1 (fr) * | 1996-03-08 | 1997-09-12 | Hitachi, Ltd. | Composant a semi-conducteur et sa fabrication |
JP2002289809A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2004153031A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2004186517A (ja) * | 2002-12-05 | 2004-07-02 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
JP2006059968A (ja) * | 2004-08-19 | 2006-03-02 | Seiko Epson Corp | 半導体装置及びその製造方法、強誘電体キャパシタ構造 |
JP2006351614A (ja) * | 2005-06-13 | 2006-12-28 | Oki Electric Ind Co Ltd | 強誘電体メモリ装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06103779A (ja) * | 1992-09-22 | 1994-04-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
2006
- 2006-03-15 JP JP2006071291A patent/JP4730541B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997033316A1 (fr) * | 1996-03-08 | 1997-09-12 | Hitachi, Ltd. | Composant a semi-conducteur et sa fabrication |
JP2002289809A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2004153031A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2004186517A (ja) * | 2002-12-05 | 2004-07-02 | Sony Corp | 強誘電体型不揮発性半導体メモリ及びその製造方法 |
JP2006059968A (ja) * | 2004-08-19 | 2006-03-02 | Seiko Epson Corp | 半導体装置及びその製造方法、強誘電体キャパシタ構造 |
JP2006351614A (ja) * | 2005-06-13 | 2006-12-28 | Oki Electric Ind Co Ltd | 強誘電体メモリ装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112133821A (zh) * | 2019-06-25 | 2020-12-25 | 中电海康集团有限公司 | 新型mram中铜互联上底电极的制备方法 |
WO2020258800A1 (zh) * | 2019-06-25 | 2020-12-30 | 浙江驰拓科技有限公司 | 新型mram中铜互联上底电极的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007250774A (ja) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4535076B2 (ja) | 強誘電体キャパシタとその製造方法 | |
JP4320679B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4164700B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4600322B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4124237B2 (ja) | 強誘電体メモリ装置の製造方法 | |
US7485473B2 (en) | Methods for forming semiconducting device with titanium nitride orientation layer | |
US7781813B2 (en) | Ferroelectric memory device and method for manufacturing ferroelectric memory device | |
JP4928098B2 (ja) | 強誘電体キャパシタの製造方法 | |
JP4605056B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4761031B2 (ja) | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 | |
JP4730541B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4671039B2 (ja) | 半導体装置の製造方法 | |
JP4683224B2 (ja) | 強誘電体メモリの製造方法 | |
JP4816916B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4858685B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP4697437B2 (ja) | 強誘電体メモリおよびその製造方法 | |
JP6217260B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2008135620A (ja) | 強誘電体メモリ装置の製造方法 | |
JP4613857B2 (ja) | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 | |
JP4802781B2 (ja) | 強誘電体メモリ装置の製造方法 | |
JP4702550B2 (ja) | 半導体装置の製造方法 | |
JP2008227217A (ja) | 強誘電体キャパシタの製造方法 | |
JP2008227215A (ja) | 強誘電体メモリ装置の製造方法及び強誘電体メモリ装置 | |
KR20090026458A (ko) | 강유전체 캐패시터 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080619 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101014 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110323 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110405 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4730541 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |