JP2004186517A - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents

Abstract

【課題】リーク電流が上昇することを確実に防止し得る強誘電体型不揮発性半導体メモリの製造方法を提供する。
【解決手段】下部電極、Ｎ層（但し、Ｎ≧２）の強誘電体材料薄膜から成る積層構造から構成された強誘電体層、及び、上部電極から成る強誘電体型不揮発性半導体メモリの製造方法は、下部電極上に、第１層目の強誘電体材料薄膜を成膜した後、該第１層目の強誘電体材料薄膜に急速熱処理を施し；第ｎ層目（但し、ｎ＝１，２・・・Ｎ−１）の強誘電体材料薄膜上に、第（ｎ＋１）層目の強誘電体材料薄膜を成膜した後、該第（ｎ＋１）層目の強誘電体材料薄膜に急速熱処理を施す工程を（Ｎ−１）回繰り返し、Ｎ層の強誘電体材料薄膜を得た後；Ｎ層の強誘電体材料薄膜にファーネスアニール処理を施す工程を含む。
【選択図】 図７

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリの等価回路図を図８の（Ａ）に示す。尚、図８の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリＦＣ_１，ＦＣ_２は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。そして、強誘電体層の高速分極反転とその残留分極を利用した蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリである。基本的には、不揮発性メモリＦＣ_１，ＦＣ_２には、選択用トランジスタＴＲ_１，ＴＲ_２が備えられている。選択用トランジスタＴＲ_１，ＴＲ_２の一方のソース／ドレイン領域は不揮発性メモリＦＣ_１，ＦＣ_２の一端に接続され、不揮発性メモリＦＣ_１，ＦＣ_２の他端はプレート線ＰＬ_１，ＰＬ_２に接続されている。また、選択用トランジスタＴＲ_１，ＴＲ_２の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ_１，ＴＲ_２のゲート電極はワード線ＷＬ_１，ＷＬ_２に接続されている。
【０００４】
この不揮発性メモリにおけるデータの書き込みや読み出しは、図８の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐ_ｒ、マイナス方向の外部電界が印加されたとき−Ｐ_ｒとなる。ここで、残留分極が＋Ｐ_ｒの状態（図８の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐ_ｒの状態（図８の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００５】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図８の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、不揮発性メモリの蓄積電荷量に差が生じる。選択された選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図８の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００６】
ところで、強誘電体材料であるＳｒＢｉ_２Ｔａ_２Ｏ_９［ＳＢＴ］あるいはＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９［ＳＢＴＮ］に基づき不揮発性メモリを作製する場合、上部電極及び下部電極に白金（Ｐｔ）を用いることが最も一般的である。ＳＢＴやＳＢＴＮの十分なる電気的特性を得るためには、７００゜Ｃ以上の酸素ガス雰囲気中ので熱処理（結晶化熱処理と呼ぶ）による結晶化が必要であるが、その際、下部電極を構成する材料として、高温においても酸化されない材料を用いることが理想的である。実際、試作レベルでは、Ｐｔ／ＳＢＴ／Ｐｔ若しくはＰｔ／ＳＢＴＮ／Ｐｔといった構造を有する不揮発性メモリを採用する場合が多い。
【０００７】
一方、６４メガビット〜２５６メガビットクラスの高集積不揮発性メモリを実現するためには、低容量メモリデバイスにて採用されているプレーナーキャパシタ構造からスタック型キャパシタ構造へと転換し、チップ面積を縮小することが必要とされる。このスタック型キャパシタ構造においては、半導体基板に設けられた選択用トランジスタを層間絶縁層で覆い、層間絶縁層上に下部電極、強誘電体層、上部電極から成る不揮発性メモリを作製する。選択用トランジスタの一方のソース／ドレイン領域と下部電極とは、層間絶縁層に設けられたコンタクトプラグによって電気的に接続されている。
【０００８】
スタック型キャパシタ構造には、幾つかのバリエーションが提案されているが、いずれにしても、タングステンあるいはポリシリコンから構成されたコンタクトプラグの上に不揮発性メモリを形成し、不揮発性メモリの占有面積を小さくすることが基本概念である。
【０００９】
【発明が解決しようとする課題】
コンタクトプラグと下部電極との間のコンタクト抵抗値を低い値に保持することが重要である。ところが、下部電極を構成する材料として広く用いられている白金（Ｐｔ）にあっては、結晶化熱処理において下部電極中を酸素が拡散し、下部電極との境界近傍のコンタクトプラグの部分が酸化され、コンタクトプラグと下部電極との間のコンタクト抵抗値が増加、上昇したり、最悪の場合、導通不良が発生する。従って、高温・酸化雰囲気における結晶化熱処理においても酸素の透過を抑え、コンタクトプラグと下部電極との間のコンタクト抵抗値が増加、上昇しないような下部電極材料の選択が必要である。
【００１０】
このような条件を満たす下部電極材料として、Ｉｒ、あるいは又、ＩｒＯ_Ｘ（ここで、０＜Ｘ≦２）、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＳｒＣｏＯ_３といった導電性酸化物の採用が検討されている。尚、Ｉｒから下部電極を構成する場合、結晶化熱処理において、強誘電体薄膜との界面近傍のＩｒが酸化され、ＩｒＯ_Ｘとなる。即ち、Ｉｒから成る下部電極は、実際には、下からＩｒ、ＩｒＯ_Ｘの２層構成となる。
【００１１】
また、結晶化熱処理において、コンタクトプラグを構成する材料の原子と下部電極を構成する材料の原子との間で拡散、反応が生じると、不揮発性メモリの特性劣化を引き起こす。従って、このような原子の拡散、反応を防止するために、下部電極とコンタクトプラグとの間にＴｉＮから成る拡散バリア層を設ける試みがなされている。更には、下部電極と層間絶縁層との間の密着性向上のため、下部電極の下に密着層を形成することが好ましい。即ち、不揮発性メモリを、例えば、ＴｉＮから成る拡散バリア層、密着層、Ｉｒから成る下部電極、強誘電体層、Ｐｔから成る上部電極といった構造とすることが好ましい。
【００１２】
ところが、Ｉｒから成る（より具体的には、ＩｒＯ_Ｘ／Ｉｒから成る）下部電極上に強誘電体層を形成すると、Ｐｔから成る下部電極上に強誘電体層を形成した場合と比較して、不揮発性メモリのリーク電流が増加、上昇するといった問題がある。リーク電流が下部電極から強誘電体層への電子の注入により決定されるとの前提に立てば、下部電極と強誘電体層によって形成される界面の性質に依存するところが大きい。ここで云う界面の性質とは、電気的な界面と形状的な界面との両側面を含む。前者は、２つの材料の界面に形成されるショットキー障壁であり、２つの材料の組み合わせによって決まる材料固有の物性値である。後者は、両者の膜質（凹凸、緻密性等）に依存する性質である。下部電極材料として用いるＰｔとＩｒとを比べると、Ｉｒの実質界面であるＩｒＯ_Ｘと強誘電体層とが形成する界面の場合、そのショットキー障壁がＰｔのそれに比べて低いために、リーク電流が増加、上昇すると考えられる。
【００１３】
例えば、特開２００２−５７２９７には、Ｂｉ_ＸＳｒ_ＹＴａ_２Ｏ_ｄで表される強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできると記載され、更には、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよいと記載されている。しかしながら、この特許公開公報には、スピンコート及び焼成（又は、アニール処理）の具体的な方法や、得られた強誘電体薄膜の具体的な厚さについては、何ら開示されていない。
【００１４】
従って、本発明の目的は、スタック型キャパシタ構造を有し、強誘電体薄膜の結晶化熱処理において、選択用トランジスタと下部電極とを電気的に接続するコンタクトプラグの酸化を防止することができ、しかも、リーク電流が増加、上昇するといった問題の発生を確実に防止し得る強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリは、
（Ａ）下部電極、
（Ｂ）該下部電極上に形成された強誘電体層、及び、
（Ｃ）該強誘電体層上に形成された上部電極、
から構成された強誘電体型不揮発性半導体メモリであって、
該強誘電体層は、下部電極側に位置し、少なくとも１層の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された少なくとも１層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、
第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さよりも薄いことを特徴とする。
【００１６】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）下部電極、
（Ｂ）該下部電極上に形成された強誘電体層、及び、
（Ｃ）該強誘電体層上に形成された上部電極、
から構成され、
該強誘電体層は、Ｎ層（但し、Ｎ≧２）の強誘電体薄膜から成る積層構造から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）基体上に下部電極を形成する工程と、
（ｂ）該下部電極上に、第１層目の強誘電体材料薄膜を成膜した後、該第１層目の強誘電体材料薄膜に急速熱処理を施し、第１層目の強誘電体薄膜を得る工程と、
（ｃ）第ｎ層目（但し、ｎ＝１，２・・・Ｎ−１）の強誘電体薄膜上に、第（ｎ＋１）層目の強誘電体材料薄膜を成膜した後、該第（ｎ＋１）層目の強誘電体材料薄膜に急速熱処理を施し、第（ｎ＋１）層目の強誘電体薄膜を得る工程を（Ｎ−１）回繰り返し、Ｎ層の強誘電体薄膜を得る工程と、
（ｄ）Ｎ層の強誘電体薄膜にファーネスアニール処理を施し、Ｎ層の強誘電体薄膜から成る積層構造から構成された強誘電体層を得る工程と、
（ｅ）強誘電体層上に上部電極を形成する工程、
から成ることを特徴とする。
【００１７】
そして、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、下部電極がＩｒから成ることを特徴とする。一方、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、下部電極が導電性酸化物から成ることを特徴とする。
【００１８】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法においては、強誘電体層の形成時の結晶化熱処理において、強誘電体層との界面近傍の下部電極を構成するＩｒが酸化され、ＩｒＯ_Ｘ（ここで、０＜Ｘ≦２）となる場合がある。即ち、Ｉｒから成る下部電極は、実際には、下からＩｒ、ＩｒＯ_Ｘの２層構成となる場合がある。このような場合も、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法に包含される。
【００１９】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリにおいて、強誘電体層は、４層乃至９層の強誘電体薄膜から構成されており、第１の強誘電体薄膜群は、１層乃至３層の強誘電体薄膜から構成されており、第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８である構成とすることができる。尚、第１の強誘電体薄膜群を構成する強誘電体薄膜のそれぞれの厚さは同じであってもよいし、異なっていてもよい。また、第２の強誘電体薄膜群を構成する強誘電体薄膜のそれぞれの厚さは同じであってもよいし、異なっていてもよい。
【００２０】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法においては、導電性酸化物を、ＩｒＯ_Ｘ（但し、０＜Ｘ≦２）、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＳｒＣｏＯ_３から成る群から選択された少なくとも１種類の導電性酸化物から構成することが好ましい。即ち、下部電極を、これらの導電性酸化物から選択された１層にて構成することもできるし、これらの導電性酸化物から選択された２層以上の多層にて構成することもできる。
【００２１】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、強誘電体層は、２≦Ｎ≦１０であり、各強誘電体薄膜の厚さは、１×１０^−８ｍ乃至６×１０^−８ｍである構成とすることができる。尚、強誘電体層を構成する強誘電体薄膜のそれぞれの厚さは同じであってもよいし、異なっていてもよい。あるいは又、４≦Ｎ≦９であり、強誘電体層は、下部電極側に位置し、ｍ層（但し、ｍ＝１，２，３のいずれか）の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された（Ｎ−ｍ）層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８ｍである構成とすることができる。尚、第１の強誘電体薄膜群を構成する強誘電体薄膜のそれぞれの厚さは同じであってもよいし、異なっていてもよい。また、第２の強誘電体薄膜群を構成する強誘電体薄膜のそれぞれの厚さは同じであってもよいし、異なっていてもよい。
【００２２】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法（以下、単に、本発明と呼ぶ場合がある）における強誘電体層、強誘電体薄膜を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。
Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ_２Ｏ_２）^２＋（Ａ_ｍ−１Ｂ_ｍＯ_３ｍ＋１）^２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００２３】
あるいは又、強誘電体層、強誘電体薄膜を構成する材料は、
（Ｂｉ_Ｘ，Ｓｒ_１−Ｘ）_２（Ｓｒ_Ｙ，Ｂｉ_１−Ｙ）（Ｔａ_Ｚ，Ｎｂ_１−Ｚ）_２Ｏ_ｄ 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層、強誘電体薄膜を構成する材料は、
Ｂｉ_ＸＳｒ_ＹＴａ_２Ｏ_ｄ 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（Ｂｉ_Ｘ，Ｓｒ_１−Ｘ）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（Ｓｒ_Ｙ，Ｂｉ_１−Ｙ）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層、強誘電体薄膜を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００２４】
あるいは又、強誘電体層、強誘電体薄膜を構成する材料は、
Ｂｉ_Ｘ（Ｓｒ，Ｃａ，Ｂａ）_Ｙ（Ｔａ_Ｚ，Ｎｂ_１−Ｚ）_２Ｏ_ｄ 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。
【００２５】
これらの各式で表される強誘電体層、強誘電体薄膜を構成する材料の組成を化学量論的組成で表せば、例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２Ｎｂ_２Ｏ_９、ＢａＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２ＴａＮｂＯ_９等を挙げることができる。あるいは又、強誘電体層、強誘電体薄膜を構成する材料として、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＰｂＢｉ_２Ｔａ_２Ｏ_９等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００２６】
あるいは又、強誘電体層、強誘電体薄膜を構成する材料として、ＰｂＴｉＯ_３、ペロブスカイト型構造を有するＰｂＺｒＯ_３とＰｂＴｉＯ_３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ_１−ｙ，Ｔｉ_ｙ）Ｏ_３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００２７】
強誘電体層を得るためには、強誘電体薄膜の積層構造を形成した後の工程において、強誘電体薄膜の積層構造をパターニングすればよい。場合によっては、強誘電体薄膜の積層構造のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法、ＬＳＭＣＤ（Ｌｉｑｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜の積層構造のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。急速熱処理の条件、ファーネスアニール処理の条件は、強誘電体薄膜を構成する材料に依存して適宜決定すればよいが、急速熱処理の条件として、６００゜Ｃ乃至８００゜Ｃ、好ましくは６５０゜Ｃ乃至７５０゜Ｃ、３０秒乃至１２０秒、好ましくは６０秒乃至９０秒の条件を例示することができる。また、ファーネスアニール処理の条件として、６００゜Ｃ乃至８００゜Ｃ、好ましくは６５０゜Ｃ乃至７５０゜Ｃ、０．５時間乃至３時間、好ましくは１時間乃至２時間の条件を例示することができる。
【００２８】
本発明において、上部電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ_２−Ｘ、Ｉｒ／ＩｒＯ_２−Ｘ、ＳｒＩｒＯ_３、Ｒｕ、ＲｕＯ_２−Ｘ、ＳｒＲｕＯ_３、Ｐｔ、Ｐｔ／ＩｒＯ_２−Ｘ、Ｐｔ／ＲｕＯ_２−Ｘ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ_２Ｃｕ_３Ｏ_７を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が下層を構成し、「／」の後ろに記載された材料が上層を構成する。
【００２９】
下部電極と上部電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極材料層あるいは上部電極材料層を形成した後の工程において、下部電極材料層あるいは上部電極材料層をパターニングすればよい。下部電極材料層あるいは上部電極材料層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった下部電極材料層や上部電極材料層を構成する材料に適宜適した方法にて行うことができる。また、下部電極材料層や上部電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３０】
強誘電体型不揮発性半導体メモリには選択用トランジスタ（スイッチング用トランジスタ）が備えられているが、係る選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。また、ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリにおいては、選択用トランジスタと下部電極との電気的な接続は、下部電極と選択用トランジスタとの間に形成された層間絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる層間絶縁層に設けられた接続孔（コンタクトホール）及び層間絶縁層上に形成された配線層を介して行うことができる。
【００３１】
スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリは、選択用トランジスタを覆う層間絶縁層（基体に相当する）上に形成されるが、この層間絶縁層（基体）を構成する材料として、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することができる。
【００３２】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法においては、強誘電体層は複数の強誘電体薄膜が積層された構造を有するが故にリーク電流を減少させることができる。リーク電流が下部電極から強誘電体層への電子の注入により決定されるとの前提に立てば、下部電極と強誘電体層によって形成される界面の性質に依存するところが大きい。ここで云う界面の性質とは、電気的な界面と形状的な界面との両側面を含む。前者は、２つの材料の界面に形成されるショットキー障壁であり、２つの材料の組み合わせによって決まる材料固有の物性値である。後者は、両者の膜質（凹凸、緻密性等）に依存する性質である。下部電極材料として用いるＰｔとＩｒとを比べると、Ｉｒの実質界面であるＩｒＯ_Ｘと強誘電体層とが形成する界面の場合、そのショットキー障壁がＰｔのそれに比べて低いためにリーク電流が増加、上昇すると考えられる。本発明では、後者の理由、即ち、「界面の膜質」に依存する性質を、複数の強誘電体薄膜を形成することにより改善し、リーク電流を低減することを特徴としている。しかも、下部電極を構成する材料を規定することによって、強誘電体薄膜の結晶化熱処理において下部電極中を酸素が拡散することを防止できるが故に、選択用トランジスタと下部電極とを電気的に接続するコンタクトプラグの酸化を確実に防止することができる。
【００３３】
また、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリにおいては、第１の強誘電体薄膜群における強誘電体薄膜の厚さよりも第２の強誘電体薄膜群における強誘電体薄膜の厚さを厚くすることによって、所望の厚さ、特性を有する強誘電体層を少ない工程で形成することができるし、強誘電体薄膜のそれぞれの厚さを同じとした場合と比較して、一層優れた特性を有する強誘電体層を得ることができる。
【００３４】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３５】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第２の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）及びその製造方法に関する。スタック型キャパシタ構造を有する実施の形態１の不揮発性メモリの模式的な一部断面図を図１の（Ａ）に示し、強誘電体層等の一部分を拡大した模式的断面図を図１の（Ｂ）に示す。
【００３６】
実施の形態１の不揮発性メモリは、下部電極３１、下部電極３１上に形成された強誘電体層３２、及び、強誘電体層３２上に形成された上部電極３３から構成されている。そして、強誘電体層３２は、下部電極側に位置し、少なくとも１層の強誘電体薄膜（実施の形態１においては、具体的には、３層の強誘電体薄膜３２Ａ_１，３２Ａ_２，３２Ａ_３であり、これらを総称して強誘電体薄膜３２Ａと呼ぶ場合がある）から成る第１の強誘電体薄膜群１３２と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された少なくとも１層の強誘電体薄膜（実施の形態１においては、具体的には３層の強誘電体薄膜３２Ｂ_１，３２Ｂ_２，３２Ｂ_３であり、これらを総称して強誘電体薄膜３２Ｂと呼ぶ場合がある）から成る第２の強誘電体薄膜群２３２とから構成されている。そして、第１の強誘電体薄膜群１３２を構成する強誘電体薄膜３２Ａの厚さは、第２の強誘電体薄膜群２３２を構成する強誘電体薄膜３２Ｂの厚さよりも薄い。
【００３７】
具体的には、下部電極３１は、Ｉｒから成り（本発明の第１の態様に係る不揮発性メモリに対応する）、あるいは又、導電性酸化物（本発明の第２の態様に係る不揮発性メモリに対応し、より具体的には、ＩｒＯ_Ｘ（但し、０＜Ｘ≦２）、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＳｒＣｏＯ_３から成る群から選択された少なくとも１種類の導電性酸化物）から成る。また、強誘電体層３２は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料、より具体的には、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）から成り、上部電極３３は白金（Ｐｔ）から成る。
【００３８】
一方、強誘電体層３２は、４層乃至９層（実施の形態１においては６層であり、Ｎ＝６）の強誘電体薄膜３２Ａ，３２Ｂから構成されている。第１の強誘電体薄膜群１３２は、３層の強誘電体薄膜３２Ａ_１，３２Ａ_２，３２Ａ_３から構成されており、第１の強誘電体薄膜群１３２を構成する強誘電体薄膜３２Ａ_１，３２Ａ_２，３２Ａ_３のそれぞれの厚さは、１×１０^−８ｍ乃至２×１０^−８ｍ（具体的には、実施の形態１においては１０ｎｍ）である。また、第２の強誘電体薄膜群２３２を構成する３層の強誘電体薄膜３２Ｂ_１，３２Ｂ_２，３２Ｂ_３のそれぞれの厚さは、３×１０^−８ｍ乃至６×１０^−８ｍ（具体的には、実施の形態１においては３０ｎｍ）である。
【００３９】
以下、半導体基板等の模式的な一部断面図である図２の（Ａ）、（Ｂ）及び図３、並びに、図７の流れ図を参照して、実施の形態１の不揮発性メモリの製造方法の概要を説明する。
【００４０】
［工程−１００］
先ず、選択用トランジスタとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ_２層を形成した後、このＳｉＯ_２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００４１】
［工程−１１０］
次いで、全面に層間絶縁層（基体に相当する）を形成する。具体的には、ＳｉＯ_２及びＳｉＮの積層構造を有する下層層間絶縁層（厚さ１μｍ）をＣＶＤ法にて形成した後、ＣＭＰ法にて平坦化処理を行い、下層層間絶縁層の厚さを０．６μｍとする。その後、他方のソース／ドレイン領域１５Ｂの上方の下層層間絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層層間絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、８５０゜Ｃ、３０分間の活性化アニール処理を行い、ポリシリコン層中の不純物の活性化を行う。次に、下層層間絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬを形成する。その後、ＳｉＯ_２から成る上層層間絶縁層（厚さ０．４μｍ）をＣＶＤ法にて全面に形成し、ＣＭＰ法にて平坦化処理を行い、上層層間絶縁層の厚さを０．２μｍとする。尚、下層層間絶縁層と上層層間絶縁層を纏めて、層間絶縁層１６と呼ぶ。ここで、ビット線ＢＬは、後の工程で形成するコンタクトプラグ１８と短絡しないように形成されている。
【００４２】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａの上方の層間絶縁層１６に開口部１７をＲＩＥ法にて形成した後、選択用トランジスタの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８を開口部１７内に形成する。こうして、図２の（Ａ）に示す構造を得ることができる。コンタクトプラグ１８の頂面は層間絶縁層１６の表面と略同じ平面に存在している。タングステンにて開口部１７を埋め込み、コンタクトプラグ１８を形成する条件を、以下の表１に例示する。
尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、化学的／機械的研磨法（ＣＭＰ法）にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００４３】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５ｓｃｃｍ
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ_２／Ａｒ＝１００／３５ｓｃｃｍ
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ_６／Ｈ_２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ_６／Ａｒ／Ｈｅ＝１１０：９０：５ｓｃｃｍ
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ_２＝７５／５ｓｃｃｍ
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００４４】
［工程−１３０］
次に、少なくともコンタクトプラグ１８の頂面に下部電極３１を形成する。より具体的には、コンタクトプラグ１８の頂面から層間絶縁層１６（基体に相当する）上に亙って、ＴｉＮから成る拡散バリア層２０を形成し、更に、拡散バリア層２０上に密着層２１を形成し、更に、密着層２１上に下部電極材料層を形成する。
【００４５】
拡散バリア層２０の形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア層２０を構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層３２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００４６】
また、密着層２１の形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、形成する方法を挙げることができる。更には、下部電極３１の形成方法のために、Ｉｒから成る厚さ０．２μｍの下部電極材料層をＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。あるいは又、ＩｒＯ_Ｘから成る厚さ０．２μｍの下部電極材料層を反応性スパッタリング法によって形成する方法を例示することができる。
【００４７】
そして、拡散バリア層２０、密着層２１及び下部電極材料層を形成した後、これらをパターニングすることで、所望の平面形状を有する下部電極３１、密着層２１及び拡散バリア層２０を得ることができる。尚、図１の（Ａ）及び図２の（Ｂ）、図３においては、密着層２１の図示を省略した。
【００４８】
［工程−１４０］
次いで、必須ではないが、全面に絶縁膜２２を形成する。具体的には、厚さ５０ｎｍのＳｉＯ_２膜をプラズマ−ＴＥＯＳ ＣＶＤ法にて成膜し、その後、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて厚さ約０．６μｍのＳｉＯ_２膜を形成する。次に、ＣＭＰ法及び／又はエッチバック法にて平坦化処理を行い、下部電極３１上の絶縁膜２２を除去し、図２の（Ｂ）に示す構造を得ることができる。尚、図面においては、絶縁膜２２を１層にて表す。絶縁膜２２を形成することによって、下部電極３１及び絶縁膜２２によって構成される平坦な下地上に強誘電体薄膜を形成することが可能となる。
【００４９】
尚、下部電極３１、密着層２１及び拡散バリア層２０は、所謂ダマシン構造を有していてもよい。即ち、先ず、層間絶縁層１６上に絶縁膜２２を形成し、下部電極３１を形成すべき絶縁膜２２の部分を除去した後、全面に拡散バリア層２０、密着層２１及び下部電極材料層を形成し、その後、絶縁膜２２上の下部電極材料層、密着層２１及び拡散バリア層２０を除去する方法を採用してもよい。
【００５０】
［工程−１５０］
次いで、全体として厚さ１２０ｎｍのＳＢＴから成る強誘電体層３２をＬＳＭＣＤ法にて形成する。即ち、下部電極３１上に、第１層目の強誘電体材料薄膜をＬＳＭＣＤ法にて成膜した後、第１層目の強誘電体材料薄膜に急速熱処理を施す。具体的には、以下の表２に示す原料を含む溶液をキャリアガスと共にアトマイザーと呼ばれる霧化器に導入し、ミストを生成させ、このミストを成膜チャンバへ移送する。そして、下部電極３１とフィールドスクリーン（均一なミストフローを生成するためのシャワーノズル）との間に電界をかけることにより、ミストを荷電粒子にする。このようにして荷電されたミスト粒子が下部電極３１に到達、吸着することによって、強誘電体材料薄膜が成膜される。次いで、１５０〜２５０゜Ｃの乾燥処理を行うことによって溶媒を蒸発、気化させた後、ＲＴＰチャンバにおいて、酸素ガス雰囲気中で６５０〜７００゜Ｃ、６０秒間の急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を施し、結晶核を生成させる。尚、実施の形態１においては、急速熱処理を施した後の第１層目の強誘電体薄膜３２Ａ_１の膜厚を１０ｎｍとした。
【００５１】
［表２］

【００５２】
［工程−１６０］
その後、第ｎ層目（但し、ｎ＝１，２・・・Ｎ−１であり、実施の形態１においては、ｎ＝１，２，３，４，５）の強誘電体薄膜上に、第（ｎ＋１）層目の強誘電体材料薄膜を成膜した後、この第（ｎ＋１）層目の強誘電体材料薄膜に急速熱処理を施し、第（ｎ＋１）層目の強誘電体薄膜３２Ａ_２，３２Ａ_３，３２Ｂ_１，３２Ｂ_２，３２Ｂ_３を得る工程を（Ｎ−１）回繰り返し、Ｎ層の強誘電体薄膜を得る工程を（Ｎ−１）回繰り返し、Ｎ層（実施の形態１においては６層）の強誘電体薄膜３２Ａ_２，３２Ａ_３，３２Ｂ_１，３２Ｂ_２，３２Ｂ_３を得る。具体的には、［工程−１５０］を５回、繰り返す。但し、第１回目及び第２回目においては、急速熱処理を施した後の第２層目、第３層目の強誘電体薄膜３２Ａ_２，３２Ａ_３の膜厚を１０ｎｍとし、第３回目〜第５回目においては、急速熱処理を施した後の第４層目〜第６層目の強誘電体薄膜３２Ｂ_１，３２Ｂ_２，３２Ｂ_３の膜厚を３０ｎｍとした。こうして、図１の（Ｂ）に示す構造を得ることができる。
【００５３】
［工程−１７０］
その後、Ｎ層（実施の形態１においては、具体的には６層）の強誘電体薄膜３２Ａ，３２Ｂにファーネスアニール処理を施し、強誘電体薄膜３２Ａ，３２Ｂから成る積層構造（第１の強誘電体薄膜群１３２及び第２の強誘電体薄膜群２３２）から構成された強誘電体層３２を得ることができる。ファーネスアニール処理の条件を、温度７００゜Ｃの酸素ガス雰囲気中での１時間の処理とした。
【００５４】
［工程−１８０］
次に、全面に、ＤＣマグネトロンスパッタリング法により厚さ１００ｎｍのＰｔから成る上部電極材料層３３Ａを成膜する（図３参照）。そして、上部電極材料層３３Ａ、強誘電体層３２を、順次、２段階のリソグラフィー技術及びドライエッチング技術に基づきパターニングすることで、パターニングされた強誘電体層３２及び上部電極３３を得る。尚、ハードマスク等を用いて、上部電極材料層３３Ａ及び強誘電体層３２を一括してエッチングしてもよい。その後、パターニングによる強誘電体層３２の特性劣化を回復するため、酸素ガス雰囲気中で７００゜Ｃ、３０分の熱処理を行うことが好ましい。
【００５５】
［工程−１９０］
その後、厚さ約０．３μｍのＳｉＯ_２から成る絶縁層３４をプラズマ−ＴＥＯＳ ＣＶＤ法にて全面に形成し、次いで、上部電極３３の上方の絶縁層３４に、リソグラフィー技術及びドライエッチング技術に基づき開口部を形成する。そして、開口部内を含む絶縁層３４上に、配線層として、ＴｉＮ（厚さ２０ｎｍ）／Ｔｉ（厚さ２０ｎｍ）の積層膜（図示せず）を、更に、その上に、Ｓｉを１ａｔｏｍ％添加した厚さ約０．６μｍのＡｌ−Ｓｉ層を、それぞれＤＣマグネトロンスパッタリング法により形成する。最後に、リソグラフィー技術及びドライエッチング技術に基づき配線層をパターニングして、上部電極３３に接続されたプレート線ＰＬを得ることができる。こうして、図１の（Ａ）に示す構造を得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。
【００５６】
こうして得られた不揮発性メモリ（下部電極３１はＩｒから成る）のＩ−Ｖ特性を、図４に一点鎖線（３Ｌ＋３Ｌ）にて示す。
【００５７】
（実施の形態２）
実施の形態２は、実施の形態１の不揮発性メモリの製造方法の変形である。実施の形態２においては、２≦Ｎ≦１０であり（具体的には、実施の形態２においてはＮ＝６）、各強誘電体薄膜の厚さは、１×１０^−８ｍ乃至６×１０^−８ｍ（具体的には、実施の形態２においては２０ｎｍ）である。
【００５８】
実施の形態２の不揮発性メモリを製造する場合、実施の形態１の［工程−１００］〜［工程−１４０］と同様の工程を実行した後、［工程−１５０］と同様の工程を実行する。但し、［工程−１５０］と同様の工程において、急速熱処理を施した後の第１層目の強誘電体薄膜の膜厚を２０ｎｍとした。その後、［工程−１６０］と同様の工程を実行する。但し、［工程−１６０］と同様の工程において、急速熱処理を施した後の第２層目〜第６層目の強誘電体薄膜のそれぞれの膜厚を２０ｎｍとした。次いで、実施の形態１の［工程−１７０］〜［工程−１９０］と同様の工程を実行する。
【００５９】
こうして得られた不揮発性メモリ（下部電極３１はＩｒから成る）のＩ−Ｖ特性を、図４に実線（６Ｌ）にて示す。
【００６０】
（実施の形態３）
実施の形態３は、実施の形態２の不揮発性メモリの製造方法の変形である。実施の形態３においては、強誘電体層３２は２層（Ｎ＝２）の強誘電体薄膜から構成されており、各強誘電体薄膜の厚さは６０ｎｍである。
【００６１】
実施の形態３の不揮発性メモリを製造する場合、実施の形態１の［工程−１００］〜［工程−１４０］と同様の工程を実行した後、［工程−１５０］と同様の工程を実行する。但し、［工程−１５０］と同様の工程において、急速熱処理を施した後の第１層目の強誘電体薄膜の膜厚を６０ｎｍとした。その後、［工程−１６０］と同様の工程を実行する。但し、［工程−１６０］と同様の工程において、急速熱処理を施した後の第２層目の強誘電体薄膜の膜厚を６０ｎｍとした。次いで、実施の形態１の［工程−１７０］〜［工程−１９０］と同様の工程を実行する。
【００６２】
こうして得られた不揮発性メモリ（下部電極３１はＩｒから成る）のＩ−Ｖ特性を、図４に点線（２Ｌ）にて示す。
【００６３】
（実施の形態４）
実施の形態４も、実施の形態２の不揮発性メモリの製造方法の変形である。実施の形態４においては、強誘電体層３２は３層（Ｎ＝３）の強誘電体薄膜から構成されており、各強誘電体薄膜の厚さは４０ｎｍである。
【００６４】
実施の形態４の不揮発性メモリを製造する場合、実施の形態１の［工程−１００］〜［工程−１４０］と同様の工程を実行した後、［工程−１５０］と同様の工程を実行する。但し、［工程−１５０］と同様の工程において、急速熱処理を施した後の第１層目の強誘電体薄膜の膜厚を４０ｎｍとした。その後、［工程−１６０］と同様の工程を実行する。但し、［工程−１６０］と同様の工程において、急速熱処理を施した後の第２層目及び第３層目の強誘電体薄膜のそれぞれの膜厚を４０ｎｍとした。次いで、実施の形態１の［工程−１７０］〜［工程−１９０］と同様の工程を実行する。
【００６５】
こうして得られた不揮発性メモリ（下部電極３１はＩｒから成る）のＩ−Ｖ特性を、図４に細かい点線（３Ｌ）にて示す。
【００６６】
（比較例１）
比較例１においては、実施の形態２と同様の方法で不揮発性メモリを製造した。但し、［工程−１５０］と同様の工程において、強誘電体薄膜を成膜した後、１５０〜２５０゜Ｃの乾燥処理のみを行い、急速熱処理は行わなかった。更には、［工程−１６０］と同様の工程において、強誘電体薄膜を成膜した後、１５０〜２５０゜Ｃの乾燥処理のみを行い、急速熱処理は行わなかった。また、［工程−１７０］と同様の工程において、ＲＴＡ処理を１回、実行した後、ファーネスアニール処理を施した。尚、ＲＴＡ処理の条件を酸素ガス雰囲気中で６５０〜７００゜Ｃ、６０秒間とし、ファーネスアニール処理の条件を、温度７００゜Ｃの酸素ガス雰囲気中での１時間の処理とした。
【００６７】
こうして得られた不揮発性メモリのＩ−Ｖ特性を、図５に示す。
【００６８】
（比較例２）
比較例２においては、実施の形態２、実施の形態３、実施の形態４と同様の方法で不揮発性メモリを製造した。但し、下部電極３１を白金（Ｐｔ）から構成した。更には、強誘電体層３２を４層の強誘電体薄膜から構成し、各強誘電体薄膜の厚さを３０ｎｍとした不揮発性メモリ、強誘電体層３２を５層の強誘電体薄膜から構成し、各強誘電体薄膜の厚さを２４ｎｍとした不揮発性メモリも作製した。
【００６９】
こうして得られた不揮発性メモリのＩ−Ｖ特性を図６に示す。尚、図６において、点線（２Ｌ）、細かい点線（３Ｌ）、実線（４Ｌ）、一点鎖線（５Ｌ）、二点鎖線（６Ｌ）は、それぞれ、強誘電体層３２を２層の強誘電体薄膜（厚さ：６０ｎｍ）から構成した場合、強誘電体層３２を３層の強誘電体薄膜（厚さ：４０ｎｍ）から構成した場合、強誘電体層３２を４層の強誘電体薄膜（厚さ：３０ｎｍ）から構成した場合、強誘電体層３２を５層の強誘電体薄膜（厚さ：２４ｎｍ）から構成した場合、強誘電体層３２を６層の強誘電体薄膜（厚さ：２０ｎｍ）から構成した場合の、不揮発性メモリのＩ−Ｖ特性である。
【００７０】
図４と図５の比較から、本発明により得られた不揮発性メモリは、比較例１にて得られた不揮発性メモリよりも格段にリーク電流が減少していることが判る。
また、本発明により得られた不揮発性メモリにおいては、強誘電体薄膜の膜厚が薄くなるほど、リーク電流が減少していることが判るし、強誘電体層全体の厚さが同じでも、実施の形態２に比較して、実施の形態１にて得られた不揮発性メモリの方がリーク電流が減少していることが判る。
【００７１】
また、図４と図６の比較から、下部電極を白金（Ｐｔ）から構成すると、リーク電流を少なくすることができることが判る。然るに、下部電極３１とコンタクトプラグ１８との間のコンタクト抵抗値を公知のケルビン４端子法、及び、下部電極３１とコンタクトプラグ１８とを直列に数十個〜数千個並べたコンタクトチェーンにより測定したところ、実施の形態２にて得られた不揮発性メモリにあっては、線型なＩ−Ｖ特性を示し、直径０．２５μｍのコンタクトプラグ１８のコンタクト抵抗値は約１８０Ωという値が得られたのに対して、比較例２（強誘電体層３２を３層の強誘電体薄膜（厚さ：４０ｎｍ）から構成した場合）にて得られた不揮発性メモリにあっては、線型なＩ−Ｖ特性を示さず、直径０．２５μｍのコンタクトプラグ１８のコンタクト抵抗値は数キロΩという値しか得られなかった。即ち、実施の形態２にて得られた不揮発性メモリにあっては、コンタクトプラグ１８は酸化されていなかったが、比較例２にて得られた不揮発性メモリにあっては、コンタクトプラグ１８に酸化が生じていた。また、実施の形態２にて得られた不揮発性メモリにあっては、断面観察を行ったところ、コンタクトプラグ１８に何ら異常は認められなかったが、比較例２にて得られた不揮発性メモリにあっては、コンタクトプラグ１８に酸化に起因した膨張が認められた。
【００７２】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。
【００７３】
例えば、ＳｒＢｉ_２Ｔａ_２Ｏ_９から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７４】
［表３］

【００７５】
あるいは又、ＳｒＢｉ_２Ｔａ_２Ｏ_９から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。
【００７６】
［表４］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ_２Ｔａ_２Ｏ_９
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【００７７】
［表５］
ゾル−ゲル法による形成

【００７８】
［表６］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ_２Ｔａ_２Ｏ_９セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ^２
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ_２の流量比＝２／１〜９／１
【００７９】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８０】
［表７］
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ_２＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【００８１】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００８２】
［表８］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ^２）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【００８３】
【発明の効果】
本発明においては、下部電極をＩｒあるいは導電性酸化物から構成し、強誘電体層を強誘電体薄膜の積層構造とすることによって、リーク電流の減少、低減、コンタクトプラグの酸化防止を達成することができる。更には、下部電極近傍における強誘電体薄膜の膜厚を上部電極近傍における強誘電体薄膜の膜厚よりも薄くすることにより、リーク電流密度を一層低減することができる。しかも、従来、Ｐｔから成る下部電極において達成されていたリーク電流密度と同等のレベルを実現できる。その結果、下部電極材料の選択肢が増え、高集積化のためのキャパシタ構造デザイン、セル構造デザインの幅を広げることができる。
【図面の簡単な説明】
【図１】図１の（Ａ）及び（Ｂ）は、それぞれ、本発明の強誘電体型不揮発性半導体メモリの模式的な一部断面図、及び、強誘電体層等の一部分を拡大した模式的断面図である。
【図２】図２の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図３は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】発明の実施の形態１〜発明の実施の形態４にて得られた強誘電体型不揮発性半導体メモリのＩ−Ｖ特性を示すグラフである。
【図５】比較例１にて得られた強誘電体型不揮発性半導体メモリのＩ−Ｖ特性を示すグラフである。
【図６】比較例２にて得られた強誘電体型不揮発性半導体メモリのＩ−Ｖ特性を示すグラフである。
【図７】図７は、本発明の強誘電体型不揮発性半導体メモリの製造方法の流れ図である。
【図８】図８の（Ａ）及び（Ｂ）は、それぞれ、強誘電体型不揮発性半導体メモリの等価回路図、及び、強誘電体のＰ−Ｅヒステリシスループ図である。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７・・・開口部、１８・・・コンタクトプラグ、２０・・・拡散バリア層、２１・・・密着層、２２・・・絶縁膜、３１・・・下部電極３１、３２・・・強誘電体層、３２Ａ，３２Ｂ，３２Ａ_１，３２Ａ_２，３２Ａ_３，３２Ｂ_１，３２Ｂ_２，３２Ｂ_３・・・強誘電体薄膜、１３２・・・第１の強誘電体薄膜群、２３２・・・第２の強誘電体薄膜群、３３・・・上部電極、３４・・・絶縁層、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線

Claims (20)

1. （Ａ）Ｉｒから成る下部電極、
   （Ｂ）該下部電極上に形成された強誘電体層、及び、
   （Ｃ）該強誘電体層上に形成された上部電極、
   から構成された強誘電体型不揮発性半導体メモリであって、
   該強誘電体層は、下部電極側に位置し、少なくとも１層の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された少なくとも１層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、
   第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さよりも薄いことを特徴とする強誘電体型不揮発性半導体メモリ。
2. 強誘電体層は、４層乃至９層の強誘電体薄膜から構成されており、
   第１の強誘電体薄膜群は、１層乃至３層の強誘電体薄膜から構成されており、第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、
   第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
3. 強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
4. 強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９から成ることを特徴とする請求項３に記載の強誘電体型不揮発性半導体メモリ。
5. （Ａ）導電性酸化物から成る下部電極、
   （Ｂ）該下部電極上に形成された強誘電体層、及び、
   （Ｃ）該強誘電体層上に形成された上部電極、
   から構成された強誘電体型不揮発性半導体メモリであって、
   該強誘電体層は、下部電極側に位置し、少なくとも１層の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された少なくとも１層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、
   第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さよりも薄いことを特徴とする強誘電体型不揮発性半導体メモリ。
6. 導電性酸化物は、ＩｒＯ_Ｘ、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＳｒＣｏＯ_３から成る群から選択された少なくとも１種類の導電性酸化物から成ることを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。
7. 強誘電体層は、４層乃至９層の強誘電体薄膜から構成されており、
   第１の強誘電体薄膜群は、１層乃至３層の強誘電体薄膜から構成されており、第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、
   第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。
8. 強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。
9. 強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９から成ることを特徴とする請求項８に記載の強誘電体型不揮発性半導体メモリ。
10. （Ａ）Ｉｒから成る下部電極、
    （Ｂ）該下部電極上に形成された強誘電体層、及び、
    （Ｃ）該強誘電体層上に形成された上部電極、
    から構成され、
    該強誘電体層は、Ｎ層（但し、Ｎ≧２）の強誘電体薄膜から成る積層構造から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
    （ａ）基体上に下部電極を形成する工程と、
    （ｂ）該下部電極上に、第１層目の強誘電体材料薄膜を成膜した後、該第１層目の強誘電体材料薄膜に急速熱処理を施し、第１層目の強誘電体薄膜を得る工程と、
    （ｃ）第ｎ層目（但し、ｎ＝１，２・・・Ｎ−１）の強誘電体薄膜上に、第（ｎ＋１）層目の強誘電体材料薄膜を成膜した後、該第（ｎ＋１）層目の強誘電体材料薄膜に急速熱処理を施し、第（ｎ＋１）層目の強誘電体薄膜を得る工程を（Ｎ−１）回繰り返し、Ｎ層の強誘電体薄膜を得る工程と、
    （ｄ）Ｎ層の強誘電体薄膜にファーネスアニール処理を施し、Ｎ層の強誘電体薄膜から成る積層構造から構成された強誘電体層を得る工程と、
    （ｅ）強誘電体層上に上部電極を形成する工程、
    から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
11. ２≦Ｎ≦１０であり、
    各強誘電体薄膜の厚さは、１×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項１０に記載の強誘電体型不揮発性半導体メモリの製造方法。
12. ４≦Ｎ≦９であり、
    強誘電体層は、下部電極側に位置し、ｍ層（但し、ｍ＝１，２，３のいずれか）の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された（Ｎ−ｍ）層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、
    第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、
    第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項１０に記載の強誘電体型不揮発性半導体メモリの製造方法。
13. 強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項１０に記載の強誘電体型不揮発性半導体メモリの製造方法。
14. 強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９から成ることを特徴とする請求項１３に記載の強誘電体型不揮発性半導体メモリの製造方法。
15. （Ａ）導電性酸化物から成る下部電極、
    （Ｂ）該下部電極上に形成された強誘電体層、及び、
    （Ｃ）該強誘電体層上に形成された上部電極、
    から構成され、
    該強誘電体層は、Ｎ層（但し、Ｎ≧２）の強誘電体薄膜から成る積層構造から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
    （ａ）基体上に下部電極を形成する工程と、
    （ｂ）該下部電極上に、第１層目の強誘電体材料薄膜を成膜した後、該第１層目の強誘電体材料薄膜に急速熱処理を施し、第１層目の強誘電体薄膜を得る工程と、
    （ｃ）第ｎ層目（但し、ｎ＝１，２・・・Ｎ−１）の強誘電体薄膜上に、第（ｎ＋１）層目の強誘電体材料薄膜を成膜した後、該第（ｎ＋１）層目の強誘電体材料薄膜に急速熱処理を施し、第（ｎ＋１）層目の強誘電体薄膜を得る工程を（Ｎ−１）回繰り返し、Ｎ層の強誘電体薄膜を得る工程と、
    （ｄ）Ｎ層の強誘電体薄膜にファーネスアニール処理を施し、Ｎ層の強誘電体薄膜から成る積層構造から構成された強誘電体層を得る工程と、
    （ｅ）強誘電体層上に上部電極を形成する工程、
    から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
16. 導電性酸化物は、ＩｒＯ_Ｘ、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＳｒＣｏＯ_３から成る群から選択された少なくとも１種類の導電性酸化物から成ることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリの製造方法。
17. ２≦Ｎ≦１０であり、
    各強誘電体薄膜の厚さは、１×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリの製造方法。
18. ４≦Ｎ≦９であり、
    強誘電体層は、下部電極側に位置し、ｍ層（但し、ｍ＝１，２，３のいずれか）の強誘電体薄膜から成る第１の強誘電体薄膜群と、上部電極側に位置し、第１の強誘電体薄膜群上に積層された（Ｎ−ｍ）層の強誘電体薄膜から成る第２の強誘電体薄膜群とから構成されており、
    第１の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、１×１０^−８ｍ乃至２×１０^−８ｍであり、
    第２の強誘電体薄膜群を構成する強誘電体薄膜の厚さは、３×１０^−８ｍ乃至６×１０^−８ｍであることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリの製造方法。
19. 強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成ることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリの製造方法。
20. 強誘電体薄膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９又はＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９から成ることを特徴とする請求項１９に記載の強誘電体型不揮発性半導体メモリの製造方法。

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