JP2004186518A - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents
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Abstract
【課題】キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリを提供する。
【解決手段】強誘電体型不揮発性半導体メモリは、選択用トランジスタTR、層間絶縁層16、コンタクトプラグ18A、キャパシタ部、及び、配線26から成り、キャパシタ部は、下部電極21、強誘電体層22及び上部電極23から成り、下部電極21と強誘電体層22と上部電極23とは所定の平面形状にパターニングされており、キャパシタ部が形成されていない層間絶縁層16の部分には絶縁層25が形成されており、上部電極23の頂面は絶縁層24から露出しており、配線26は上部電極23の頂面から絶縁層25上を延在している。
【選択図】 図1
【解決手段】強誘電体型不揮発性半導体メモリは、選択用トランジスタTR、層間絶縁層16、コンタクトプラグ18A、キャパシタ部、及び、配線26から成り、キャパシタ部は、下部電極21、強誘電体層22及び上部電極23から成り、下部電極21と強誘電体層22と上部電極23とは所定の平面形状にパターニングされており、キャパシタ部が形成されていない層間絶縁層16の部分には絶縁層25が形成されており、上部電極23の頂面は絶縁層24から露出しており、配線26は上部電極23の頂面から絶縁層25上を延在している。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、所謂FeRAMとも呼ばれる強誘電体型不揮発性半導体メモリ及びその製造方法に関する。
【0002】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する場合がある)は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【0003】
この強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと呼ぶ場合がある)の等価回路図を図15の(A)に示す。尚、図15の(A)においては、2つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部FC1,FC2と選択用トランジスタTR1,TR2とから構成されている。そして、選択用トランジスタTR1,TR2の一方のソース/ドレイン領域はキャパシタ部FC1,FC2の一端に接続され、キャパシタ部FC1,FC2の他端はプレート線PL1,PL2に接続されている。また、選択用トランジスタTR1,TR2の他方のソース/ドレイン領域はビット線BLに接続され、選択用トランジスタTR1,TR2のゲート電極はワード線WL1,WL2に接続されている。
【0004】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図15の(B)に示す強誘電体のP−Eヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき+Pr、マイナス方向の外部電界が印加されたとき−Prとなる。ここで、残留分極が+Prの状態(図15の(B)の「D」参照)の場合を「0」とし、残留分極が−Prの状態(図15の(B)の「A」参照)の場合を「1」とする。
【0005】
「1」あるいは「0」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図15の(B)の「C」の状態となる。このとき、データが「0」であれば、強誘電体層の分極状態は、「D」から「C」の状態に変化する。一方、データが「1」であれば、強誘電体層の分極状態は、「A」から「B」を経由して「C」の状態に変化する。
データが「0」の場合には、強誘電体層の分極反転は生じない。一方、データが「1」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を0にすると、データが「0」のときでも「1」のときでも、強誘電体層の分極状態は図15の(B)の「D」の状態となってしまう。即ち、読出し時、データ「1」は、一旦、破壊されてしまう。それ故、データが「1」の場合、マイナス方向の外部電界を印加して、「D」、「E」という経路で「A」の状態とし、データ「1」を再度書き込む。
【0006】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【0007】
従来のスタック型キャパシタ構造を有する不揮発性メモリにおいては、図14に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極21と、その上に形成された強誘電体層22と、強誘電体層22上に形成された上部電極23から構成されている。下部電極21は層間絶縁層16上に形成され、下部電極21と層間絶縁層16との間には拡散バリア層20が形成されている。
また、選択用トランジスタTRの一方のソース/ドレイン領域15Aと下部電極21とを接続するために、層間絶縁層16にはコンタクトプラグ18Aが形成されている。このコンタクトプラグ18Aは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図14中、参照番号25は絶縁層、参照番号10は半導体基板、参照番号11は素子分離領域、参照番号12はゲート絶縁膜、参照番号13はゲート電極、参照番号14はゲートサイドウオール、参照番号18Bはビット線BLと他方のソース/ドレイン領域15Bを接続する接続孔、符号WLはワード線である。
【0008】
ところで、強誘電体材料は主に酸化物であり、例えば、強誘電体層22の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【0009】
そして、このような熱処理によって下部電極21を構成する材料の原子とコンタクトプラグ18Aを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、TiNやTaN、TiAlNから成る拡散バリア層20を設けている。
【0010】
また、このような熱処理において、酸素が下部電極21を通してコンタクトプラグ18Aにまで達すると、下部電極21とコンタクトプラグ18Aの境界領域近傍のコンタクトプラグ18Aの部分が酸化して不導通となるといった問題や、下部電極21とコンタクトプラグ18Aとの間の密着低下といった問題が生じる。更には、拡散バリア層20を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極21と拡散バリア層20との間の密着低下、層間絶縁層16と拡散バリア層20との間の密着低下といった問題が生じる。
【0011】
そのため、下部電極21を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、IrやIrO2等の貴金属系材料が用いられる。尚、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極21と拡散バリア層20とを組み合わせた積層構造を採用することが多い。
【0012】
【発明が解決しようとする課題】
ところで、従来の不揮発性メモリにあっては、キャパシタ部を形成した後、キャパシタ部を含む全面に絶縁層25を形成し、次いで、上部電極23の上方の絶縁層25に開口部127を形成し、開口部127内を含む絶縁層25上に配線層を形成する。その後、配線層をパターニングすることで配線126(プレート線PL)を形成している。あるいは又、開口部127内にCVD法にて導電材料を埋め込み、次いで、絶縁層25上に配線層を形成した後、配線層をパターニングすることで配線126(プレート線PL)を形成している。
【0013】
しかしながら、これらの方法では、開口部127の形成時のフォトリソグラフィ技術におけるフォトマスクの合わせ裕度を或る値以上とする必要があり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが困難である。
【0014】
また、開口部127内にCVD法にてコンタクトホールを形成する際、CVD法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層22に損傷が発生する場合がある。
【0015】
従って、本発明の目的は、不揮発性メモリの縮小化、キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【0016】
【課題を解決するための手段】
上記の目的を達成するための本発明の第1の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする。
【0017】
上記の目的を達成するための本発明の第2の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在しており、
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されており、
キャパシタ部保護膜上にはエッチング保護層が形成されていることを特徴とする。
【0018】
上記の目的を達成するための本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
(a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面に絶縁層を形成した後、絶縁層の平坦化処理を行い、上部電極の頂面を絶縁層から露出させる工程と、
(f)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【0019】
上記の目的を達成するための本発明の第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
(a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面にキャパシタ部保護膜を形成した後、該キャパシタ部保護膜上にエッチング保護層を形成し、次いで、該エッチング保護層上に絶縁層を形成する工程と、
(f)エッチングによる絶縁層の平坦化処理を行い、次いで、上部電極の頂面上方のエッチング保護層をエッチングによって除去し、以て、上部電極の頂面上のキャパシタ部保護膜を露出させる工程と、
(g)上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とし、且つ、上部電極の頂面を絶縁層から露出させる工程と、
(h)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【0020】
本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、上部電極の頂面は絶縁層から露出し、あるいは又、上部電極の頂面を絶縁層から露出させるが、これらの場合、上部電極の頂面と絶縁層の頂面とが略同一仮想平面内に存在してもよいし、上部電極の頂面が絶縁層から突出した状態であってもよい。また、少なくとも上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態には、上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態から上部電極の側壁の全てがキャパシタ部保護膜で被覆されている状態までが包含される。更には、下部電極は少なくともコンタクトプラグの頂面上に形成されていればよく(即ち、キャパシタ部は少なくともコンタクトプラグの頂面上に形成されていればよく)、下部電極はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい(即ち、キャパシタ部はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい)。
【0021】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにあっては、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部が、キャパシタ部保護膜で被覆されていることが、キャパシタ部が形成された後の各種の工程(例えば、MOS型トランジスタ素子のSiO2/Si界面における界面トラップ密度を低減させるために、N2ガス/H2ガス(5体積%)から成るフォーミングガス中で400〜450゜Cでのアニール処理を行うフォーミング工程)においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。また、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程(d)と(e)の間において、全面にキャパシタ部保護膜を形成し、前記工程(e)において、全面に絶縁層を形成した後、エッチングによる絶縁層の平坦化処理を行い、更に(あるいは、併せて)、上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、上部電極の頂面を絶縁層から露出させ、且つ、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とすることが、キャパシタ部が形成された後の各種の工程においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。
そして、これらの場合、キャパシタ部保護膜を構成する材料として、具体的には、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN、AlN及びIrNXから成る群から選択された少なくとも1種類の材料を挙げることができる。キャパシタ部保護膜は、これらの材料に基づく1層構成であってもよいし、多層構成であってもよい。
【0022】
本発明の第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることが好ましい。また、エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度より遅いことが好ましく、あるいは又、キャパシタ部保護膜を構成する材料として、具体的には、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN、AlN及びIrNXから成る群から選択された少なくとも1種類の材料を挙げることができ、エッチング保護層を構成する材料としてSiNを挙げることができる。尚、キャパシタ部保護膜は、これらの材料に基づく1層構成であってもよいし、多層構成であってもよい。また、エッチング保護層は、SiNに限定するものではないが、CVD法等の段差被覆性に優れた成膜方法にて形成することが望ましい。(キャパシタ部保護膜を構成する材料,エッチング保護層を構成する材料)の組合せとして、(Al2O3,SiN)、(ZrO2,SiN)、(HfO2,SiN)、(TiOX,SiN)、(TaOX,SiN)、(AlN,SiN)、(IrNX,SiN)を挙げることができる。
【0023】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにおいては、少なくともコンタクトプラグの頂面上に拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有する構成とすることが好ましい。
【0024】
また、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリにおいても、少なくともコンタクトプラグの頂面上には拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面上のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている。一方、拡散バリア層がコンタクトプラグの頂面上から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし(この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている)、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている場合もある。本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにおいてキャパシタ部保護膜を設ける場合も同様である。
【0025】
また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程(c)と(d)の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することが好ましい。あるいは又、前記工程(c)と(d)の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、前記工程(d)において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることが望ましい。但し、拡散バリア層の形成は、これに限定するものではなく、パターニングされた拡散バリア層をコンタクトプラグの頂面上及び層間絶縁層上に形成した後、拡散バリア層上に下部電極形成層を形成してもよい。
【0026】
高温酸素ガス雰囲気中での強誘電体薄膜の結晶化の際、下部電極を構成する材料の原子とコンタクトプラグを構成する材料の原子との相互拡散が生じると、強誘電体型不揮発性半導体メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、上述のとおり拡散バリア層を設けることが望ましい。拡散バリア層を構成する材料として、TiNやTaN、TiAlNを挙げることができる。
【0027】
本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリにおいては、下部電極と強誘電体層と上部電極とは、略同一の平面形状を有する形態とすることができる。あるいは又、少なくとも上部電極の側壁にはテーパーが付されていることが好ましく、更には、強誘電体層及び下部電極の側壁にもテーパーが付されていることが一層好ましい。また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とする形態とすることができる。あるいは又、前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付ける形態とすることが好ましく、強誘電体層及び下部電極の側壁にもテーパーを付けることが一層好ましい。これによって、不揮発性メモリの一層の縮小化、キャパシタ部の面積の一層の低減を達成することができる。
【0028】
配線を形成する際には、上部電極に対する配線形成時の合わせずれを考慮しなければならない。上部電極に対する配線に合わせずれが存在する場合であっても配線が上部電極の頂面を覆っていなければならないので、この合わせずれ量を考慮して、配線の大きさ(幅)を上部電極の大きさ(幅)よりも大きく(広く)しておく必要がある。従って、上部電極の幅と下部電極の幅が殆ど同じ程度の場合には、配線の幅は、上部電極の幅(即ち、キャパシタ部の大きさあるいは幅)によって決定される。
【0029】
少なくとも上部電極の側壁にテーパーを付せば、即ち、上部電極の頂面の幅を狭くしておけば、配線と上部電極の接続面が小さくなるので、その分、配線の幅を狭くすることができる。特に、少なくとも上部電極の側壁にテーパーを付すことによって生じる上部電極の頂面の射影像と下部電極の射影像のずれ量を、上部電極に対する配線の合わせずれ量以上に設定しておけば、キャパシタ部の平面的な幅が下部電極の幅で決定されるようにレイアウトすることができる。それ故、配線によってキャパシタ部の面積は増加しない。
【0030】
少なくとも上部電極の側壁にテーパーを付す場合、キャパシタ部の下方の方がキャパシタ部の断面積が大きくなるので、上部電極よりも下部電極を薄くしておいた方が強誘電体層の面積を大きくすることができ、キャパシタ容量値を大きくすることができる。従って、上部電極の厚さを下部電極の厚さよりも厚くしておいた方が有利である。しかも、上部電極を厚くした方がテーパーが付き易い。上部電極のみにテーパーを付ける場合にも同様である。具体的には、上部電極の厚さをtU、下部電極の厚さをtLとしたとき、tU≧150nm、tL≦150nm、好ましくは、tU≧250nm、tL≦100nmとすることが望ましい。
【0031】
上部電極の厚さを下部電極の厚さよりも厚くするもう1つの利点は、絶縁層の平坦化のマージンを大きくできる点にある。絶縁層を平坦化する工程において、絶縁層若しくはキャパシタ部保護膜の上端は、上部電極の側壁の少なくとも下部の高さに位置する必要がある。上部電極の厚さが薄い場合には、絶縁層の平坦化のマージンが小さい。上部電極を比較的厚くした場合には、絶縁層の平坦化のマージンを大きく取ることができる。
【0032】
尚、キャパシタ部の特性上必要とされるキャパシタ容量値は決まっているので、下部電極の大きさが所定の大きさとなるように、予め、上部電極を形成する際のエッチングマスクの大きさを最適化しておく必要がある。
【0033】
本発明において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ir、IrO2-X、IrO2-X/Ir、SrIrO3、Ir/Ir−Hf、Ru、RuO2-X、SrRuO3、Pt、Pt/IrO2-X、Pt/RuO2-X、Pd、Pt/Tiの積層構造、Pt/Taの積層構造、Pt/Ti/Taの積層構造、La0.5Sr0.5CoO3(LSCO)、Pt/LSCOの積層構造、YBa2Cu3O7を挙げることができる。ここで、Xの値は、0≦X<2である。尚、積層構造においては、「/」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する下部電極形成層及び上部電極を構成する上部電極形成層を形成した後、上部電極形成層、下部電極形成層をパターニングすればよい。上部電極形成層、下部電極形成層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、MOCVD法、あるいはパルスレーザアブレーション法といった上部電極形成層、下部電極形成層を構成する材料に適した方法にて適宜行うことができる。また、上部電極形成層、下部電極形成層のパターニングは、例えばイオンミーリング法やRIE法にて行うことができる。
【0034】
本発明における強誘電体薄膜を構成する材料として、ビスマス層状化合物、より具体的には、Bi系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Bi系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン(O等)元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Bi系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式(Bi2O2)2+(Am-1BmO3m+1)2-で表すことができる。ここで、「A」は、Bi、Pb、Ba、Sr、Ca、Na、K、Cd等の金属から構成された群から選択された1種類の金属を表し、「B」は、Ti、Nb、Ta、W、Mo、Fe、Co、Crから成る群から選択された1種類、若しくは複数種の任意の比率による組み合わせを表す。また、mは1以上の整数である。
【0035】
あるいは又、強誘電体薄膜を構成する材料は、
(BiX,Sr1-X)2(SrY,Bi1-Y)(TaZ,Nb1-Z)2Od 式(1)
(但し、0.9≦X≦1.0、0.7≦Y≦1.0、0≦Z≦1.0、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体薄膜を構成する材料は、
BiXSrYTa2Od 式(2)
(但し、X+Y=3、0.7≦Y≦1.3、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式(1)若しくは式(2)で表される結晶相を主たる結晶相として85%以上含んでいることが一層好ましい。尚、式(1)中、(BiX,Sr1-X)の意味は、結晶構造における本来Biが占めるサイトをSrが占め、このときのBiとSrの割合がX:(1−X)であることを意味する。また、(SrY,Bi1-Y)の意味は、結晶構造における本来Srが占めるサイトをBiが占め、このときのSrとBiの割合がY:(1−Y)であることを意味する。式(1)若しくは式(2)で表される結晶相を主たる結晶相として含む強誘電体薄膜を構成する材料には、Biの酸化物、TaやNbの酸化物、Bi、TaやNbの複合酸化物が若干含まれている場合もあり得る。
【0036】
あるいは又、強誘電体薄膜を構成する材料は、
BiX(Sr,Ca,Ba)Y(TaZ,Nb1-Z)2Od 式(3)
(但し、1.7≦X≦2.5、0.6≦Y≦1.2、0≦Z≦1.0、8.0≦d≦10.0)で表される結晶相を含んでいてもよい。尚、「(Sr,Ca,Ba)」は、Sr、Ca及びBaから構成された群から選択された1種類の元素を意味する。これらの各式で表される強誘電体薄膜を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Bi2SrTa2O9(タンタル酸ストロンチウムビスマス)、Bi2SrNb2O9(ニオブ酸ストロンチウムビスマス)、Bi2BaTa2O9(タンタル酸バリウムビスマス)、Bi2BaNb2O9(ニオブ酸バリウムビスマス)、Bi2Sr(Ta,Nb)2O9(ニオブ酸タンタル酸ストロンチウムビスマス)等を挙げることができる。あるいは又、強誘電体材料として、Bi4SrTi4O15(チタン酸ストロンチウムビスマス)、Bi3TiNbO9(ニオブ酸ビスマスチタン)、Bi3TiTaO9(タンタル酸ビスマスチタン)、Bi4Ti3O12(チタン酸ビスマス)、(Bi,La)4Ti3O12(チタン酸ランタンビスマス)、Bi2PbTa2O9(タンタル酸ビスマス鉛)等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【0037】
あるいは又、強誘電体材料として、PbTiO3(チタン酸鉛)、BaTiO3(チタン酸バリウム)、LiNbO3(ニオブ酸リチウム)、LiTaO3(タンタル酸リチウム)、YMnO3(マンガン酸イットリウム)、ペロブスカイト型構造を有するPbZrO3とPbTiO3の固溶体であるチタン酸ジルコン酸鉛[PZT,Pb(Zr1-y,Tiy)O3(但し、0<y<1)]、PZTにLaを添加した金属酸化物であるPLZT[(Pb,La)(Zr,Ti)O3(チタン酸ジルコン酸ランタン鉛)]、あるいはPZTにNbを添加した金属酸化物であるPNZT、PZTにストロンチウム(Sr)を添加した金属酸化物であるPSZT[(Pb,Sr)(ZrX,TiY)O3]、これらの混合物を挙げることができる。
【0038】
以上に説明した強誘電体薄膜を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【0039】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、上部電極形成層、下部電極形成層のパターニングと一緒に、強誘電体薄膜をパターニングすればよい。強誘電体薄膜の形成は、例えば、MOCVD法、ビスマス−酸素結合を有するビスマス有機金属化合物(ビスマスアルコキシド化合物)を原料としたMOD(Metal Organic Decomposition)法、LSMCD(Liquid SourceMist Chemical Deposition)法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング(RIE)法にて行うことができる。
【0040】
選択用トランジスタは、例えば、周知のMIS型FETやMOS型FETから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層や絶縁層は、例えば、酸化シリコン(SiO2)、窒化シリコン(SiN)、SiON、SOG、NSG、BPSG、PSG、BSGあるいはLTOから構成することができる。配線は、アルミニウムあるいはアルミニウム合金から構成することができ、あるいは又、上述した下部電極や上部電極を構成する材料から適宜選択すればよく、具体的には、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造を例示することができる。
【0041】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、従来の強誘電体型不揮発性半導体メモリと異なり、配線が上部電極の頂面から絶縁層上を延在しているので、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となる。しかも、従来の強誘電体型不揮発性半導体メモリのように、絶縁層に設けられた開口部内にCVD法にて導電材料を埋め込む必要が無いので、CVD法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。
【0042】
また、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法と同様に、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となるし、上述のとおり、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。しかも、キャパシタ部保護膜上にはエッチング保護層が形成されているが故に、エッチングによる絶縁層の平坦化処理を行ったとき、強誘電体層の側壁が露出することを防止でき、その結果、優れた特性、高い信頼性を有する強誘電体型不揮発性半導体メモリを得ることができる。
【0043】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。
【0044】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する)、及び、本発明の第1の態様に係る不揮発性メモリの製造方法に関する。
【0045】
実施の形態1の不揮発性メモリは、模式的な一部断面図を図1に示すように、選択用トランジスタTR、層間絶縁層16、コンタクトプラグ18A、キャパシタ部、及び、配線26から構成されている。ここで、選択用トランジスタTRはシリコン半導体基板から成る半導体基板10に形成されており、SiO2系材料から成る層間絶縁層16は選択用トランジスタTRを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ18Aは、層間絶縁層16に形成された開口部17内に設けられ、選択用トランジスタTRの一方のソース/ドレイン領域15Aに接続されている。
【0046】
キャパシタ部は、少なくともコンタクトプラグ18Aの頂面上に形成された(具体的には、コンタクトプラグ18Aの頂面上から層間絶縁層16の上に亙って形成された)下部電極21と、下部電極21上に形成された強誘電体層22と、強誘電体層22上に形成された上部電極23から構成されている。そして、下部電極21と強誘電体層22と上部電極23とは、所定の平面形状にパターニングされている。より具体的には、下部電極21と強誘電体層22と上部電極23とは、略同一の平面形状を有するようにパターニングされている。下部電極21は、酸素拡散防止能を有する導電性材料(より具体的にはIr/Ir−Hf)から成る。強誘電体層22はSBT(SrBi2Ta2O9)から成り、上部電極23は白金(Pt)から成る。
【0047】
また、キャパシタ部が形成されていない層間絶縁層16の部分には、SiO2から成る絶縁層25が形成されている。そして、上部電極23の頂面は絶縁層25から露出(突出)しており、Irから成る配線26は、上部電極23の頂面から絶縁層25の上を延在している。
【0048】
更には、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部は、Al2O3から成るキャパシタ部保護膜24で被覆されている。
【0049】
また、少なくともコンタクトプラグ18Aの頂面上には、TiNから成る拡散バリア層20が形成されている。より具体的には、拡散バリア層20はコンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されており、拡散バリア層20と下部電極21とは略同一の平面形状を有し、拡散バリア層20の側壁もキャパシタ部保護膜24で被覆されている。
【0050】
以下、半導体基板等の模式的な一部断面図である図2の(A)、(B)、図3の(A)、(B)及び図4を参照して、実施の形態1の不揮発性メモリの製造方法を説明する。
【0051】
[工程−100]
先ず、選択用トランジスタTRとして機能するMOS型トランジスタをシリコン半導体基板から成る半導体基板10に形成する。そのために、例えばLOCOS構造を有する素子分離領域11を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、LOCOS構造とトレンチ構造の組合せとしてもよい。その後、半導体基板10の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜12を形成する。次いで、不純物がドーピングされたポリシリコン層をCVD法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極13を形成する。このゲート電極13はワード線WLを兼ねている。尚、ゲート電極13をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板10にイオン注入を行い、LDD構造を形成する。その後、全面にCVD法にてSiO2層を形成した後、このSiO2層をエッチバックすることによって、ゲート電極13の側面にゲートサイドウオール14を形成する。次いで、半導体基板10にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース/ドレイン領域15A,15Bを形成する。
【0052】
[工程−110]
次いで、全面にSiO2から成る下層層間絶縁層をCVD法にて形成した後、化学的/機械的研磨法(CMP法)にて下層層間絶縁層を研磨する。その後、ソース/ドレイン領域15Bの上方の下層層間絶縁層にリソグラフィ技術及びRIE法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をCVD法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線BLを形成することができる。ビット線BLとソース/ドレイン領域15Bとは、下層層間絶縁層に形成された接続孔18Bを介して接続されている。
その後、BPSGから成る上層層間絶縁層をCVD法にて全面に形成する。尚、BPSGから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば900゜C×20分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばCMP法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層16と呼ぶ。
【0053】
[工程−120]
その後、ソース/ドレイン領域15Aの上方の層間絶縁層16に開口部17をRIE法にて形成した後、選択用トランジスタTRの一方のソース/ドレイン領域15Aに接続されたコンタクトプラグ18Aを開口部17内に形成する。こうして、図2の(A)に示す構造を得ることができる。コンタクトプラグ18Aの頂面は層間絶縁層16の表面と略同じ平面に存在している。また、ビット線BLは、コンタクトプラグ18Aと接しないように、図面の紙面左右方向に延びている。タングステンにて開口部17を埋め込み、コンタクトプラグ18Aを形成する条件を、以下の表1に例示する。尚、タングステンにて開口部17を埋め込む前に、Ti層及びTiN層を順に例えばマグネトロンスパッタリング法にて開口部17内を含む層間絶縁層16の上に形成することが好ましい。ここで、Ti層及びTiN層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンCVD法における半導体基板10の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ti層及びTiN層の図示は省略している。層間絶縁層16上のタングステン層、TiN層、Ti層は、CMP法にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【0054】
[表1]
Ti層(厚さ:5nm)のスパッタリング条件
プロセスガス:Ar=35sccm
圧力 :0.52Pa
RFパワー :2kW
基板の加熱 :無し
TiN層(厚さ:50nm)のスパッタリング条件
プロセスガス:N2/Ar=100/35sccm
圧力 :1.0Pa
RFパワー :6kW
基板の加熱 :無し
タングステンのCVD形成条件
使用ガス:WF6/H2/Ar=40/400/2250sccm
圧力 :10.7kPa
形成温度:450゜C
タングステン層及びTiN層、Ti層のエッチング条件
第1段階のエッチング:タングステン層のエッチング
使用ガス :SF6/Ar/He=110:90:5sccm
圧力 :46Pa
RFパワー:275W
第2段階のエッチング:TiN層/Ti層のエッチング
使用ガス :Ar/Cl2=75/5sccm
圧力 :6.5Pa
RFパワー:250W
【0055】
[工程−130]
次に、コンタクトプラグ18Aの頂面上を含む層間絶縁層16上に、拡散バリア形成層20A、下部電極形成層21A、強誘電体薄膜22A及び上部電極形成層23Aを、順次、形成する(図2の(B)参照)。
【0056】
拡散バリア形成層20Aの形成方法として、例えば、DCマグネトロンスパッタリング法に基づき全面に厚さ30nmのTi層を成膜した後、RTA(Rapid Thermal Annealing)法によって750゜Cの窒素ガス雰囲気中で30秒間、このTi層に対して熱処理を施し、Ti層を窒化してTiN層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、TiN層を、例えば反応性スパッタリング法やCVD法等によって成膜してもよい。更には、拡散バリア形成層20Aを構成する材料もTiNに限られず、TaNやTiAlN等、強誘電体層22を形成する温度での相互拡散バリア効果を有する材料であればよい。
【0057】
また、下部電極形成層21Aの形成方法として、Hfを15atom%添加したIr−Hf膜を20nm、その上にIr膜を100nm、それぞれDCマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ir−Hf膜は密着層として機能する。図面においては、下部電極形成層21Aや下部電極21を1層で表した。
【0058】
尚、拡散バリア形成層20A及び下部電極形成層21Aを形成した後、下部電極形成層21A及び拡散バリア形成層20Aの緻密化と応力緩和のために、700゜Cの窒素ガス雰囲気中で30分の熱処理を施すことが好ましい。尚、この温度は、次の強誘電体薄膜22Aの形成(結晶化)と同じ温度である。
【0059】
更には、厚さ120nmのSBTから成る強誘電体薄膜22Aの形成方法として、ゾル−ゲル法を挙げることができる。具体的には、SBT前駆体溶液をスピン・オン法により塗布し、結晶化のために700゜Cの酸素ガス雰囲気中で熱処理を30分間行うという工程を3回繰り返すことで、強誘電体薄膜22Aを得ることができる。
【0060】
また、厚さ250nmのPtから成る上部電極形成層23Aの形成方法として、DCマグネトロンスパッタリング法を挙げることができる。
【0061】
[工程−140]
その後、ハードマスクを用いて、上部電極形成層23A、強誘電体薄膜22A及び下部電極形成層21A、更には、拡散バリア形成層20Aをパターニングして、下部電極21、強誘電体層22及び上部電極23の積層構造から成るキャパシタ部、並びに、下部電極21と層間絶縁層16との間に形成された拡散バリア層20を得る(図3の(A)参照)。上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表2に例示する。上部電極23、強誘電体層22、下部電極21及び拡散バリア層20は、略同一の平面形状を有する。即ち、キャパシタ部の側壁は概ね垂直である。
【0062】
[表2]
[上部電極形成層23Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[強誘電体薄膜22Aのエッチング条件]
同上
[下部電極形成層21Aのエッチング条件]
同上
[拡散バリア形成層20Aのエッチング条件]
同上
【0063】
尚、予め下部電極形成層及び拡散バリア形成層をパターニングして下部電極及び拡散バリア層を形成した後、下部電極上に強誘電体薄膜を形成し、強誘電体薄膜の高温酸素ガス雰囲気中での結晶化を行うと、拡散バリア層の側壁が酸化され、更には、拡散バリア層の内部に侵入した酸素がコンタクトプラグ18Aに達し、コンタクトプラグ18Aが酸化され、選択用トランジスタと下部電極との間の導通がとれなくなるという問題が生じる。然るに、実施の形態1にあっては、下部電極形成層21A及び拡散バリア形成層20Aをパターニングする以前に、下部電極形成層21A上に強誘電体薄膜22Aを形成し、次いで、結晶化のための高温酸素ガス雰囲気中での熱処理を行うので、酸素の侵入が下部電極形成層21Aによって阻止される結果、コンタクトプラグ18Aが酸化されるといった問題の発生を確実に回避することができる。
【0064】
[工程−150]
その後、ECRスパッタリング法により厚さ50nmのAl2O3から成るキャパシタ部保護膜24を全面に形成する(図3の(B)参照)。こうして、上部電極23の側壁、強誘電体層22の側壁、下部電極21の側壁及び拡散バリア層20の側壁をキャパシタ部保護膜24で被覆し、且つ、キャパシタ部保護膜24を層間絶縁層16上を延在させる。尚、このキャパシタ部保護膜24は、熱的に安定で、しかも、下部電極21等を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もECRスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばALD(Atomic Layer Deposition)法を採用することもできる。
【0065】
[工程−160]
次いで、キャパシタ部保護膜24上に、プラズマ−TEOS CVD法にてSiO2から成る絶縁層25を形成する。次に、CMP法やエッチバック法によって絶縁層25の上部を除去し、更に、エッチング法に基づき絶縁層25の平坦化処理を行い、併せて、上部電極23の頂面上のキャパシタ部保護膜24をエッチングによって除去し、上部電極23の頂面を絶縁層25から露出させ、且つ、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部をキャパシタ部保護膜24で被覆した状態とする(図4参照)。絶縁層25及びキャパシタ部保護膜24のエッチング条件を、以下の表3に例示する。尚、絶縁層25及びキャパシタ部保護膜24をエッチングする際の絶縁層25のエッチング速度をERINS、キャパシタ部保護膜24のエッチング速度をERPREVとしたとき、ERINS≒ERPREVである。
【0066】
[表3]
[絶縁層25のエッチング条件]
使用ガス:CHF3=100sccm
パワー :130W
圧力 :1.3Pa(10mTorr)
[キャパシタ部保護膜24のエッチング条件]
使用ガス:Cl2/BCl3=25/75sccm
パワー :100W
圧力 :1.3Pa(10mTorr)
【0067】
[工程−170]
その後、絶縁層25から露出した上部電極23の頂面から絶縁層25上に亙り配線26(プレート線PL)を形成する。具体的には、全面にスパッタリング法にIr層を成膜した後、Ir層をパターニングすればよい。こうして、図1に示した不揮発性メモリを得ることができる。尚、配線26は、図面の紙面垂直方向に延びている。その後、全面にパッシベーション膜(図示せず)を形成して、不揮発性メモリを完成させる。尚、配線層を形成する際、ロジック部にも同時に配線層を形成すればよいので、不揮発性メモリの製造工程の簡素化、製造コストの低減を図ることができるし、従来技術のように絶縁層25に開口部127を形成し、係る開口部127に接続孔を形成する際の強誘電体層22の損傷発生といった問題を回避することができる。
【0068】
例えば、MOD法やMOCVD法によって、Bi系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体薄膜22Aを形成してもよい。例えば、SrBi2Ta2O9から成る強誘電体薄膜22AのMOCVD法に基づく形成条件を以下の表4に例示する。尚、表4中、「thd」は、テトラメチルヘプタンジネートの略である。また、表4に示したソース原料はテトラヒドロフラン(THF)を主成分とする溶媒中に溶解されている。
【0069】
[表4]
【0070】
あるいは又、SrBi2Ta2O9から成る強誘電体薄膜22Aをパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはRFスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表5、表6、表7に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜22Aを形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成(又は、アニール処理)を繰り返せばよい。
【0071】
[表5]
パルスレーザアブレーション法による形成
ターゲット:SrBi2Ta2O9
使用レーザ:KrFエキシマレーザ(波長248nm、パルス幅25n秒、5Hz)
形成温度 :400〜800゜C
酸素濃度 :3Pa
【0072】
[表6]
【0073】
[表7]
RFスパッタリング法による形成
ターゲット:SrBi2Ta2O9セラミックターゲット
RFパワー:1.2W〜2.0W/ターゲット1cm2
雰囲気圧力:0.2〜1.3Pa
形成温度 :室温〜600゜C
プロセスガス:Ar/O2の流量比=2/1〜9/1
【0074】
強誘電体薄膜22Aを、PZTあるいはPLZTから構成するときの、マグネトロンスパッタリング法によるPZTあるいはPLZTの形成条件を以下の表8に例示する。あるいは又、PZTやPLZTを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、MOCVD法にて形成することもできる。
【0075】
[表8]
ターゲット :PZTあるいはPLZT
プロセスガス:Ar/O2=90体積%/10体積%
圧力 :4Pa
パワー :50W
形成温度 :500゜C
【0076】
更には、PZTやPLZTをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表9に例示する。
【0077】
[表9]
ターゲット:PZT又はPLZT
使用レーザ:KrFエキシマレーザ(波長248nm、パルス幅25n秒、3Hz)
出力エネルギー:400mJ(1.1J/cm2)
形成温度 :550〜600゜C
酸素濃度 :40〜120Pa
【0078】
以上に説明した各種の強誘電体薄膜22Aの形成方法は、以下に説明する実施の形態においても適用することができる。
【0079】
(実施の形態2)
実施の形態2は実施の形態1の変形である。実施の形態1においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態2にあっては、少なくとも上部電極23の側壁にはテーパーが付されている。実施の形態2の不揮発性メモリの模式的な一部断面図を図5に示すが、この例にあっては、上部電極23の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態1の[工程−140]における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表10に例示するように変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、tU=250nm、tL=100nmの関係にある。
【0080】
[表10]
[上部電極形成層23Aのエッチング条件]
使用ガス :Cl2/O2=15/50sccm
ステージ温度:300゜C
[強誘電体薄膜22Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[下部電極形成層21Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[拡散バリア形成層20Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
【0081】
あるいは又、図6に模式的な一部断面図を示すように、上部電極23だけでなく、強誘電体層22及び下部電極21の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態1の[工程−140]における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表11に例示するように変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、tU=250nm、tL=100nmの関係にある。
【0082】
[表11]
[上部電極形成層23Aのエッチング条件]
使用ガス :Cl2/O2=15/50sccm
ステージ温度:300゜C
[強誘電体薄膜22Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
[下部電極形成層21Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
[拡散バリア形成層20Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
【0083】
(実施の形態3)
実施の形態3は、本発明の第2の態様に係る不揮発性メモリ及びその製造方法に関する。
【0084】
実施の形態1の[工程−160]において、CMP法やエッチバック法によって絶縁層25の上部を除去したとき、図13の(A)に模式的な一部断面図を示すように、絶縁層25の上部の除去状態にばらつきが生じ、キャパシタ部の上方の絶縁層25の厚さにばらつきが生じる場合がある。これは、絶縁層25の膜厚の面内ばらつき、CMP法の研磨における面内ばらつき、エッチバック法におけるエッチング量の面内ばらつき等に起因している。このような状態で、エッチング法に基づき絶縁層25の平坦化処理を行って(即ち、絶縁層25及びキャパシタ部保護膜24を一括してエッチングして)、上部電極23の頂面を絶縁層25から露出させたとき、場合によっては、強誘電体層22の側壁が露出してしまう場合がある(図13の(B)参照)。このように、強誘電体層22の側壁が露出してしまうと、後の工程で水素ガスを用いたプロセス(例えば、MOS型トランジスタ素子のSiO2/Si界面における界面トラップ密度を低減させるために、N2ガス/H2ガス(5体積%)から成るフォーミングガス中で400〜450゜Cでのアニール処理を行うフォーミング工程)において、水素ガスが強誘電体層22へと侵入し、強誘電体層22の特性劣化をまねく虞がある。
【0085】
実施の形態3においては、このような上部電極23の頂面を絶縁層25から露出させたとき、強誘電体層22の側壁が露出してしまうことを確実に防止する。
【0086】
実施の形態3の不揮発性メモリは、Al2O3から成るキャパシタ部保護膜24上に、SiNから成るエッチング保護層30が形成されている点を除き、実質的に、実施の形態1にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【0087】
以下、半導体基板等の模式的な一部断面図である図8、図9の(A)、(B)、及び、図10の(A)、(B)を参照して、実施の形態3の不揮発性メモリの製造方法を説明する。
【0088】
[工程−300]
先ず、実施の形態1の[工程−100]と同様にして、選択用トランジスタTRとして機能するMOS型トランジスタをシリコン半導体基板から成る半導体基板10に形成する。次いで、実施の形態1の[工程−110]、[工程−120]と同様にして、下層層間絶縁層の形成、ビット線BL及び接続孔18Bの形成、上層層間絶縁層の形成を行い、更に、コンタクトプラグ18Aの形成を行う。
【0089】
[工程−310]
その後、実施の形態1の[工程−130]、[工程−140]と同様にして、コンタクトプラグ18Aの頂面上を含む層間絶縁層16上に、拡散バリア形成層20A、下部電極形成層21A、強誘電体薄膜22A及び上部電極形成層23Aを、順次、形成した後、上部電極形成層23A、強誘電体薄膜22A及び下部電極形成層21A、更には、拡散バリア形成層20Aをパターニングして、下部電極21、強誘電体層22及び上部電極23の積層構造から成るキャパシタ部、並びに、下部電極21と層間絶縁層16との間に形成された拡散バリア層20を得る。
【0090】
[工程−320]
その後、実施の形態1の[工程−150]と同様にして、ECRスパッタリング法により厚さ50nmのAl2O3から成るキャパシタ部保護膜24を全面に形成する。
【0091】
[工程−330]
次いで、プラズマCVD法にて、厚さ50nmのSiNから成るエッチング保護層30をキャパシタ部保護膜24上に形成する。この状態を、図8に示す。
【0092】
[工程−340]
次いで、実施の形態1の[工程−160]と同様に、エッチング保護層30上に、プラズマ−TEOS CVD法にてSiO2から成る絶縁層25を形成する。次に、CMP法やエッチバック法によって絶縁層25の上部を除去する。この状態を図9の(A)に示す。更に、エッチング法に基づき絶縁層25の平坦化処理を行い、上部電極23の頂面上方のエッチング保護層30を露出させ(図9の(B)参照)、次いで、上部電極23の頂面上方のエッチング保護層30をエッチングによって除去し、上部電極23の頂面上のキャパシタ部保護膜24を露出させる(図10の(A)参照)。絶縁層25及びエッチング保護層30のエッチング条件を、以下の表12に例示する。尚、絶縁層25をエッチングする際の絶縁層25のエッチング速度をER1_INS、絶縁層25をエッチングする際のエッチング保護層30のエッチング速度をER1_PROTとしたとき、ER1_PROT<ER1_INSである。一方、エッチング保護層30をエッチングする際のエッチング保護層30のエッチング速度をER2_PROT、エッチング保護層30をエッチングする際の絶縁層25のエッチング速度をER2_INSとしたとき、ER2_INS≒ER2_PROTである。
【0093】
[表12]
[絶縁層25のエッチング条件]
使用ガス:CHF3=100sccm
パワー :130W
圧力 :1.3Pa(10mTorr)
[エッチング保護層30のエッチング条件]
使用ガス:CHF3/He=50/50sccm
【0094】
[工程−350]
その後、上部電極23の頂面上のキャパシタ部保護膜24をエッチングによって除去し、以て、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部をキャパシタ部保護膜24で被覆した状態とし、且つ、上部電極23の頂面を絶縁層25から露出させる(図10の(B)参照)。キャパシタ部保護膜24のエッチング条件を、以下の表13に例示する。尚、キャパシタ部保護膜24をエッチングする際のキャパシタ部保護膜24のエッチング速度をER3_PREV、エッチング保護層30のエッチング速度をER3_PROT、絶縁層25のエッチング速度をER3_INSとしたとき、ER3_PROT≒ER3_PREV、ER3_INS≒ER3_PREVである。
【0095】
[表13]
[キャパシタ部保護膜24のエッチング条件]
使用ガス:Cl2/BCl3=25/75sccm
パワー :100W
圧力 :1.3Pa(10mTorr)
【0096】
[工程−360]
その後、実施の形態1の[工程−170]と同様にして、絶縁層25から露出した上部電極23の頂面から絶縁層25上に亙り配線26を形成する。こうして、図7に示した不揮発性メモリを得ることができる。その後、全面にパッシベーション膜(図示せず)を形成して、不揮発性メモリを完成させる。
【0097】
(実施の形態4)
実施の形態4は実施の形態3の変形である。実施の形態3においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態4にあっては、実施の形態2と同様に、少なくとも上部電極23の側壁にはテーパーが付されている。実施の形態4の不揮発性メモリの模式的な一部断面図は、エッチング保護層30を図示していない点を除き、実質的に図5に示したと同様である。図5に示した不揮発性メモリにあっては、上部電極23の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態1の[工程−140]と同様の工程における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を、例えば表10に例示した条件に変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、一例として、tU=250nm、tL=100nmの関係にある。
【0098】
あるいは又、エッチング保護層30を図示していない点を除き、実質的に図6に示したと同様に、上部電極23だけでなく、強誘電体層22及び下部電極21の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態1の[工程−140]と同様の工程における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を、例えば表11に例示した条件に変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、一例として、tU=250nm、tL=100nmの関係にある。
【0099】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。
【0100】
例えば、実施の形態1においては、拡散バリア層20は、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されている構造を説明したが、図11に模式的な一部断面図を示すように、拡散バリア層120が、コンタクトプラグ18Aの頂面にのみ形成されている構造とすることもできる。そして、下部電極21の側壁はキャパシタ部保護膜24で被覆されている。これらの点を除き、図11に示す不揮発性メモリは、実施の形態1にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【0101】
図11に示す不揮発性メモリは、以下の方法で製造することができる。即ち、実施の形態1の[工程−120]と同様の工程において、コンタクトプラグ18Aを形成した後、コンタクトプラグ18AのRIE法に基づくエッチバックを行うことで、開口部17内のコンタクトプラグ18Aの頂部を除去する。次いで、実施の形態1の[工程−130]と同様の工程において、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って、TiNから成る拡散バリア形成層20Aを形成した後、層間絶縁層16上の拡散バリア形成層20Aを、例えばCMP法にて除去すればよい。
【0102】
あるいは又、図12に模式的な一部断面図を示すように、拡散バリア層220がコンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されており、拡散バリア層220は下部電極21で覆われている構造とすることもできる。この場合、拡散バリア層220の平面形状と下部電極21の平面形状とは異なり、下部電極21の側壁はキャパシタ部保護膜24で被覆されている。このような構造は、実施の形態1の[工程−130]と同様の工程において、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って、TiNから成る拡散バリア形成層20Aを形成した後、拡散バリア形成層20Aをパターニングし、次いで、下部電極形成層21Aの形成以降の工程を実行すればよい。
【0103】
尚、図11や図12に示した不揮発性メモリの構造を、実施の形態2〜実施の形態4にて説明した不揮発性メモリに適用することもできる。
【0104】
本発明における強誘電体層をBaTiO3(チタン酸バリウム)や、SrTiO3(チタン酸ストロンチウム)、(Ba,Sr)TiO3(チタン酸バリウムストロンチウム)等の高誘電体材料から成る高誘電体層と置き換えれば、DRAM及びその製造方法に適用することが可能である。また、本発明の強誘電体型不揮発性半導体メモリをDRAMに適用することもできる。この場合には、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大(飽和)分極Pmaxと外部電界が0の場合の残留分極Prとの差(Pmax−Pr)が、電源電圧に対して一定の関係(ほぼ比例する関係)を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極(Pmax)と残留分極(Pr)の間にあり、反転しない。データはリフレッシュによって保持される。
【0105】
【発明の効果】
本発明の第1の態様若しくは第2の態様に係るスタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法においては、上部電極形成層、強誘電体薄膜、下部電極形成層を同一のマスクを用いて同時にエッチングする。即ち、結晶化のために強誘電体薄膜を熱処理(焼成)する時点では、下部電極形成層をパターニングしていないので、熱処理(焼成)時、強誘電体薄膜からの酸素は下部電極形成層に阻まれて、コンタクトプラグまで到達することが無い。従って、強誘電体薄膜の熱処理(焼成)において、コンタクトプラグが酸化されることを確実に防ぐことができる。
【0106】
また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、配線は上部電極の頂面から絶縁層上を延在しているので、従来の技術のように、絶縁層に設けられた開口部内へ例えばCVD法によって導電物を埋め込む場合のような、導電物の埋め込み時の水素の侵入による強誘電体層の特性劣化を防ぐことができる。更には、配線と上部電極との接続において、従来の技術のように絶縁層に開口部を設ける必要が無いので、キャパシタ部の面積を縮小することができるし、絶縁層への開口部の形成、接続孔の形成といった工程を無くし、工程の簡素化を図ることができる。
【0107】
更には、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、層間絶縁層をCMP法やエッチバック法で平坦化した時点での層間絶縁層の膜厚ばらつきの影響を受けずに済む。エッチング保護層とキャパシタ部保護膜の膜厚ばらつきとエッチングのばらつきは受けるが、エッチング保護層とキャパシタ部保護膜は共に数十nmと薄くできるが故に、ばらつきは小さく抑えられる。
【図面の簡単な説明】
【図1】図1は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図2】図2の(A)及び(B)は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図3】図3の(A)及び(B)は、図2の(B)に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図4】図4は、図3の(B)に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図5】図5は、発明の実施の形態2の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図6】図6は、発明の実施の形態2の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図7】図7は、発明の実施の形態3の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図8】図8は、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図9】図9の(A)及び(B)は、図8に引き続き、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図10】図10の(A)及び(B)は、図9の(B)に引き続き、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図11】図11は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図12】図12は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図13】図13の(A)及び(B)は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法において発生する可能性のある問題点を説明するための、半導体基板等の模式的な一部断面図である。
【図14】図14は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図15】図15の(A)及び(B)は、それぞれ、強誘電体型不揮発性半導体メモリの等価回路図、及び、強誘電体のP−Eヒステリシスループを模式的に示す図である。
【符号の説明】
10・・・シリコン半導体基板、11・・・素子分離領域、12・・・ゲート絶縁膜、13・・・ゲート電極、14・・・ゲートサイドウオール、15A,15B・・・ソース/ドレイン領域、16・・・層間絶縁層、17・・・開口部、18A・・・コンタクトプラグ、18B・・・接続孔、20,120,220・・・拡散バリア層、20A・・・拡散バリア層形成層、21・・・下部電極、21A・・・下部電極形成層、22・・・強誘電体層、22A・・・強誘電体薄膜、23・・・上部電極、23A・・・上部電極形成層、24・・・キャパシタ部保護膜、25・・・絶縁層、26・・・配線(プレート線)、30・・・エッチング保護層、BL・・・ビット線、PL・・・プレート線
【発明の属する技術分野】
本発明は、所謂FeRAMとも呼ばれる強誘電体型不揮発性半導体メモリ及びその製造方法に関する。
【0002】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する場合がある)は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【0003】
この強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと呼ぶ場合がある)の等価回路図を図15の(A)に示す。尚、図15の(A)においては、2つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部FC1,FC2と選択用トランジスタTR1,TR2とから構成されている。そして、選択用トランジスタTR1,TR2の一方のソース/ドレイン領域はキャパシタ部FC1,FC2の一端に接続され、キャパシタ部FC1,FC2の他端はプレート線PL1,PL2に接続されている。また、選択用トランジスタTR1,TR2の他方のソース/ドレイン領域はビット線BLに接続され、選択用トランジスタTR1,TR2のゲート電極はワード線WL1,WL2に接続されている。
【0004】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図15の(B)に示す強誘電体のP−Eヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき+Pr、マイナス方向の外部電界が印加されたとき−Prとなる。ここで、残留分極が+Prの状態(図15の(B)の「D」参照)の場合を「0」とし、残留分極が−Prの状態(図15の(B)の「A」参照)の場合を「1」とする。
【0005】
「1」あるいは「0」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図15の(B)の「C」の状態となる。このとき、データが「0」であれば、強誘電体層の分極状態は、「D」から「C」の状態に変化する。一方、データが「1」であれば、強誘電体層の分極状態は、「A」から「B」を経由して「C」の状態に変化する。
データが「0」の場合には、強誘電体層の分極反転は生じない。一方、データが「1」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を0にすると、データが「0」のときでも「1」のときでも、強誘電体層の分極状態は図15の(B)の「D」の状態となってしまう。即ち、読出し時、データ「1」は、一旦、破壊されてしまう。それ故、データが「1」の場合、マイナス方向の外部電界を印加して、「D」、「E」という経路で「A」の状態とし、データ「1」を再度書き込む。
【0006】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【0007】
従来のスタック型キャパシタ構造を有する不揮発性メモリにおいては、図14に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極21と、その上に形成された強誘電体層22と、強誘電体層22上に形成された上部電極23から構成されている。下部電極21は層間絶縁層16上に形成され、下部電極21と層間絶縁層16との間には拡散バリア層20が形成されている。
また、選択用トランジスタTRの一方のソース/ドレイン領域15Aと下部電極21とを接続するために、層間絶縁層16にはコンタクトプラグ18Aが形成されている。このコンタクトプラグ18Aは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図14中、参照番号25は絶縁層、参照番号10は半導体基板、参照番号11は素子分離領域、参照番号12はゲート絶縁膜、参照番号13はゲート電極、参照番号14はゲートサイドウオール、参照番号18Bはビット線BLと他方のソース/ドレイン領域15Bを接続する接続孔、符号WLはワード線である。
【0008】
ところで、強誘電体材料は主に酸化物であり、例えば、強誘電体層22の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【0009】
そして、このような熱処理によって下部電極21を構成する材料の原子とコンタクトプラグ18Aを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、TiNやTaN、TiAlNから成る拡散バリア層20を設けている。
【0010】
また、このような熱処理において、酸素が下部電極21を通してコンタクトプラグ18Aにまで達すると、下部電極21とコンタクトプラグ18Aの境界領域近傍のコンタクトプラグ18Aの部分が酸化して不導通となるといった問題や、下部電極21とコンタクトプラグ18Aとの間の密着低下といった問題が生じる。更には、拡散バリア層20を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極21と拡散バリア層20との間の密着低下、層間絶縁層16と拡散バリア層20との間の密着低下といった問題が生じる。
【0011】
そのため、下部電極21を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、IrやIrO2等の貴金属系材料が用いられる。尚、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極21と拡散バリア層20とを組み合わせた積層構造を採用することが多い。
【0012】
【発明が解決しようとする課題】
ところで、従来の不揮発性メモリにあっては、キャパシタ部を形成した後、キャパシタ部を含む全面に絶縁層25を形成し、次いで、上部電極23の上方の絶縁層25に開口部127を形成し、開口部127内を含む絶縁層25上に配線層を形成する。その後、配線層をパターニングすることで配線126(プレート線PL)を形成している。あるいは又、開口部127内にCVD法にて導電材料を埋め込み、次いで、絶縁層25上に配線層を形成した後、配線層をパターニングすることで配線126(プレート線PL)を形成している。
【0013】
しかしながら、これらの方法では、開口部127の形成時のフォトリソグラフィ技術におけるフォトマスクの合わせ裕度を或る値以上とする必要があり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが困難である。
【0014】
また、開口部127内にCVD法にてコンタクトホールを形成する際、CVD法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層22に損傷が発生する場合がある。
【0015】
従って、本発明の目的は、不揮発性メモリの縮小化、キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【0016】
【課題を解決するための手段】
上記の目的を達成するための本発明の第1の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする。
【0017】
上記の目的を達成するための本発明の第2の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在しており、
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されており、
キャパシタ部保護膜上にはエッチング保護層が形成されていることを特徴とする。
【0018】
上記の目的を達成するための本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
(a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面に絶縁層を形成した後、絶縁層の平坦化処理を行い、上部電極の頂面を絶縁層から露出させる工程と、
(f)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【0019】
上記の目的を達成するための本発明の第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
(a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面にキャパシタ部保護膜を形成した後、該キャパシタ部保護膜上にエッチング保護層を形成し、次いで、該エッチング保護層上に絶縁層を形成する工程と、
(f)エッチングによる絶縁層の平坦化処理を行い、次いで、上部電極の頂面上方のエッチング保護層をエッチングによって除去し、以て、上部電極の頂面上のキャパシタ部保護膜を露出させる工程と、
(g)上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とし、且つ、上部電極の頂面を絶縁層から露出させる工程と、
(h)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【0020】
本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、上部電極の頂面は絶縁層から露出し、あるいは又、上部電極の頂面を絶縁層から露出させるが、これらの場合、上部電極の頂面と絶縁層の頂面とが略同一仮想平面内に存在してもよいし、上部電極の頂面が絶縁層から突出した状態であってもよい。また、少なくとも上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態には、上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態から上部電極の側壁の全てがキャパシタ部保護膜で被覆されている状態までが包含される。更には、下部電極は少なくともコンタクトプラグの頂面上に形成されていればよく(即ち、キャパシタ部は少なくともコンタクトプラグの頂面上に形成されていればよく)、下部電極はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい(即ち、キャパシタ部はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい)。
【0021】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにあっては、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部が、キャパシタ部保護膜で被覆されていることが、キャパシタ部が形成された後の各種の工程(例えば、MOS型トランジスタ素子のSiO2/Si界面における界面トラップ密度を低減させるために、N2ガス/H2ガス(5体積%)から成るフォーミングガス中で400〜450゜Cでのアニール処理を行うフォーミング工程)においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。また、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程(d)と(e)の間において、全面にキャパシタ部保護膜を形成し、前記工程(e)において、全面に絶縁層を形成した後、エッチングによる絶縁層の平坦化処理を行い、更に(あるいは、併せて)、上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、上部電極の頂面を絶縁層から露出させ、且つ、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とすることが、キャパシタ部が形成された後の各種の工程においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。
そして、これらの場合、キャパシタ部保護膜を構成する材料として、具体的には、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN、AlN及びIrNXから成る群から選択された少なくとも1種類の材料を挙げることができる。キャパシタ部保護膜は、これらの材料に基づく1層構成であってもよいし、多層構成であってもよい。
【0022】
本発明の第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることが好ましい。また、エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度より遅いことが好ましく、あるいは又、キャパシタ部保護膜を構成する材料として、具体的には、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN、AlN及びIrNXから成る群から選択された少なくとも1種類の材料を挙げることができ、エッチング保護層を構成する材料としてSiNを挙げることができる。尚、キャパシタ部保護膜は、これらの材料に基づく1層構成であってもよいし、多層構成であってもよい。また、エッチング保護層は、SiNに限定するものではないが、CVD法等の段差被覆性に優れた成膜方法にて形成することが望ましい。(キャパシタ部保護膜を構成する材料,エッチング保護層を構成する材料)の組合せとして、(Al2O3,SiN)、(ZrO2,SiN)、(HfO2,SiN)、(TiOX,SiN)、(TaOX,SiN)、(AlN,SiN)、(IrNX,SiN)を挙げることができる。
【0023】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにおいては、少なくともコンタクトプラグの頂面上に拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有する構成とすることが好ましい。
【0024】
また、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリにおいても、少なくともコンタクトプラグの頂面上には拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面上のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている。一方、拡散バリア層がコンタクトプラグの頂面上から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし(この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている)、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている場合もある。本発明の第1の態様に係る強誘電体型不揮発性半導体メモリにおいてキャパシタ部保護膜を設ける場合も同様である。
【0025】
また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程(c)と(d)の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することが好ましい。あるいは又、前記工程(c)と(d)の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、前記工程(d)において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることが望ましい。但し、拡散バリア層の形成は、これに限定するものではなく、パターニングされた拡散バリア層をコンタクトプラグの頂面上及び層間絶縁層上に形成した後、拡散バリア層上に下部電極形成層を形成してもよい。
【0026】
高温酸素ガス雰囲気中での強誘電体薄膜の結晶化の際、下部電極を構成する材料の原子とコンタクトプラグを構成する材料の原子との相互拡散が生じると、強誘電体型不揮発性半導体メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、上述のとおり拡散バリア層を設けることが望ましい。拡散バリア層を構成する材料として、TiNやTaN、TiAlNを挙げることができる。
【0027】
本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリにおいては、下部電極と強誘電体層と上部電極とは、略同一の平面形状を有する形態とすることができる。あるいは又、少なくとも上部電極の側壁にはテーパーが付されていることが好ましく、更には、強誘電体層及び下部電極の側壁にもテーパーが付されていることが一層好ましい。また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とする形態とすることができる。あるいは又、前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付ける形態とすることが好ましく、強誘電体層及び下部電極の側壁にもテーパーを付けることが一層好ましい。これによって、不揮発性メモリの一層の縮小化、キャパシタ部の面積の一層の低減を達成することができる。
【0028】
配線を形成する際には、上部電極に対する配線形成時の合わせずれを考慮しなければならない。上部電極に対する配線に合わせずれが存在する場合であっても配線が上部電極の頂面を覆っていなければならないので、この合わせずれ量を考慮して、配線の大きさ(幅)を上部電極の大きさ(幅)よりも大きく(広く)しておく必要がある。従って、上部電極の幅と下部電極の幅が殆ど同じ程度の場合には、配線の幅は、上部電極の幅(即ち、キャパシタ部の大きさあるいは幅)によって決定される。
【0029】
少なくとも上部電極の側壁にテーパーを付せば、即ち、上部電極の頂面の幅を狭くしておけば、配線と上部電極の接続面が小さくなるので、その分、配線の幅を狭くすることができる。特に、少なくとも上部電極の側壁にテーパーを付すことによって生じる上部電極の頂面の射影像と下部電極の射影像のずれ量を、上部電極に対する配線の合わせずれ量以上に設定しておけば、キャパシタ部の平面的な幅が下部電極の幅で決定されるようにレイアウトすることができる。それ故、配線によってキャパシタ部の面積は増加しない。
【0030】
少なくとも上部電極の側壁にテーパーを付す場合、キャパシタ部の下方の方がキャパシタ部の断面積が大きくなるので、上部電極よりも下部電極を薄くしておいた方が強誘電体層の面積を大きくすることができ、キャパシタ容量値を大きくすることができる。従って、上部電極の厚さを下部電極の厚さよりも厚くしておいた方が有利である。しかも、上部電極を厚くした方がテーパーが付き易い。上部電極のみにテーパーを付ける場合にも同様である。具体的には、上部電極の厚さをtU、下部電極の厚さをtLとしたとき、tU≧150nm、tL≦150nm、好ましくは、tU≧250nm、tL≦100nmとすることが望ましい。
【0031】
上部電極の厚さを下部電極の厚さよりも厚くするもう1つの利点は、絶縁層の平坦化のマージンを大きくできる点にある。絶縁層を平坦化する工程において、絶縁層若しくはキャパシタ部保護膜の上端は、上部電極の側壁の少なくとも下部の高さに位置する必要がある。上部電極の厚さが薄い場合には、絶縁層の平坦化のマージンが小さい。上部電極を比較的厚くした場合には、絶縁層の平坦化のマージンを大きく取ることができる。
【0032】
尚、キャパシタ部の特性上必要とされるキャパシタ容量値は決まっているので、下部電極の大きさが所定の大きさとなるように、予め、上部電極を形成する際のエッチングマスクの大きさを最適化しておく必要がある。
【0033】
本発明において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ir、IrO2-X、IrO2-X/Ir、SrIrO3、Ir/Ir−Hf、Ru、RuO2-X、SrRuO3、Pt、Pt/IrO2-X、Pt/RuO2-X、Pd、Pt/Tiの積層構造、Pt/Taの積層構造、Pt/Ti/Taの積層構造、La0.5Sr0.5CoO3(LSCO)、Pt/LSCOの積層構造、YBa2Cu3O7を挙げることができる。ここで、Xの値は、0≦X<2である。尚、積層構造においては、「/」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する下部電極形成層及び上部電極を構成する上部電極形成層を形成した後、上部電極形成層、下部電極形成層をパターニングすればよい。上部電極形成層、下部電極形成層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、MOCVD法、あるいはパルスレーザアブレーション法といった上部電極形成層、下部電極形成層を構成する材料に適した方法にて適宜行うことができる。また、上部電極形成層、下部電極形成層のパターニングは、例えばイオンミーリング法やRIE法にて行うことができる。
【0034】
本発明における強誘電体薄膜を構成する材料として、ビスマス層状化合物、より具体的には、Bi系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Bi系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン(O等)元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Bi系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式(Bi2O2)2+(Am-1BmO3m+1)2-で表すことができる。ここで、「A」は、Bi、Pb、Ba、Sr、Ca、Na、K、Cd等の金属から構成された群から選択された1種類の金属を表し、「B」は、Ti、Nb、Ta、W、Mo、Fe、Co、Crから成る群から選択された1種類、若しくは複数種の任意の比率による組み合わせを表す。また、mは1以上の整数である。
【0035】
あるいは又、強誘電体薄膜を構成する材料は、
(BiX,Sr1-X)2(SrY,Bi1-Y)(TaZ,Nb1-Z)2Od 式(1)
(但し、0.9≦X≦1.0、0.7≦Y≦1.0、0≦Z≦1.0、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体薄膜を構成する材料は、
BiXSrYTa2Od 式(2)
(但し、X+Y=3、0.7≦Y≦1.3、8.7≦d≦9.3)で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式(1)若しくは式(2)で表される結晶相を主たる結晶相として85%以上含んでいることが一層好ましい。尚、式(1)中、(BiX,Sr1-X)の意味は、結晶構造における本来Biが占めるサイトをSrが占め、このときのBiとSrの割合がX:(1−X)であることを意味する。また、(SrY,Bi1-Y)の意味は、結晶構造における本来Srが占めるサイトをBiが占め、このときのSrとBiの割合がY:(1−Y)であることを意味する。式(1)若しくは式(2)で表される結晶相を主たる結晶相として含む強誘電体薄膜を構成する材料には、Biの酸化物、TaやNbの酸化物、Bi、TaやNbの複合酸化物が若干含まれている場合もあり得る。
【0036】
あるいは又、強誘電体薄膜を構成する材料は、
BiX(Sr,Ca,Ba)Y(TaZ,Nb1-Z)2Od 式(3)
(但し、1.7≦X≦2.5、0.6≦Y≦1.2、0≦Z≦1.0、8.0≦d≦10.0)で表される結晶相を含んでいてもよい。尚、「(Sr,Ca,Ba)」は、Sr、Ca及びBaから構成された群から選択された1種類の元素を意味する。これらの各式で表される強誘電体薄膜を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Bi2SrTa2O9(タンタル酸ストロンチウムビスマス)、Bi2SrNb2O9(ニオブ酸ストロンチウムビスマス)、Bi2BaTa2O9(タンタル酸バリウムビスマス)、Bi2BaNb2O9(ニオブ酸バリウムビスマス)、Bi2Sr(Ta,Nb)2O9(ニオブ酸タンタル酸ストロンチウムビスマス)等を挙げることができる。あるいは又、強誘電体材料として、Bi4SrTi4O15(チタン酸ストロンチウムビスマス)、Bi3TiNbO9(ニオブ酸ビスマスチタン)、Bi3TiTaO9(タンタル酸ビスマスチタン)、Bi4Ti3O12(チタン酸ビスマス)、(Bi,La)4Ti3O12(チタン酸ランタンビスマス)、Bi2PbTa2O9(タンタル酸ビスマス鉛)等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【0037】
あるいは又、強誘電体材料として、PbTiO3(チタン酸鉛)、BaTiO3(チタン酸バリウム)、LiNbO3(ニオブ酸リチウム)、LiTaO3(タンタル酸リチウム)、YMnO3(マンガン酸イットリウム)、ペロブスカイト型構造を有するPbZrO3とPbTiO3の固溶体であるチタン酸ジルコン酸鉛[PZT,Pb(Zr1-y,Tiy)O3(但し、0<y<1)]、PZTにLaを添加した金属酸化物であるPLZT[(Pb,La)(Zr,Ti)O3(チタン酸ジルコン酸ランタン鉛)]、あるいはPZTにNbを添加した金属酸化物であるPNZT、PZTにストロンチウム(Sr)を添加した金属酸化物であるPSZT[(Pb,Sr)(ZrX,TiY)O3]、これらの混合物を挙げることができる。
【0038】
以上に説明した強誘電体薄膜を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【0039】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、上部電極形成層、下部電極形成層のパターニングと一緒に、強誘電体薄膜をパターニングすればよい。強誘電体薄膜の形成は、例えば、MOCVD法、ビスマス−酸素結合を有するビスマス有機金属化合物(ビスマスアルコキシド化合物)を原料としたMOD(Metal Organic Decomposition)法、LSMCD(Liquid SourceMist Chemical Deposition)法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング(RIE)法にて行うことができる。
【0040】
選択用トランジスタは、例えば、周知のMIS型FETやMOS型FETから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層や絶縁層は、例えば、酸化シリコン(SiO2)、窒化シリコン(SiN)、SiON、SOG、NSG、BPSG、PSG、BSGあるいはLTOから構成することができる。配線は、アルミニウムあるいはアルミニウム合金から構成することができ、あるいは又、上述した下部電極や上部電極を構成する材料から適宜選択すればよく、具体的には、Ir、Ru、Rh、Pd、Ptから成る群より選ばれた少なくとも1種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造を例示することができる。
【0041】
本発明の第1の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、従来の強誘電体型不揮発性半導体メモリと異なり、配線が上部電極の頂面から絶縁層上を延在しているので、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となる。しかも、従来の強誘電体型不揮発性半導体メモリのように、絶縁層に設けられた開口部内にCVD法にて導電材料を埋め込む必要が無いので、CVD法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。
【0042】
また、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法と同様に、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となるし、上述のとおり、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。しかも、キャパシタ部保護膜上にはエッチング保護層が形成されているが故に、エッチングによる絶縁層の平坦化処理を行ったとき、強誘電体層の側壁が露出することを防止でき、その結果、優れた特性、高い信頼性を有する強誘電体型不揮発性半導体メモリを得ることができる。
【0043】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態(以下、実施の形態と略称する)に基づき本発明を説明する。
【0044】
(実施の形態1)
実施の形態1は、本発明の第1の態様に係る強誘電体型不揮発性半導体メモリ(以下、不揮発性メモリと略称する)、及び、本発明の第1の態様に係る不揮発性メモリの製造方法に関する。
【0045】
実施の形態1の不揮発性メモリは、模式的な一部断面図を図1に示すように、選択用トランジスタTR、層間絶縁層16、コンタクトプラグ18A、キャパシタ部、及び、配線26から構成されている。ここで、選択用トランジスタTRはシリコン半導体基板から成る半導体基板10に形成されており、SiO2系材料から成る層間絶縁層16は選択用トランジスタTRを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ18Aは、層間絶縁層16に形成された開口部17内に設けられ、選択用トランジスタTRの一方のソース/ドレイン領域15Aに接続されている。
【0046】
キャパシタ部は、少なくともコンタクトプラグ18Aの頂面上に形成された(具体的には、コンタクトプラグ18Aの頂面上から層間絶縁層16の上に亙って形成された)下部電極21と、下部電極21上に形成された強誘電体層22と、強誘電体層22上に形成された上部電極23から構成されている。そして、下部電極21と強誘電体層22と上部電極23とは、所定の平面形状にパターニングされている。より具体的には、下部電極21と強誘電体層22と上部電極23とは、略同一の平面形状を有するようにパターニングされている。下部電極21は、酸素拡散防止能を有する導電性材料(より具体的にはIr/Ir−Hf)から成る。強誘電体層22はSBT(SrBi2Ta2O9)から成り、上部電極23は白金(Pt)から成る。
【0047】
また、キャパシタ部が形成されていない層間絶縁層16の部分には、SiO2から成る絶縁層25が形成されている。そして、上部電極23の頂面は絶縁層25から露出(突出)しており、Irから成る配線26は、上部電極23の頂面から絶縁層25の上を延在している。
【0048】
更には、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部は、Al2O3から成るキャパシタ部保護膜24で被覆されている。
【0049】
また、少なくともコンタクトプラグ18Aの頂面上には、TiNから成る拡散バリア層20が形成されている。より具体的には、拡散バリア層20はコンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されており、拡散バリア層20と下部電極21とは略同一の平面形状を有し、拡散バリア層20の側壁もキャパシタ部保護膜24で被覆されている。
【0050】
以下、半導体基板等の模式的な一部断面図である図2の(A)、(B)、図3の(A)、(B)及び図4を参照して、実施の形態1の不揮発性メモリの製造方法を説明する。
【0051】
[工程−100]
先ず、選択用トランジスタTRとして機能するMOS型トランジスタをシリコン半導体基板から成る半導体基板10に形成する。そのために、例えばLOCOS構造を有する素子分離領域11を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、LOCOS構造とトレンチ構造の組合せとしてもよい。その後、半導体基板10の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜12を形成する。次いで、不純物がドーピングされたポリシリコン層をCVD法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極13を形成する。このゲート電極13はワード線WLを兼ねている。尚、ゲート電極13をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板10にイオン注入を行い、LDD構造を形成する。その後、全面にCVD法にてSiO2層を形成した後、このSiO2層をエッチバックすることによって、ゲート電極13の側面にゲートサイドウオール14を形成する。次いで、半導体基板10にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース/ドレイン領域15A,15Bを形成する。
【0052】
[工程−110]
次いで、全面にSiO2から成る下層層間絶縁層をCVD法にて形成した後、化学的/機械的研磨法(CMP法)にて下層層間絶縁層を研磨する。その後、ソース/ドレイン領域15Bの上方の下層層間絶縁層にリソグラフィ技術及びRIE法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をCVD法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線BLを形成することができる。ビット線BLとソース/ドレイン領域15Bとは、下層層間絶縁層に形成された接続孔18Bを介して接続されている。
その後、BPSGから成る上層層間絶縁層をCVD法にて全面に形成する。尚、BPSGから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば900゜C×20分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばCMP法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層16と呼ぶ。
【0053】
[工程−120]
その後、ソース/ドレイン領域15Aの上方の層間絶縁層16に開口部17をRIE法にて形成した後、選択用トランジスタTRの一方のソース/ドレイン領域15Aに接続されたコンタクトプラグ18Aを開口部17内に形成する。こうして、図2の(A)に示す構造を得ることができる。コンタクトプラグ18Aの頂面は層間絶縁層16の表面と略同じ平面に存在している。また、ビット線BLは、コンタクトプラグ18Aと接しないように、図面の紙面左右方向に延びている。タングステンにて開口部17を埋め込み、コンタクトプラグ18Aを形成する条件を、以下の表1に例示する。尚、タングステンにて開口部17を埋め込む前に、Ti層及びTiN層を順に例えばマグネトロンスパッタリング法にて開口部17内を含む層間絶縁層16の上に形成することが好ましい。ここで、Ti層及びTiN層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンCVD法における半導体基板10の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ti層及びTiN層の図示は省略している。層間絶縁層16上のタングステン層、TiN層、Ti層は、CMP法にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【0054】
[表1]
Ti層(厚さ:5nm)のスパッタリング条件
プロセスガス:Ar=35sccm
圧力 :0.52Pa
RFパワー :2kW
基板の加熱 :無し
TiN層(厚さ:50nm)のスパッタリング条件
プロセスガス:N2/Ar=100/35sccm
圧力 :1.0Pa
RFパワー :6kW
基板の加熱 :無し
タングステンのCVD形成条件
使用ガス:WF6/H2/Ar=40/400/2250sccm
圧力 :10.7kPa
形成温度:450゜C
タングステン層及びTiN層、Ti層のエッチング条件
第1段階のエッチング:タングステン層のエッチング
使用ガス :SF6/Ar/He=110:90:5sccm
圧力 :46Pa
RFパワー:275W
第2段階のエッチング:TiN層/Ti層のエッチング
使用ガス :Ar/Cl2=75/5sccm
圧力 :6.5Pa
RFパワー:250W
【0055】
[工程−130]
次に、コンタクトプラグ18Aの頂面上を含む層間絶縁層16上に、拡散バリア形成層20A、下部電極形成層21A、強誘電体薄膜22A及び上部電極形成層23Aを、順次、形成する(図2の(B)参照)。
【0056】
拡散バリア形成層20Aの形成方法として、例えば、DCマグネトロンスパッタリング法に基づき全面に厚さ30nmのTi層を成膜した後、RTA(Rapid Thermal Annealing)法によって750゜Cの窒素ガス雰囲気中で30秒間、このTi層に対して熱処理を施し、Ti層を窒化してTiN層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、TiN層を、例えば反応性スパッタリング法やCVD法等によって成膜してもよい。更には、拡散バリア形成層20Aを構成する材料もTiNに限られず、TaNやTiAlN等、強誘電体層22を形成する温度での相互拡散バリア効果を有する材料であればよい。
【0057】
また、下部電極形成層21Aの形成方法として、Hfを15atom%添加したIr−Hf膜を20nm、その上にIr膜を100nm、それぞれDCマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ir−Hf膜は密着層として機能する。図面においては、下部電極形成層21Aや下部電極21を1層で表した。
【0058】
尚、拡散バリア形成層20A及び下部電極形成層21Aを形成した後、下部電極形成層21A及び拡散バリア形成層20Aの緻密化と応力緩和のために、700゜Cの窒素ガス雰囲気中で30分の熱処理を施すことが好ましい。尚、この温度は、次の強誘電体薄膜22Aの形成(結晶化)と同じ温度である。
【0059】
更には、厚さ120nmのSBTから成る強誘電体薄膜22Aの形成方法として、ゾル−ゲル法を挙げることができる。具体的には、SBT前駆体溶液をスピン・オン法により塗布し、結晶化のために700゜Cの酸素ガス雰囲気中で熱処理を30分間行うという工程を3回繰り返すことで、強誘電体薄膜22Aを得ることができる。
【0060】
また、厚さ250nmのPtから成る上部電極形成層23Aの形成方法として、DCマグネトロンスパッタリング法を挙げることができる。
【0061】
[工程−140]
その後、ハードマスクを用いて、上部電極形成層23A、強誘電体薄膜22A及び下部電極形成層21A、更には、拡散バリア形成層20Aをパターニングして、下部電極21、強誘電体層22及び上部電極23の積層構造から成るキャパシタ部、並びに、下部電極21と層間絶縁層16との間に形成された拡散バリア層20を得る(図3の(A)参照)。上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表2に例示する。上部電極23、強誘電体層22、下部電極21及び拡散バリア層20は、略同一の平面形状を有する。即ち、キャパシタ部の側壁は概ね垂直である。
【0062】
[表2]
[上部電極形成層23Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[強誘電体薄膜22Aのエッチング条件]
同上
[下部電極形成層21Aのエッチング条件]
同上
[拡散バリア形成層20Aのエッチング条件]
同上
【0063】
尚、予め下部電極形成層及び拡散バリア形成層をパターニングして下部電極及び拡散バリア層を形成した後、下部電極上に強誘電体薄膜を形成し、強誘電体薄膜の高温酸素ガス雰囲気中での結晶化を行うと、拡散バリア層の側壁が酸化され、更には、拡散バリア層の内部に侵入した酸素がコンタクトプラグ18Aに達し、コンタクトプラグ18Aが酸化され、選択用トランジスタと下部電極との間の導通がとれなくなるという問題が生じる。然るに、実施の形態1にあっては、下部電極形成層21A及び拡散バリア形成層20Aをパターニングする以前に、下部電極形成層21A上に強誘電体薄膜22Aを形成し、次いで、結晶化のための高温酸素ガス雰囲気中での熱処理を行うので、酸素の侵入が下部電極形成層21Aによって阻止される結果、コンタクトプラグ18Aが酸化されるといった問題の発生を確実に回避することができる。
【0064】
[工程−150]
その後、ECRスパッタリング法により厚さ50nmのAl2O3から成るキャパシタ部保護膜24を全面に形成する(図3の(B)参照)。こうして、上部電極23の側壁、強誘電体層22の側壁、下部電極21の側壁及び拡散バリア層20の側壁をキャパシタ部保護膜24で被覆し、且つ、キャパシタ部保護膜24を層間絶縁層16上を延在させる。尚、このキャパシタ部保護膜24は、熱的に安定で、しかも、下部電極21等を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もECRスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばALD(Atomic Layer Deposition)法を採用することもできる。
【0065】
[工程−160]
次いで、キャパシタ部保護膜24上に、プラズマ−TEOS CVD法にてSiO2から成る絶縁層25を形成する。次に、CMP法やエッチバック法によって絶縁層25の上部を除去し、更に、エッチング法に基づき絶縁層25の平坦化処理を行い、併せて、上部電極23の頂面上のキャパシタ部保護膜24をエッチングによって除去し、上部電極23の頂面を絶縁層25から露出させ、且つ、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部をキャパシタ部保護膜24で被覆した状態とする(図4参照)。絶縁層25及びキャパシタ部保護膜24のエッチング条件を、以下の表3に例示する。尚、絶縁層25及びキャパシタ部保護膜24をエッチングする際の絶縁層25のエッチング速度をERINS、キャパシタ部保護膜24のエッチング速度をERPREVとしたとき、ERINS≒ERPREVである。
【0066】
[表3]
[絶縁層25のエッチング条件]
使用ガス:CHF3=100sccm
パワー :130W
圧力 :1.3Pa(10mTorr)
[キャパシタ部保護膜24のエッチング条件]
使用ガス:Cl2/BCl3=25/75sccm
パワー :100W
圧力 :1.3Pa(10mTorr)
【0067】
[工程−170]
その後、絶縁層25から露出した上部電極23の頂面から絶縁層25上に亙り配線26(プレート線PL)を形成する。具体的には、全面にスパッタリング法にIr層を成膜した後、Ir層をパターニングすればよい。こうして、図1に示した不揮発性メモリを得ることができる。尚、配線26は、図面の紙面垂直方向に延びている。その後、全面にパッシベーション膜(図示せず)を形成して、不揮発性メモリを完成させる。尚、配線層を形成する際、ロジック部にも同時に配線層を形成すればよいので、不揮発性メモリの製造工程の簡素化、製造コストの低減を図ることができるし、従来技術のように絶縁層25に開口部127を形成し、係る開口部127に接続孔を形成する際の強誘電体層22の損傷発生といった問題を回避することができる。
【0068】
例えば、MOD法やMOCVD法によって、Bi系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体薄膜22Aを形成してもよい。例えば、SrBi2Ta2O9から成る強誘電体薄膜22AのMOCVD法に基づく形成条件を以下の表4に例示する。尚、表4中、「thd」は、テトラメチルヘプタンジネートの略である。また、表4に示したソース原料はテトラヒドロフラン(THF)を主成分とする溶媒中に溶解されている。
【0069】
[表4]
【0070】
あるいは又、SrBi2Ta2O9から成る強誘電体薄膜22Aをパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはRFスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表5、表6、表7に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜22Aを形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成(又は、アニール処理)を繰り返せばよい。
【0071】
[表5]
パルスレーザアブレーション法による形成
ターゲット:SrBi2Ta2O9
使用レーザ:KrFエキシマレーザ(波長248nm、パルス幅25n秒、5Hz)
形成温度 :400〜800゜C
酸素濃度 :3Pa
【0072】
[表6]
【0073】
[表7]
RFスパッタリング法による形成
ターゲット:SrBi2Ta2O9セラミックターゲット
RFパワー:1.2W〜2.0W/ターゲット1cm2
雰囲気圧力:0.2〜1.3Pa
形成温度 :室温〜600゜C
プロセスガス:Ar/O2の流量比=2/1〜9/1
【0074】
強誘電体薄膜22Aを、PZTあるいはPLZTから構成するときの、マグネトロンスパッタリング法によるPZTあるいはPLZTの形成条件を以下の表8に例示する。あるいは又、PZTやPLZTを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、MOCVD法にて形成することもできる。
【0075】
[表8]
ターゲット :PZTあるいはPLZT
プロセスガス:Ar/O2=90体積%/10体積%
圧力 :4Pa
パワー :50W
形成温度 :500゜C
【0076】
更には、PZTやPLZTをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表9に例示する。
【0077】
[表9]
ターゲット:PZT又はPLZT
使用レーザ:KrFエキシマレーザ(波長248nm、パルス幅25n秒、3Hz)
出力エネルギー:400mJ(1.1J/cm2)
形成温度 :550〜600゜C
酸素濃度 :40〜120Pa
【0078】
以上に説明した各種の強誘電体薄膜22Aの形成方法は、以下に説明する実施の形態においても適用することができる。
【0079】
(実施の形態2)
実施の形態2は実施の形態1の変形である。実施の形態1においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態2にあっては、少なくとも上部電極23の側壁にはテーパーが付されている。実施の形態2の不揮発性メモリの模式的な一部断面図を図5に示すが、この例にあっては、上部電極23の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態1の[工程−140]における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表10に例示するように変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、tU=250nm、tL=100nmの関係にある。
【0080】
[表10]
[上部電極形成層23Aのエッチング条件]
使用ガス :Cl2/O2=15/50sccm
ステージ温度:300゜C
[強誘電体薄膜22Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[下部電極形成層21Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
[拡散バリア形成層20Aのエッチング条件]
使用ガス:Cl2/O2=20/10sccm
圧力 :0.7Pa(5mTorr)
【0081】
あるいは又、図6に模式的な一部断面図を示すように、上部電極23だけでなく、強誘電体層22及び下部電極21の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態1の[工程−140]における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を以下の表11に例示するように変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、tU=250nm、tL=100nmの関係にある。
【0082】
[表11]
[上部電極形成層23Aのエッチング条件]
使用ガス :Cl2/O2=15/50sccm
ステージ温度:300゜C
[強誘電体薄膜22Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
[下部電極形成層21Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
[拡散バリア形成層20Aのエッチング条件]
使用ガス :Cl2/O2=20/40sccm
ステージ温度:300゜C
【0083】
(実施の形態3)
実施の形態3は、本発明の第2の態様に係る不揮発性メモリ及びその製造方法に関する。
【0084】
実施の形態1の[工程−160]において、CMP法やエッチバック法によって絶縁層25の上部を除去したとき、図13の(A)に模式的な一部断面図を示すように、絶縁層25の上部の除去状態にばらつきが生じ、キャパシタ部の上方の絶縁層25の厚さにばらつきが生じる場合がある。これは、絶縁層25の膜厚の面内ばらつき、CMP法の研磨における面内ばらつき、エッチバック法におけるエッチング量の面内ばらつき等に起因している。このような状態で、エッチング法に基づき絶縁層25の平坦化処理を行って(即ち、絶縁層25及びキャパシタ部保護膜24を一括してエッチングして)、上部電極23の頂面を絶縁層25から露出させたとき、場合によっては、強誘電体層22の側壁が露出してしまう場合がある(図13の(B)参照)。このように、強誘電体層22の側壁が露出してしまうと、後の工程で水素ガスを用いたプロセス(例えば、MOS型トランジスタ素子のSiO2/Si界面における界面トラップ密度を低減させるために、N2ガス/H2ガス(5体積%)から成るフォーミングガス中で400〜450゜Cでのアニール処理を行うフォーミング工程)において、水素ガスが強誘電体層22へと侵入し、強誘電体層22の特性劣化をまねく虞がある。
【0085】
実施の形態3においては、このような上部電極23の頂面を絶縁層25から露出させたとき、強誘電体層22の側壁が露出してしまうことを確実に防止する。
【0086】
実施の形態3の不揮発性メモリは、Al2O3から成るキャパシタ部保護膜24上に、SiNから成るエッチング保護層30が形成されている点を除き、実質的に、実施の形態1にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【0087】
以下、半導体基板等の模式的な一部断面図である図8、図9の(A)、(B)、及び、図10の(A)、(B)を参照して、実施の形態3の不揮発性メモリの製造方法を説明する。
【0088】
[工程−300]
先ず、実施の形態1の[工程−100]と同様にして、選択用トランジスタTRとして機能するMOS型トランジスタをシリコン半導体基板から成る半導体基板10に形成する。次いで、実施の形態1の[工程−110]、[工程−120]と同様にして、下層層間絶縁層の形成、ビット線BL及び接続孔18Bの形成、上層層間絶縁層の形成を行い、更に、コンタクトプラグ18Aの形成を行う。
【0089】
[工程−310]
その後、実施の形態1の[工程−130]、[工程−140]と同様にして、コンタクトプラグ18Aの頂面上を含む層間絶縁層16上に、拡散バリア形成層20A、下部電極形成層21A、強誘電体薄膜22A及び上部電極形成層23Aを、順次、形成した後、上部電極形成層23A、強誘電体薄膜22A及び下部電極形成層21A、更には、拡散バリア形成層20Aをパターニングして、下部電極21、強誘電体層22及び上部電極23の積層構造から成るキャパシタ部、並びに、下部電極21と層間絶縁層16との間に形成された拡散バリア層20を得る。
【0090】
[工程−320]
その後、実施の形態1の[工程−150]と同様にして、ECRスパッタリング法により厚さ50nmのAl2O3から成るキャパシタ部保護膜24を全面に形成する。
【0091】
[工程−330]
次いで、プラズマCVD法にて、厚さ50nmのSiNから成るエッチング保護層30をキャパシタ部保護膜24上に形成する。この状態を、図8に示す。
【0092】
[工程−340]
次いで、実施の形態1の[工程−160]と同様に、エッチング保護層30上に、プラズマ−TEOS CVD法にてSiO2から成る絶縁層25を形成する。次に、CMP法やエッチバック法によって絶縁層25の上部を除去する。この状態を図9の(A)に示す。更に、エッチング法に基づき絶縁層25の平坦化処理を行い、上部電極23の頂面上方のエッチング保護層30を露出させ(図9の(B)参照)、次いで、上部電極23の頂面上方のエッチング保護層30をエッチングによって除去し、上部電極23の頂面上のキャパシタ部保護膜24を露出させる(図10の(A)参照)。絶縁層25及びエッチング保護層30のエッチング条件を、以下の表12に例示する。尚、絶縁層25をエッチングする際の絶縁層25のエッチング速度をER1_INS、絶縁層25をエッチングする際のエッチング保護層30のエッチング速度をER1_PROTとしたとき、ER1_PROT<ER1_INSである。一方、エッチング保護層30をエッチングする際のエッチング保護層30のエッチング速度をER2_PROT、エッチング保護層30をエッチングする際の絶縁層25のエッチング速度をER2_INSとしたとき、ER2_INS≒ER2_PROTである。
【0093】
[表12]
[絶縁層25のエッチング条件]
使用ガス:CHF3=100sccm
パワー :130W
圧力 :1.3Pa(10mTorr)
[エッチング保護層30のエッチング条件]
使用ガス:CHF3/He=50/50sccm
【0094】
[工程−350]
その後、上部電極23の頂面上のキャパシタ部保護膜24をエッチングによって除去し、以て、下部電極21及び強誘電体層22の側壁、並びに、少なくとも上部電極23の側壁の下部をキャパシタ部保護膜24で被覆した状態とし、且つ、上部電極23の頂面を絶縁層25から露出させる(図10の(B)参照)。キャパシタ部保護膜24のエッチング条件を、以下の表13に例示する。尚、キャパシタ部保護膜24をエッチングする際のキャパシタ部保護膜24のエッチング速度をER3_PREV、エッチング保護層30のエッチング速度をER3_PROT、絶縁層25のエッチング速度をER3_INSとしたとき、ER3_PROT≒ER3_PREV、ER3_INS≒ER3_PREVである。
【0095】
[表13]
[キャパシタ部保護膜24のエッチング条件]
使用ガス:Cl2/BCl3=25/75sccm
パワー :100W
圧力 :1.3Pa(10mTorr)
【0096】
[工程−360]
その後、実施の形態1の[工程−170]と同様にして、絶縁層25から露出した上部電極23の頂面から絶縁層25上に亙り配線26を形成する。こうして、図7に示した不揮発性メモリを得ることができる。その後、全面にパッシベーション膜(図示せず)を形成して、不揮発性メモリを完成させる。
【0097】
(実施の形態4)
実施の形態4は実施の形態3の変形である。実施の形態3においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態4にあっては、実施の形態2と同様に、少なくとも上部電極23の側壁にはテーパーが付されている。実施の形態4の不揮発性メモリの模式的な一部断面図は、エッチング保護層30を図示していない点を除き、実質的に図5に示したと同様である。図5に示した不揮発性メモリにあっては、上部電極23の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態1の[工程−140]と同様の工程における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を、例えば表10に例示した条件に変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、一例として、tU=250nm、tL=100nmの関係にある。
【0098】
あるいは又、エッチング保護層30を図示していない点を除き、実質的に図6に示したと同様に、上部電極23だけでなく、強誘電体層22及び下部電極21の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態1の[工程−140]と同様の工程における上部電極形成層23A、強誘電体薄膜22A、下部電極形成層21A、拡散バリア形成層20Aのエッチング条件を、例えば表11に例示した条件に変更すればよい。尚、下部電極形成層21Aの厚さをtL、上部電極形成層23Aの厚さをtUとしたとき、一例として、tU=250nm、tL=100nmの関係にある。
【0099】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。
【0100】
例えば、実施の形態1においては、拡散バリア層20は、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されている構造を説明したが、図11に模式的な一部断面図を示すように、拡散バリア層120が、コンタクトプラグ18Aの頂面にのみ形成されている構造とすることもできる。そして、下部電極21の側壁はキャパシタ部保護膜24で被覆されている。これらの点を除き、図11に示す不揮発性メモリは、実施の形態1にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【0101】
図11に示す不揮発性メモリは、以下の方法で製造することができる。即ち、実施の形態1の[工程−120]と同様の工程において、コンタクトプラグ18Aを形成した後、コンタクトプラグ18AのRIE法に基づくエッチバックを行うことで、開口部17内のコンタクトプラグ18Aの頂部を除去する。次いで、実施の形態1の[工程−130]と同様の工程において、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って、TiNから成る拡散バリア形成層20Aを形成した後、層間絶縁層16上の拡散バリア形成層20Aを、例えばCMP法にて除去すればよい。
【0102】
あるいは又、図12に模式的な一部断面図を示すように、拡散バリア層220がコンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って形成されており、拡散バリア層220は下部電極21で覆われている構造とすることもできる。この場合、拡散バリア層220の平面形状と下部電極21の平面形状とは異なり、下部電極21の側壁はキャパシタ部保護膜24で被覆されている。このような構造は、実施の形態1の[工程−130]と同様の工程において、コンタクトプラグ18Aの頂面上から層間絶縁層16上に亙って、TiNから成る拡散バリア形成層20Aを形成した後、拡散バリア形成層20Aをパターニングし、次いで、下部電極形成層21Aの形成以降の工程を実行すればよい。
【0103】
尚、図11や図12に示した不揮発性メモリの構造を、実施の形態2〜実施の形態4にて説明した不揮発性メモリに適用することもできる。
【0104】
本発明における強誘電体層をBaTiO3(チタン酸バリウム)や、SrTiO3(チタン酸ストロンチウム)、(Ba,Sr)TiO3(チタン酸バリウムストロンチウム)等の高誘電体材料から成る高誘電体層と置き換えれば、DRAM及びその製造方法に適用することが可能である。また、本発明の強誘電体型不揮発性半導体メモリをDRAMに適用することもできる。この場合には、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大(飽和)分極Pmaxと外部電界が0の場合の残留分極Prとの差(Pmax−Pr)が、電源電圧に対して一定の関係(ほぼ比例する関係)を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極(Pmax)と残留分極(Pr)の間にあり、反転しない。データはリフレッシュによって保持される。
【0105】
【発明の効果】
本発明の第1の態様若しくは第2の態様に係るスタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法においては、上部電極形成層、強誘電体薄膜、下部電極形成層を同一のマスクを用いて同時にエッチングする。即ち、結晶化のために強誘電体薄膜を熱処理(焼成)する時点では、下部電極形成層をパターニングしていないので、熱処理(焼成)時、強誘電体薄膜からの酸素は下部電極形成層に阻まれて、コンタクトプラグまで到達することが無い。従って、強誘電体薄膜の熱処理(焼成)において、コンタクトプラグが酸化されることを確実に防ぐことができる。
【0106】
また、本発明の第1の態様若しくは第2の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、配線は上部電極の頂面から絶縁層上を延在しているので、従来の技術のように、絶縁層に設けられた開口部内へ例えばCVD法によって導電物を埋め込む場合のような、導電物の埋め込み時の水素の侵入による強誘電体層の特性劣化を防ぐことができる。更には、配線と上部電極との接続において、従来の技術のように絶縁層に開口部を設ける必要が無いので、キャパシタ部の面積を縮小することができるし、絶縁層への開口部の形成、接続孔の形成といった工程を無くし、工程の簡素化を図ることができる。
【0107】
更には、本発明の第2の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、層間絶縁層をCMP法やエッチバック法で平坦化した時点での層間絶縁層の膜厚ばらつきの影響を受けずに済む。エッチング保護層とキャパシタ部保護膜の膜厚ばらつきとエッチングのばらつきは受けるが、エッチング保護層とキャパシタ部保護膜は共に数十nmと薄くできるが故に、ばらつきは小さく抑えられる。
【図面の簡単な説明】
【図1】図1は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図2】図2の(A)及び(B)は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図3】図3の(A)及び(B)は、図2の(B)に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図4】図4は、図3の(B)に引き続き、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図5】図5は、発明の実施の形態2の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図6】図6は、発明の実施の形態2の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図7】図7は、発明の実施の形態3の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図8】図8は、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図9】図9の(A)及び(B)は、図8に引き続き、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図10】図10の(A)及び(B)は、図9の(B)に引き続き、発明の実施の形態3の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図11】図11は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図12】図12は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図13】図13の(A)及び(B)は、発明の実施の形態1の強誘電体型不揮発性半導体メモリの製造方法において発生する可能性のある問題点を説明するための、半導体基板等の模式的な一部断面図である。
【図14】図14は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図15】図15の(A)及び(B)は、それぞれ、強誘電体型不揮発性半導体メモリの等価回路図、及び、強誘電体のP−Eヒステリシスループを模式的に示す図である。
【符号の説明】
10・・・シリコン半導体基板、11・・・素子分離領域、12・・・ゲート絶縁膜、13・・・ゲート電極、14・・・ゲートサイドウオール、15A,15B・・・ソース/ドレイン領域、16・・・層間絶縁層、17・・・開口部、18A・・・コンタクトプラグ、18B・・・接続孔、20,120,220・・・拡散バリア層、20A・・・拡散バリア層形成層、21・・・下部電極、21A・・・下部電極形成層、22・・・強誘電体層、22A・・・強誘電体薄膜、23・・・上部電極、23A・・・上部電極形成層、24・・・キャパシタ部保護膜、25・・・絶縁層、26・・・配線(プレート線)、30・・・エッチング保護層、BL・・・ビット線、PL・・・プレート線
Claims (34)
- (A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする強誘電体型不揮発性半導体メモリ。 - 下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されていることを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリ。
- キャパシタ部保護膜は、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN及びAlNから成る群から選択された少なくとも1種類の材料から成ることを特徴とする請求項2に記載の強誘電体型不揮発性半導体メモリ。
- 少なくともコンタクトプラグの頂面上には拡散バリア層が形成されていることを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリ。
- 拡散バリア層は、コンタクトプラグの頂面上から層間絶縁層上を延在しており、
拡散バリア層の平面形状は、下部電極の平面形状と略同一であることを特徴とする請求項4に記載の強誘電体型不揮発性半導体メモリ。 - 下部電極と強誘電体層と上部電極とは、略同一の平面形状を有することを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリ。
- 少なくとも上部電極の側壁にはテーパーが付されていることを特徴とする請求項1に記載の強誘電体型不揮発性半導体メモリ。
- 強誘電体層及び下部電極の側壁にもテーパーが付されていることを特徴とする請求項7に記載の強誘電体型不揮発性半導体メモリ。
- (A)半導体基板に形成された選択用トランジスタ、
(B)選択用トランジスタを覆う層間絶縁層、
(C)層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグ、
(D)キャパシタ部、及び、
(E)配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
(D−1)少なくともコンタクトプラグの頂面上に形成された下部電極、
(D−2)下部電極上に形成された強誘電体層、及び、
(D−3)強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在しており、
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されており、
キャパシタ部保護膜上にはエッチング保護層が形成されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。
- エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度よりも遅いことを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。
- キャパシタ部保護膜は、Al2O3、ZrO2、HfO2、TiOX、TaOX及びAlNから成る群から選択された少なくとも1種類の材料から成り、
エッチング保護層はSiNから成ることを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。 - 少なくともコンタクトプラグの頂面上には拡散バリア層が形成されていることを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。
- 拡散バリア層は、コンタクトプラグの頂面上から層間絶縁層上を延在しており、
拡散バリア層の平面形状は、下部電極の平面形状と略同一であることを特徴とする請求項13に記載の強誘電体型不揮発性半導体メモリ。 - 下部電極と強誘電体層と上部電極とは、略同一の平面形状を有することを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。
- 少なくとも上部電極の側壁にはテーパーが付されていることを特徴とする請求項9に記載の強誘電体型不揮発性半導体メモリ。
- 強誘電体層及び下部電極の側壁にもテーパーが付されていることを特徴とする請求項16に記載の強誘電体型不揮発性半導体メモリ。
- (a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面に絶縁層を形成した後、絶縁層の平坦化処理を行い、上部電極の頂面を絶縁層から露出させる工程と、
(f)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。 - 前記工程(d)と(e)の間において、全面にキャパシタ部保護膜を形成し、
前記工程(e)において、全面に絶縁層を形成した後、エッチングによる絶縁層の平坦化処理を行い、更に、上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、上部電極の頂面を絶縁層から露出させ、且つ、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とすることを特徴とする請求項18に記載の強誘電体型不揮発性半導体メモリの製造方法。 - キャパシタ部保護膜は、Al2O3、ZrO2、HfO2、TiOX、TaOX、SiN及びAlNから成る群から選択された少なくとも1種類の材料から成ることを特徴とする請求項19に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 前記工程(c)と(d)の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することを特徴とする請求項18に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 前記工程(c)と(d)の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、
前記工程(d)において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることを特徴とする請求項18に記載の強誘電体型不揮発性半導体メモリの製造方法。 - 前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とすることを特徴とする請求項18に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付けることを特徴とする請求項18に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 強誘電体層及び下部電極の側壁にもテーパーを付けることを特徴とする請求項24に記載の強誘電体型不揮発性半導体メモリの製造方法。
- (a)半導体基板に選択用トランジスタを形成する工程と、
(b)全面に層間絶縁層を形成する工程と、
(c)層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース/ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、(d)コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
(e)全面にキャパシタ部保護膜を形成した後、該キャパシタ部保護膜上にエッチング保護層を形成し、次いで、該エッチング保護層上に絶縁層を形成する工程と、
(f)エッチングによる絶縁層の平坦化処理を行い、次いで、上部電極の頂面上方のエッチング保護層をエッチングによって除去し、以て、上部電極の頂面上のキャパシタ部保護膜を露出させる工程と、
(g)上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とし、且つ、上部電極の頂面を絶縁層から露出させる工程と、
(h)絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。 - エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。
- エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度よりも遅いことを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。
- キャパシタ部保護膜は、Al2O3、ZrO2、HfO2、TiOX、TaOX及びAlNから成る群から選択された少なくとも1種類の材料から成り、
エッチング保護層はSiNから成ることを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。 - 前記工程(c)と(d)の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 前記工程(c)と(d)の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、
前記工程(d)において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。 - 前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とすることを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 前記工程(d)における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付けることを特徴とする請求項26に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 強誘電体層及び下部電極の側壁にもテーパーを付けることを特徴とする請求項33に記載の強誘電体型不揮発性半導体メモリの製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041182A (ja) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
JP2009044192A (ja) * | 2008-11-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
US7994556B2 (en) | 2006-02-22 | 2011-08-09 | Seiko Epson Corporation | Semiconductor memory device having amorphous contact plug |
US20210013219A1 (en) * | 2018-03-30 | 2021-01-14 | Sony Semiconductor Solutions Corporation | Semiconductor storage device and multiplier-accumulator |
-
2002
- 2002-12-05 JP JP2002353171A patent/JP2004186518A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041182A (ja) * | 2004-07-27 | 2006-02-09 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
US7994556B2 (en) | 2006-02-22 | 2011-08-09 | Seiko Epson Corporation | Semiconductor memory device having amorphous contact plug |
JP2009044192A (ja) * | 2008-11-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
US20210013219A1 (en) * | 2018-03-30 | 2021-01-14 | Sony Semiconductor Solutions Corporation | Semiconductor storage device and multiplier-accumulator |
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