JP4402875B2 - 強誘電体型不揮発性半導体メモリの製造方法 - Google Patents
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、スタック型キャパシタ構造を有する、所謂ＦｅＲＡＭとも呼ばれる強誘電体型不揮発性半導体メモリの製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ場合がある）の等価回路図を図５の（Ａ）に示す。尚、図５の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部ＦＣ1，ＦＣ2と選択用トランジスタＴＲ1，ＴＲ2とから構成されている。そして、選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域はキャパシタ部ＦＣ1，ＦＣ2の一端に接続され、キャパシタ部ＦＣ1，ＦＣ2の他端はプレート線ＰＬ1，ＰＬ2に接続されている。また、選択用トランジスタＴＲ1，ＴＲ2の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ1，ＴＲ2のゲート電極はワード線ＷＬ1，ＷＬ2に接続されている。
【０００４】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図５の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図５の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図５の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００５】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図５の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図５の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００６】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【０００７】
従来の不揮発性メモリにおいては、図６の（Ａ）に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極３１と、その上に形成された強誘電体層３２と、強誘電体層３２上に形成された上部電極３３から構成されている。下部電極３１は層間絶縁層１６上に形成され、下部電極３１と層間絶縁層１６との間には拡散バリア層２０が形成されている。また、選択用トランジスタの一方のソース／ドレイン領域１５Ａと下部電極３１とを接続するために、層間絶縁層１６にはコンタクトプラグ１８Ａが形成されている。このコンタクトプラグ１８Ａは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図６の（Ａ）中、参照番号３４は絶縁層、参照番号１０は半導体基板、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオール、参照番号１８Ｂはビット線ＢＬと他方のソース／ドレイン領域１５Ｂを接続する接続孔、符号ＷＬはワード線である。
【０００８】
ところで、強誘電体層３２を構成する強誘電体材料は主に酸化物であり、強誘電体層３２の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【０００９】
そして、このような熱処理によって下部電極３１を構成する材料の原子とコンタクトプラグ１８Ａを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、ＴｉＮやＴａＮ、ＴｉＡｌＮから成る拡散バリア層２０を設けている。また、このような熱処理において、酸素が下部電極３１を通してコンタクトプラグ１８Ａにまで達すると、下部電極３１とコンタクトプラグ１８Ａの境界領域近傍のコンタクトプラグ１８Ａの部分が酸化して不導通となるといった問題や、下部電極３１とコンタクトプラグ１８Ａとの間の密着低下といった問題が生じる。更には、拡散バリア層２０を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極３１と拡散バリア層２０との間の密着低下、層間絶縁層１６と拡散バリア層２０との間の密着低下といった問題が生じる。
【００１０】
そのため、下部電極３１を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、ＩｒやＩｒＯ2等の貴金属系材料が用いられる。そして、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極３１と拡散バリア層２０とを組み合わせた積層構造を採用することが多い。
【００１１】
更に半導体記憶装置の集積度を上げるための方法として、フォトリソグラフィ工程における各層の合わせマージンを極力排除することが挙げられるが、これは、予めパターニングした下部電極３１上に強誘電体層３２を形成する、所謂台座型（ペデステル型）電極構造を採用することで可能となる。この台座型電極構造の形成プロセスは、半導体記憶装置の一層の微細化が進められた際に、キャパシタ部の蓄積電荷量を確保するためＤＲＡＭ等で行われている立体キャパシタ構造にもつながるプロセスである。
【００１２】
以上のような理由から、半導体記憶装置の高集積化を進めるためには、台座型電極構造を有するスタック型キャパシタ構造を採用することが有効である。
【００１３】
また、従来、台座型電極構造を利用したキャパシタ部の形成にあっては、下部電極３１を形成した後、下部電極３１の間のギャップをＳｉＯ2等の絶縁膜２２で埋めて、全体を平坦化した後、下部電極３１上に強誘電体層３２を形成している。
【００１４】
しかしながら、ＳｒＢｉ2Ｔａ2Ｏ9（以下、ＳＢＴと称する場合がある）やＰｂ（Ｚｒ，Ｔｉ）Ｏ3（以下、ＰＺＴと称する場合がある）といった高温酸素ガス雰囲気中で結晶化させる必要のある強誘電体材料を用いて、上記の台座型電極構造をスタック型キャパシタ構造に適用した場合、図６の（Ｂ）に示すように、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、絶縁膜２２と下部電極３１の間から酸素が侵入し、拡散バリア層２０が酸化される。更には、拡散バリア層２０の内部に侵入した酸素がコンタクトプラグ１８Ａに達し、コンタクトプラグ１８Ａが酸化され、選択用トランジスタと下部電極３１との間の導通がとれなくなるという問題が生じる。尚、コンタクトプラグ１８Ａの酸化された部分を、参照番号１８ａで示す。
【００１５】
そのため、例えば、ＳｉＮから成る酸化防止膜１２１を下部電極３１及び拡散バリア層２０の少なくとも側壁に配し、コンタクトプラグ１８Ａの酸化を防ぐ試みが行われている。
【００１６】
具体的には、図７の（Ａ）に模式的な一部断面図を示すように、層間絶縁層１６上にパターニングされた下部電極３１及び拡散バリア層２０を形成した後、図７の（Ｂ）に示すように、全面にＳｉＮから成る酸化防止膜１２１を形成する。次いで、プラズマ−ＴＥＯＳ法にてＳｉＯ2から成る第１の絶縁膜２２Ａを全面に形成し、更に、全面に高密度プラズマＣＶＤ法にてＳｉＯ2から成る第２の絶縁膜２２Ｂを形成する（図８の（Ａ）参照）。その後、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａをエッチバックし（図８の（Ｂ）参照）、更に、酸化防止膜１２１をエッチバックすることで、下部電極３１の頂面を露出させる（図９参照）。
【００１７】
【発明が解決しようとする課題】
ところで、従来のエッチバック法においては、ＳｉＮから成る酸化防止膜１２１のエッチバックを、ＳｉＯ2から成る第１の絶縁膜２２Ａ、第２の絶縁膜２２Ｂに対してエッチング選択比が取れる条件にて行っている。具体的には、ＳｉＮのエッチング速度を１としたとき、ＳｉＯ2のエッチング速度が５乃至１０となるような条件にて、通常、エッチバックを行っている。しかも、面内ばらつきを考慮して、酸化防止膜１２１をオーバーエッチングしている。尚、酸化防止膜１２１のエッチバック時、露出した下部電極３１の表面も若干、エッチングされる。
【００１８】
一般に、ＳｉＯ2及びＳｉＮのドライエッチングにおいては、ＣＦ4、Ｃ4Ｈ8、ＣＨＦ3といったエッチングガスを使用する。そして、被エッチング物に対するエッチングと、エッチング生成物（例えば、ＣＦX）の被エッチング物への堆積を応用して、エッチングの制御を行っている。
【００１９】
ところが、このようなエッチングの制御においては、酸化防止膜１２１をエッチングしたとき、エッチング生成物が露出した下部電極３１の頂面に堆積し、下部電極３１の表面のエッチング状態にばらつきが発生し、下部電極３１の表面に凹凸が生成される。このように下部電極３１の表面に凹凸が生成すると、後の工程で、下部電極３１の頂面に強誘電体層３２を構成する強誘電体材料を例えばスピンコート法にて成膜することが困難となる。また、下部電極３１の頂面上のエッチング生成物が完全に除去されないと、キャパシタ部の特性劣化が生じる虞がある。
【００２０】
更には、酸化防止膜１２１のオーバーエッチング時、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂが過度にエッチングされ、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂの膜厚が薄くなり、後の工程で、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、酸素が侵入し、拡散バリア層２０、更には、コンタクトプラグ１８Ａが酸化されるといった問題が生じ易くなる。また、凹凸を有する下地上に強誘電体層を構成する強誘電体材料を成膜することになり、強誘電体材料を成膜することが困難となる場合がある。
【００２１】
従って、本発明の目的は、台座型電極構造を有するスタック型キャパシタ構造を採用した強誘電体型不揮発性半導体メモリの製造に際し、下部電極の頂面に凹凸が生成され難く、しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避し得る強誘電体型不揮発性半導体メモリの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）半導体基板に、ゲート電極、チャネル領域及びソース／ドレイン領域から成る選択用トランジスタを形成する工程と、
（Ｂ）全面に層間絶縁層を形成する工程と、
（Ｃ）一方のソース／ドレイン領域の上方の層間絶縁層の部分にコンタクトプラグを形成する工程と、
（Ｄ）コンタクトプラグの頂面上から層間絶縁層上に亙り、下部電極を形成する工程と、
（Ｅ）コンタクトプラグの酸化防止のための酸化防止膜を、下部電極の全面及び層間絶縁層上に形成する工程と、
（Ｆ）酸化防止膜上に絶縁膜を形成する工程と、
（Ｇ）絶縁膜及び酸化防止膜をエッチングして、少なくとも下部電極の頂面を露出させ、層間絶縁層上に酸化防止膜及び絶縁膜を残す工程と、
（Ｈ）下部電極上に強誘電体層を形成する工程と、
（Ｉ）強誘電体層上に上部電極を形成する工程、
から成り、
工程（Ｇ）における絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．５≦ＥＲ2／ＥＲ1≦２、より好ましくは０．８≦ＥＲ2／ＥＲ1≦１．２を満足することを特徴とする。
【００２３】
本発明の強誘電体型不揮発性半導体メモリの製造方法（以下、本発明の製造方法と呼ぶ）において、酸化防止膜は、下部電極及び酸化防止膜との密着性に優れた材料から成ることが望ましく、具体的には、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ、ＡｌＮ及びＩｒＮXから成る群から選択された少なくとも１種類の材料から成ることが好ましい。限定するものではないが、緻密な膜質を有する酸化防止膜を形成するために、酸化防止膜をＥＣＲスパッタリング法あるいはアトミック・レイヤー・デポジッション（ＡＬＤ）法にて形成することが好ましい。
【００２４】
絶縁膜をＳｉＯ2から構成することができる。但し、絶縁膜は、酸化シリコン（ＳｉＯ2）に限定するものではなく、場合によっては、例えば、窒化シリコン（ＳｉＮ）、ＳｉＯＮから構成することもできる。絶縁膜は１層構成であってもよいし、多層構成であってもよい。後者の場合、例えば、下層の絶縁膜（第１の絶縁膜）を例えば、プラズマ−ＴＥＯＳ法にて成膜し、上層の絶縁膜（第２の絶縁膜）を高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて成膜することが好ましい。また、工程（Ｆ）と工程（Ｇ）の間において、前記工程（Ｈ）における強誘電体層の形成（強誘電体材料の結晶化）と略同じ温度にて絶縁膜及び酸化防止膜に熱処理を施すことが、絶縁膜及び酸化防止膜による応力を緩和するといった観点から好ましい。
【００２５】
本発明の製造方法においては、工程（Ｃ）の後、拡散バリア層を形成することが好ましい。拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている場合もある。
【００２６】
尚、パターニングされた拡散バリア層を形成した後、拡散バリア層上にパターニングされた下部電極を形成してもよいし、拡散バリア層を形成した後、拡散バリア層上に下部電極を形成し、次いで、下部電極及び拡散バリア層をパターニングしてもよい。
【００２７】
拡散バリア層を構成する材料として、ＴｉＮ、ＴａＮ、ＴｉＡｌＮを例示することができる。
【００２８】
本発明の製造方法においては、前記工程（Ｄ）と工程（Ｅ）の間において、前記工程（Ｈ）における強誘電体層の形成と略同じ温度にて下部電極（場合によっては、加えて拡散バリア層）に熱処理を施すことが、下部電極（場合によっては、加えて拡散バリア層）による応力を緩和するといった観点から好ましい。
【００２９】
本発明の製造方法において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｉｒ／Ｉｒ−Ｈｆ、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する導電材料層あるいは上部電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３０】
本発明の製造方法における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３１】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３２】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9（タンタル酸ストロンチウムビスマス）、Ｂｉ2ＳｒＮｂ2Ｏ9（ニオブ酸ストロンチウムビスマス）、Ｂｉ2ＢａＴａ2Ｏ9（タンタル酸バリウムビスマス）、Ｂｉ2ＢａＮｂ2Ｏ9（ニオブ酸バリウムビスマス）、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ4ＳｒＴｉ4Ｏ15（チタン酸ストロンチウムビスマス）、Ｂｉ3ＴｉＮｂＯ9（ニオブ酸ビスマスチタン）、Ｂｉ3ＴｉＴａＯ9（タンタル酸ビスマスチタン）、Ｂｉ4Ｔｉ3Ｏ12（チタン酸ビスマス）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（チタン酸ランタンビスマス）、Ｂｉ2ＰｂＴａ2Ｏ9（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３３】
あるいは又、強誘電体材料として、ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、ＬｉＴａＯ3（タンタル酸リチウム）、ＹＭｎＯ3（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（ＺｒX，ＴｉY）Ｏ3］、これらの混合物を挙げることができる。
【００３４】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３５】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Metal Organic Decomposition）法、ＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３６】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することができる。
【００３７】
本発明においては、絶縁膜及び酸化防止膜をエッチングする工程（Ｇ）において、絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．５≦ＥＲ2／ＥＲ1≦２を満足するようにエッチング条件を選定して、エッチングを行う。その結果、露出した下部電極の頂面に凹凸が生成することを確実に抑制することができるし、酸化防止膜をオーバーエッチングしたとき、層間絶縁層の上方に位置する絶縁膜が過度にエッチングされることを防止し得る。
【００３８】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３９】
（実施の形態１）
実施の形態１は、本発明の強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）の製造方法に関する。
【００４０】
実施の形態１の不揮発性メモリは、模式的な一部断面図を図４の（Ｂ）に示すように、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、下部電極３１、強誘電体層３２、上部電極３３から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ2から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７Ａ内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。ＴｉＮから成る拡散バリア層２０が、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、しかも、パターニングされている。更には、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る下部電極３１は、拡散バリア層２０上に形成され、しかも、拡散バリア層２０と略同形にパターニングされている。ＳＢＴから成る強誘電体層３２は下部電極３１上に形成されており、白金（Ｐｔ）から成る上部電極３３は強誘電体層３２上に形成されている。
【００４１】
そして、下部電極３１及び拡散バリア層２０の側壁はＡｌ2Ｏ3から成る酸化防止膜２１で被覆されており、この酸化防止膜２１は層間絶縁層１６上を延在している。また、下部電極３１が形成されていない層間絶縁層１６の部分には、絶縁膜２２（下層に位置する第１の絶縁膜２２Ａ及び上層に位置する第２の絶縁膜２２Ｂの積層構造を有する）が形成されている。
【００４２】
以下、半導体基板等の模式的な一部断面図である図１の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、及び、図４の（Ａ）、（Ｂ）を参照して、実施の形態１の不揮発性メモリの製造方法を説明する。
【００４３】
［工程−１００］
先ず、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００４４】
［工程−１１０］
次いで、全面にＳｉＯ2から成る下層層間絶縁層をＣＶＤ法にて形成した後、化学的／機械的研磨法（ＣＭＰ法）にて下層層間絶縁層を研磨する。その後、ソース／ドレイン領域１５Ｂの上方の下層層間絶縁層にリソグラフィ技術及びＲＩＥ法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線ＢＬを形成することができる。ビット線ＢＬとソース／ドレイン領域１５Ｂとは、下層層間絶縁層に形成された接続孔１８Ｂを介して接続されている。その後、ＢＰＳＧから成る上層層間絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばＣＭＰ法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層１６と呼ぶ。
【００４５】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａ，１５Ｂの上方の層間絶縁層１６に開口部１７ＡをＲＩＥ法にて形成した後、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８Ａを開口部１７Ａ内に形成する。コンタクトプラグ１８Ａの頂面は層間絶縁層１６の表面と略同じ平面に存在している。タングステンにて開口部１７Ａを埋め込み、コンタクトプラグ１８Ａを形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７Ａを埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７Ａ内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、化学的／機械的研磨法（ＣＭＰ法）にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００４６】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００４７】
［工程−１３０］
次に、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って、ＴｉＮから成り、パターニングされた拡散バリア層２０と、パターニングされた下部電極３１との積層構造を形成する。
【００４８】
拡散バリア層２０の形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（Rapid Thermal Annealing）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア層２０を構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層３２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００４９】
また、下部電極３１の形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、その上にＩｒ膜を２３０ｎｍ、それぞれＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ｉｒ−Ｈｆ膜は密着層として機能する。図面においては、下部電極３１を１層で表した。
【００５０】
次いで、下部電極３１及び拡散バリア層２０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５１】
その後、リソグラフィ技術あるいはハードマスク技術及びドライエッチング技術に基づき、下部電極３１及び拡散バリア層２０をパターニンする。下部電極３１と拡散バリア層２０とは、略同じ平面形状を有する。こうして、図１の（Ａ）に示す構造を得ることができる。
【００５２】
［工程−１４０］
次に、コンタクトプラグ１８Ａの酸化防止のための酸化防止膜２１を、下部電極３１の全面及び層間絶縁層１６上に形成する。具体的には、ＥＣＲスパッタリング法により厚さ３０ｎｍのＡｌ2Ｏ3から成る酸化防止膜２１を全面に形成する（図１の（Ｂ）参照）。こうして、下部電極３１及び拡散バリア層２０の側壁を酸化防止膜２１で被覆し、且つ、酸化防止膜２１を層間絶縁層１６上を延在させる。尚、この酸化防止膜２１は、熱的に安定で、しかも、下部電極３１を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もＥＣＲスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばＡＬＤ（Atomic Layer Deposition）法を採用することもできる。
【００５３】
［工程−１５０］
次いで、酸化防止膜２１上に絶縁膜２２を形成する。具体的には、先ず、厚さ５０ｎｍのＳｉＯ2から成る第１の絶縁膜２２Ａをプラズマ−ＴＥＯＳ ＣＶＤ法にて成膜し、その後、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて厚さ約０．６μｍのＳｉＯ2から成る第２の絶縁膜２２Ｂを形成する（図２の（Ａ）参照）。
【００５４】
次に、絶縁膜２２及び酸化防止膜２１の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５５】
［工程−１６０］
その後、絶縁膜２２及び酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を露出させ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第１の絶縁膜２２Ａ及び第２の絶縁膜２２Ｂ）を残すが、その前に、先ず、第２の絶縁膜２２Ｂを化学的機械的研磨法（ＣＭＰ法）にて約１８０ｎｍだけ研磨し、次いで、下部電極３１の上方の第２の絶縁膜２２Ｂの厚さが約１５ｎｍとなるように、第２の絶縁膜２２Ｂを、以下の表２に例示する条件にてエッチバック（エッチング）する（図２の（Ｂ）参照）。これらの第２の絶縁膜２２ＢのＣＭＰ法による研磨、及びエッチバックは必須ではないが、次に、絶縁膜２２及び酸化防止膜２１をエッチングする際の面内ばらつきを抑えるために、第２の絶縁膜２２ＢのＣＭＰ法による研磨及びエッチバックを実行することが好ましい。
【００５６】
［表２］
使用エッチングガス：ＣＨＦ3／Ｈｅ＝１５／１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
パワー ：１３０Ｗ
エッチング時間 ：６０秒
【００５７】
次いで、以下の表３に例示する条件にて、絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）並びに酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を、より具体的には、下部電極３１の頂面及び側壁上部を露出させ、且つ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）を残す。第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａがエッチング（エッチバック）されて下部電極３１の頂面上の酸化防止膜２１が露出した状態を図３の（Ａ）に示し、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ及び酸化防止膜２１がエッチング（エッチバック）されて下部電極３１の頂面が露出した状態を図３の（Ｂ）に示し、第２の絶縁膜２２Ｂ及び酸化防止膜２１がオーバーエッチングされて下部電極３１の頂面及び側壁上部が露出した状態を図４の（Ａ）に示す。こうして、台座型電極構造を得ることができる。ここで、層間絶縁層１６の上方の第２の絶縁膜２２Ｂの平均厚さは１００ｎｍであり、下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の高さは約２００ｎｍである。層間絶縁層１６の上方には十分なる膜厚を有する第２の絶縁膜２２Ｂが残される。尚、図３の（Ｂ）に示す状態を得るためのエッチング時間は６０秒である。下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の頂部は、下部電極３１の頂部よりも、１０ｎｍ乃至５０ｎｍ程度低いところに位置することが好ましい。
【００５８】
［表３］
使用エッチングガス：Ｃｌ2／ＢＣｌ3＝２５／７５sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１００Ｗ
エッチング時間 ：９０秒
【００５９】
尚、表３に例示した条件にあっては、絶縁膜２２のエッチング速度をＥＲ1（第１の絶縁膜２２Ａのエッチング速度をＥＲ11、第２の絶縁膜２２Ｂのエッチング速度をＥＲ12）、酸化防止膜２１のエッチング速度をＥＲ2としたとき、ＥＲ1≒ＥＲ2（より具体的には、ＥＲ11≒ＥＲ12≒ＥＲ2）である。ここで、エッチング速度とは、半導体基板に垂直な方向のエッチング速度を意味する。
【００６０】
このようなＥＲ11≒ＥＲ12≒ＥＲ2となるエッチング条件は、エッチング条件を種々変えて試験エッチングを行うことで得ることができる。
【００６１】
エッチングガスであるＣｌ2／ＢＣｌ3の割合を変化させ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチング（エッチバック）したときの第１の絶縁膜２２Ａのエッチング速度ＥＲ11、酸化防止膜２１のエッチング速度ＥＲ2の値を、以下の表４に示。尚、表４においては、酸化防止膜２１のエッチング速度ＥＲ2を基準として、第１の絶縁膜２２Ａのエッチング速度ＥＲ11を正規化している。ここで、基板温度を３０゜Ｃとした。
【００６２】
［表４］
Ｃｌ2／ＢＣｌ3 圧力（Ｐａ） バイアスパワー（Ｗ） ＥＲ11／ＥＲ2
５０／５０ １．３ １００ １．１７
５０／５０ １．３ １５０ １．３０
５０／５０ ０．７ １００ １．０９
２５／７５ １．３ １００ １．１０
【００６３】
また、Ｏ3−ＴＥＯＳ ＣＶＤ法にて形成されたＳｉＯ2膜、ＳＯＧ膜、酸化防止膜としてのプラズマＣＶＤ法にて形成されたＳｉＮ膜を、表５及び表７に示す条件でエッチングしたときの各膜のエッチング速度を表６及び表８に示す。尚、ＳｉＮ膜のエッチング速度を基準として、ＳｉＯ2膜及びＳＯＧ膜のエッチング速度を正規化している。表６及び表８から、エッチング条件を最適化することによって、ＥＲ11≒ＥＲ12≒ＥＲ2を得ることができることが判る。
【００６４】
［表５］
使用エッチングガス：ＣＨＦ3／Ｈｅ＝１５／１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１３０Ｗ
【００６５】
［表６］
ＳｉＯ2膜のエッチング速度：０．６５
ＳＯＧ膜のエッチング速度 ：１．００
【００６６】
［表７］
使用エッチングガス：ＣＨＦ3＝１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１３０Ｗ
【００６７】
［表８］
ＳｉＯ2膜のエッチング速度：１．０５
ＳＯＧ膜のエッチング速度 ：１．０４
【００６８】
［工程−１７０］
次いで、厚さ１２０ｎｍのＳＢＴから成る強誘電体層３２をゾル−ゲル法にて形成する。具体的には、ＳＢＴ前駆体溶液をスピン・オン法により塗布し、結晶化のために７００゜Ｃの酸素ガス雰囲気中で熱処理を３０分間行うという工程を３回繰り返すことで、強誘電体層３２を得ることができる。
【００６９】
［工程−１８０］
次に、全面に、ＤＣマグネトロンスパッタリング法により厚さ１００ｎｍのＰｔから成る上部電極３３を成膜する。そして、上部電極３３、強誘電体層３２を、順次、２段階のリソグラフィ技術及びドライエッチング技術に基づきパターニングする。尚、ハードマスク等を用いて、上部電極３３及び強誘電体層３２を一括してエッチングしてもよい。その後、パターニングによる強誘電体層３２の特性劣化を回復するため、酸素ガス雰囲気中で７００゜Ｃ、３０分の熱処理を行うことが好ましい。
【００７０】
［工程−１９０］
その後、厚さ約０．３μｍのＳｉＯ2から成る絶縁層３４をプラズマ−ＴＥＯＳ ＣＶＤ法にて全面に形成し、次いで、上部電極３３の上方の絶縁層３４に、リソグラフィ技術及びドライエッチング技術に基づき開口部を形成する。そして、開口部内を含む絶縁層３４上に、配線層として、ＴｉＮ（厚さ２０ｎｍ）／Ｔｉ（厚さ２０ｎｍ）の積層膜（図示せず）を、更に、その上に、Ｓｉを１ａｔｏｍ％添加した厚さ約０．６μｍのＡｌ−Ｓｉ層を、それぞれＤＣマグネトロンスパッタリング法により形成する。最後に、リソグラフィ技術及びドライエッチング技術に基づき配線層をパターニングして、上部電極３３に接続されたプレート線ＰＬを得ることができる。こうして、図４の（Ｂ）に示す不揮発性メモリを得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。
【００７１】
例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体層３２を形成してもよい。例えば、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２のＭＯＣＶＤ法に基づく形成条件を以下の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラメチルヘプタンジネートの略である。また、表９に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７２】
【００７３】
あるいは又、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２をパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表１０、表１１、表１２に例示する。尚、ゾル−ゲル法によって厚い強誘電体層３２を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７４】
［表１０］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【００７５】
【００７６】
［表１２］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００７７】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表１３に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、ＭＯＣＶＤ法にて形成することもできる。
【００７８】
［表１３］
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【００７９】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表１４に例示する。
【００８０】
［表１４］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【００８１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。例えば、場合によっては、プレート線の形成を省略し、上部電極がプレート線を兼ねる構成とすることができる。
【００８２】
また、本発明においては、台座型電極構造を得るために、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチングしたが、２層以上の多層構造を有する被エッチング物において、エッチング後に露出した層の表面に凹凸が発生することを抑制するために、本発明を適用することができる。即ち、この場合、エッチングすべき第ｎ層のエッチング速度をＥＲnとし、エッチングすべき層のエッチング速度の平均値をＥＲAVEとしたとき、０．５≦ＥＲn／ＥＲAVE≦２を満足すればよい。
【００８３】
本発明における強誘電体層をＢａＴｉＯ3（チタン酸バリウム）や、ＳｒＴｉＯ3（チタン酸ストロンチウム）、（Ｂａ，Ｓｒ）ＴｉＯ3（チタン酸バリウムストロンチウム）等の高誘電体材料から成る高誘電体層と置き換えれば、本発明の製造方法をＤＲＡＭの製造方法に適用することが可能である。また、また、本発明の製造方法をＤＲＡＭの製造方法に適用することもできる。この場合に得られたＤＲＡＭにあっては、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大（飽和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して一定の関係（ほぼ比例する関係）を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転しない。データはリフレッシュによって保持される。
【００８４】
【発明の効果】
本発明にあっては、絶縁膜のエッチング速度と酸化防止膜のエッチング速度との割合を規定することによって、絶縁膜や酸化防止膜のエッチングに起因して下部電極や絶縁膜の表面に凹凸が生成することを確実に抑制することができる。従って、その後の工程において強誘電体層を形成するときに何ら問題が発生しない。しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避することができるので、強誘電体層の形成に有利であるし、コンタクトプラグが酸化され難い構造を得ることができる。
【図面の簡単な説明】
【図１】図１の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図５の（Ａ）は、強誘電体型不揮発性半導体メモリの等価回路図であり、図５の（Ｂ）は、強誘電体のＰ−Ｅヒステリシスループを模式的に示す図である。
【図６】図６の（Ａ）は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図６の（Ｂ）は、従来の強誘電体型不揮発性半導体メモリにおける問題点を説明するための強誘電体型不揮発性半導体メモリの製造途中における模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図９は、図８の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７Ａ・・・開口部、１８Ａ・・・コンタクトプラグ、１８Ｂ・・・接続孔、２０・・・拡散バリア層、２１・・・酸化防止膜、２２，２２Ａ，２２Ｂ・・・絶縁膜、３１・・・下部電極、３２・・・強誘電体層、３３・・・上部電極、３４・・・絶縁層、ＢＬ・・・ビット線、ＰＬ・・・プレート線
【発明の属する技術分野】
本発明は、スタック型キャパシタ構造を有する、所謂ＦｅＲＡＭとも呼ばれる強誘電体型不揮発性半導体メモリの製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ場合がある）の等価回路図を図５の（Ａ）に示す。尚、図５の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部ＦＣ1，ＦＣ2と選択用トランジスタＴＲ1，ＴＲ2とから構成されている。そして、選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域はキャパシタ部ＦＣ1，ＦＣ2の一端に接続され、キャパシタ部ＦＣ1，ＦＣ2の他端はプレート線ＰＬ1，ＰＬ2に接続されている。また、選択用トランジスタＴＲ1，ＴＲ2の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ1，ＴＲ2のゲート電極はワード線ＷＬ1，ＷＬ2に接続されている。
【０００４】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図５の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図５の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図５の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００５】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図５の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図５の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００６】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【０００７】
従来の不揮発性メモリにおいては、図６の（Ａ）に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極３１と、その上に形成された強誘電体層３２と、強誘電体層３２上に形成された上部電極３３から構成されている。下部電極３１は層間絶縁層１６上に形成され、下部電極３１と層間絶縁層１６との間には拡散バリア層２０が形成されている。また、選択用トランジスタの一方のソース／ドレイン領域１５Ａと下部電極３１とを接続するために、層間絶縁層１６にはコンタクトプラグ１８Ａが形成されている。このコンタクトプラグ１８Ａは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図６の（Ａ）中、参照番号３４は絶縁層、参照番号１０は半導体基板、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオール、参照番号１８Ｂはビット線ＢＬと他方のソース／ドレイン領域１５Ｂを接続する接続孔、符号ＷＬはワード線である。
【０００８】
ところで、強誘電体層３２を構成する強誘電体材料は主に酸化物であり、強誘電体層３２の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【０００９】
そして、このような熱処理によって下部電極３１を構成する材料の原子とコンタクトプラグ１８Ａを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、ＴｉＮやＴａＮ、ＴｉＡｌＮから成る拡散バリア層２０を設けている。また、このような熱処理において、酸素が下部電極３１を通してコンタクトプラグ１８Ａにまで達すると、下部電極３１とコンタクトプラグ１８Ａの境界領域近傍のコンタクトプラグ１８Ａの部分が酸化して不導通となるといった問題や、下部電極３１とコンタクトプラグ１８Ａとの間の密着低下といった問題が生じる。更には、拡散バリア層２０を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極３１と拡散バリア層２０との間の密着低下、層間絶縁層１６と拡散バリア層２０との間の密着低下といった問題が生じる。
【００１０】
そのため、下部電極３１を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、ＩｒやＩｒＯ2等の貴金属系材料が用いられる。そして、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極３１と拡散バリア層２０とを組み合わせた積層構造を採用することが多い。
【００１１】
更に半導体記憶装置の集積度を上げるための方法として、フォトリソグラフィ工程における各層の合わせマージンを極力排除することが挙げられるが、これは、予めパターニングした下部電極３１上に強誘電体層３２を形成する、所謂台座型（ペデステル型）電極構造を採用することで可能となる。この台座型電極構造の形成プロセスは、半導体記憶装置の一層の微細化が進められた際に、キャパシタ部の蓄積電荷量を確保するためＤＲＡＭ等で行われている立体キャパシタ構造にもつながるプロセスである。
【００１２】
以上のような理由から、半導体記憶装置の高集積化を進めるためには、台座型電極構造を有するスタック型キャパシタ構造を採用することが有効である。
【００１３】
また、従来、台座型電極構造を利用したキャパシタ部の形成にあっては、下部電極３１を形成した後、下部電極３１の間のギャップをＳｉＯ2等の絶縁膜２２で埋めて、全体を平坦化した後、下部電極３１上に強誘電体層３２を形成している。
【００１４】
しかしながら、ＳｒＢｉ2Ｔａ2Ｏ9（以下、ＳＢＴと称する場合がある）やＰｂ（Ｚｒ，Ｔｉ）Ｏ3（以下、ＰＺＴと称する場合がある）といった高温酸素ガス雰囲気中で結晶化させる必要のある強誘電体材料を用いて、上記の台座型電極構造をスタック型キャパシタ構造に適用した場合、図６の（Ｂ）に示すように、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、絶縁膜２２と下部電極３１の間から酸素が侵入し、拡散バリア層２０が酸化される。更には、拡散バリア層２０の内部に侵入した酸素がコンタクトプラグ１８Ａに達し、コンタクトプラグ１８Ａが酸化され、選択用トランジスタと下部電極３１との間の導通がとれなくなるという問題が生じる。尚、コンタクトプラグ１８Ａの酸化された部分を、参照番号１８ａで示す。
【００１５】
そのため、例えば、ＳｉＮから成る酸化防止膜１２１を下部電極３１及び拡散バリア層２０の少なくとも側壁に配し、コンタクトプラグ１８Ａの酸化を防ぐ試みが行われている。
【００１６】
具体的には、図７の（Ａ）に模式的な一部断面図を示すように、層間絶縁層１６上にパターニングされた下部電極３１及び拡散バリア層２０を形成した後、図７の（Ｂ）に示すように、全面にＳｉＮから成る酸化防止膜１２１を形成する。次いで、プラズマ−ＴＥＯＳ法にてＳｉＯ2から成る第１の絶縁膜２２Ａを全面に形成し、更に、全面に高密度プラズマＣＶＤ法にてＳｉＯ2から成る第２の絶縁膜２２Ｂを形成する（図８の（Ａ）参照）。その後、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａをエッチバックし（図８の（Ｂ）参照）、更に、酸化防止膜１２１をエッチバックすることで、下部電極３１の頂面を露出させる（図９参照）。
【００１７】
【発明が解決しようとする課題】
ところで、従来のエッチバック法においては、ＳｉＮから成る酸化防止膜１２１のエッチバックを、ＳｉＯ2から成る第１の絶縁膜２２Ａ、第２の絶縁膜２２Ｂに対してエッチング選択比が取れる条件にて行っている。具体的には、ＳｉＮのエッチング速度を１としたとき、ＳｉＯ2のエッチング速度が５乃至１０となるような条件にて、通常、エッチバックを行っている。しかも、面内ばらつきを考慮して、酸化防止膜１２１をオーバーエッチングしている。尚、酸化防止膜１２１のエッチバック時、露出した下部電極３１の表面も若干、エッチングされる。
【００１８】
一般に、ＳｉＯ2及びＳｉＮのドライエッチングにおいては、ＣＦ4、Ｃ4Ｈ8、ＣＨＦ3といったエッチングガスを使用する。そして、被エッチング物に対するエッチングと、エッチング生成物（例えば、ＣＦX）の被エッチング物への堆積を応用して、エッチングの制御を行っている。
【００１９】
ところが、このようなエッチングの制御においては、酸化防止膜１２１をエッチングしたとき、エッチング生成物が露出した下部電極３１の頂面に堆積し、下部電極３１の表面のエッチング状態にばらつきが発生し、下部電極３１の表面に凹凸が生成される。このように下部電極３１の表面に凹凸が生成すると、後の工程で、下部電極３１の頂面に強誘電体層３２を構成する強誘電体材料を例えばスピンコート法にて成膜することが困難となる。また、下部電極３１の頂面上のエッチング生成物が完全に除去されないと、キャパシタ部の特性劣化が生じる虞がある。
【００２０】
更には、酸化防止膜１２１のオーバーエッチング時、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂが過度にエッチングされ、層間絶縁層１６の上方に位置する第２の絶縁膜２２Ｂの膜厚が薄くなり、後の工程で、強誘電体層３２の高温酸素ガス雰囲気中での結晶化の際、酸素が侵入し、拡散バリア層２０、更には、コンタクトプラグ１８Ａが酸化されるといった問題が生じ易くなる。また、凹凸を有する下地上に強誘電体層を構成する強誘電体材料を成膜することになり、強誘電体材料を成膜することが困難となる場合がある。
【００２１】
従って、本発明の目的は、台座型電極構造を有するスタック型キャパシタ構造を採用した強誘電体型不揮発性半導体メモリの製造に際し、下部電極の頂面に凹凸が生成され難く、しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避し得る強誘電体型不揮発性半導体メモリの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）半導体基板に、ゲート電極、チャネル領域及びソース／ドレイン領域から成る選択用トランジスタを形成する工程と、
（Ｂ）全面に層間絶縁層を形成する工程と、
（Ｃ）一方のソース／ドレイン領域の上方の層間絶縁層の部分にコンタクトプラグを形成する工程と、
（Ｄ）コンタクトプラグの頂面上から層間絶縁層上に亙り、下部電極を形成する工程と、
（Ｅ）コンタクトプラグの酸化防止のための酸化防止膜を、下部電極の全面及び層間絶縁層上に形成する工程と、
（Ｆ）酸化防止膜上に絶縁膜を形成する工程と、
（Ｇ）絶縁膜及び酸化防止膜をエッチングして、少なくとも下部電極の頂面を露出させ、層間絶縁層上に酸化防止膜及び絶縁膜を残す工程と、
（Ｈ）下部電極上に強誘電体層を形成する工程と、
（Ｉ）強誘電体層上に上部電極を形成する工程、
から成り、
工程（Ｇ）における絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．５≦ＥＲ2／ＥＲ1≦２、より好ましくは０．８≦ＥＲ2／ＥＲ1≦１．２を満足することを特徴とする。
【００２３】
本発明の強誘電体型不揮発性半導体メモリの製造方法（以下、本発明の製造方法と呼ぶ）において、酸化防止膜は、下部電極及び酸化防止膜との密着性に優れた材料から成ることが望ましく、具体的には、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ、ＡｌＮ及びＩｒＮXから成る群から選択された少なくとも１種類の材料から成ることが好ましい。限定するものではないが、緻密な膜質を有する酸化防止膜を形成するために、酸化防止膜をＥＣＲスパッタリング法あるいはアトミック・レイヤー・デポジッション（ＡＬＤ）法にて形成することが好ましい。
【００２４】
絶縁膜をＳｉＯ2から構成することができる。但し、絶縁膜は、酸化シリコン（ＳｉＯ2）に限定するものではなく、場合によっては、例えば、窒化シリコン（ＳｉＮ）、ＳｉＯＮから構成することもできる。絶縁膜は１層構成であってもよいし、多層構成であってもよい。後者の場合、例えば、下層の絶縁膜（第１の絶縁膜）を例えば、プラズマ−ＴＥＯＳ法にて成膜し、上層の絶縁膜（第２の絶縁膜）を高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて成膜することが好ましい。また、工程（Ｆ）と工程（Ｇ）の間において、前記工程（Ｈ）における強誘電体層の形成（強誘電体材料の結晶化）と略同じ温度にて絶縁膜及び酸化防止膜に熱処理を施すことが、絶縁膜及び酸化防止膜による応力を緩和するといった観点から好ましい。
【００２５】
本発明の製造方法においては、工程（Ｃ）の後、拡散バリア層を形成することが好ましい。拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸化防止膜で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は酸化防止膜で被覆されている場合もある。
【００２６】
尚、パターニングされた拡散バリア層を形成した後、拡散バリア層上にパターニングされた下部電極を形成してもよいし、拡散バリア層を形成した後、拡散バリア層上に下部電極を形成し、次いで、下部電極及び拡散バリア層をパターニングしてもよい。
【００２７】
拡散バリア層を構成する材料として、ＴｉＮ、ＴａＮ、ＴｉＡｌＮを例示することができる。
【００２８】
本発明の製造方法においては、前記工程（Ｄ）と工程（Ｅ）の間において、前記工程（Ｈ）における強誘電体層の形成と略同じ温度にて下部電極（場合によっては、加えて拡散バリア層）に熱処理を施すことが、下部電極（場合によっては、加えて拡散バリア層）による応力を緩和するといった観点から好ましい。
【００２９】
本発明の製造方法において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｉｒ／Ｉｒ−Ｈｆ、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する導電材料層あるいは上部電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３０】
本発明の製造方法における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３１】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３２】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9（タンタル酸ストロンチウムビスマス）、Ｂｉ2ＳｒＮｂ2Ｏ9（ニオブ酸ストロンチウムビスマス）、Ｂｉ2ＢａＴａ2Ｏ9（タンタル酸バリウムビスマス）、Ｂｉ2ＢａＮｂ2Ｏ9（ニオブ酸バリウムビスマス）、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ4ＳｒＴｉ4Ｏ15（チタン酸ストロンチウムビスマス）、Ｂｉ3ＴｉＮｂＯ9（ニオブ酸ビスマスチタン）、Ｂｉ3ＴｉＴａＯ9（タンタル酸ビスマスチタン）、Ｂｉ4Ｔｉ3Ｏ12（チタン酸ビスマス）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（チタン酸ランタンビスマス）、Ｂｉ2ＰｂＴａ2Ｏ9（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３３】
あるいは又、強誘電体材料として、ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、ＬｉＴａＯ3（タンタル酸リチウム）、ＹＭｎＯ3（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（ＺｒX，ＴｉY）Ｏ3］、これらの混合物を挙げることができる。
【００３４】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３５】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Metal Organic Decomposition）法、ＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３６】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することができる。
【００３７】
本発明においては、絶縁膜及び酸化防止膜をエッチングする工程（Ｇ）において、絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．５≦ＥＲ2／ＥＲ1≦２を満足するようにエッチング条件を選定して、エッチングを行う。その結果、露出した下部電極の頂面に凹凸が生成することを確実に抑制することができるし、酸化防止膜をオーバーエッチングしたとき、層間絶縁層の上方に位置する絶縁膜が過度にエッチングされることを防止し得る。
【００３８】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３９】
（実施の形態１）
実施の形態１は、本発明の強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）の製造方法に関する。
【００４０】
実施の形態１の不揮発性メモリは、模式的な一部断面図を図４の（Ｂ）に示すように、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、下部電極３１、強誘電体層３２、上部電極３３から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ2から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７Ａ内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。ＴｉＮから成る拡散バリア層２０が、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、しかも、パターニングされている。更には、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る下部電極３１は、拡散バリア層２０上に形成され、しかも、拡散バリア層２０と略同形にパターニングされている。ＳＢＴから成る強誘電体層３２は下部電極３１上に形成されており、白金（Ｐｔ）から成る上部電極３３は強誘電体層３２上に形成されている。
【００４１】
そして、下部電極３１及び拡散バリア層２０の側壁はＡｌ2Ｏ3から成る酸化防止膜２１で被覆されており、この酸化防止膜２１は層間絶縁層１６上を延在している。また、下部電極３１が形成されていない層間絶縁層１６の部分には、絶縁膜２２（下層に位置する第１の絶縁膜２２Ａ及び上層に位置する第２の絶縁膜２２Ｂの積層構造を有する）が形成されている。
【００４２】
以下、半導体基板等の模式的な一部断面図である図１の（Ａ）、（Ｂ）、図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）、及び、図４の（Ａ）、（Ｂ）を参照して、実施の形態１の不揮発性メモリの製造方法を説明する。
【００４３】
［工程−１００］
先ず、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００４４】
［工程−１１０］
次いで、全面にＳｉＯ2から成る下層層間絶縁層をＣＶＤ法にて形成した後、化学的／機械的研磨法（ＣＭＰ法）にて下層層間絶縁層を研磨する。その後、ソース／ドレイン領域１５Ｂの上方の下層層間絶縁層にリソグラフィ技術及びＲＩＥ法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線ＢＬを形成することができる。ビット線ＢＬとソース／ドレイン領域１５Ｂとは、下層層間絶縁層に形成された接続孔１８Ｂを介して接続されている。その後、ＢＰＳＧから成る上層層間絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばＣＭＰ法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層１６と呼ぶ。
【００４５】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａ，１５Ｂの上方の層間絶縁層１６に開口部１７ＡをＲＩＥ法にて形成した後、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８Ａを開口部１７Ａ内に形成する。コンタクトプラグ１８Ａの頂面は層間絶縁層１６の表面と略同じ平面に存在している。タングステンにて開口部１７Ａを埋め込み、コンタクトプラグ１８Ａを形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７Ａを埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７Ａ内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、化学的／機械的研磨法（ＣＭＰ法）にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００４６】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００４７】
［工程−１３０］
次に、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って、ＴｉＮから成り、パターニングされた拡散バリア層２０と、パターニングされた下部電極３１との積層構造を形成する。
【００４８】
拡散バリア層２０の形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（Rapid Thermal Annealing）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア層２０を構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層３２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００４９】
また、下部電極３１の形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、その上にＩｒ膜を２３０ｎｍ、それぞれＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ｉｒ−Ｈｆ膜は密着層として機能する。図面においては、下部電極３１を１層で表した。
【００５０】
次いで、下部電極３１及び拡散バリア層２０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５１】
その後、リソグラフィ技術あるいはハードマスク技術及びドライエッチング技術に基づき、下部電極３１及び拡散バリア層２０をパターニンする。下部電極３１と拡散バリア層２０とは、略同じ平面形状を有する。こうして、図１の（Ａ）に示す構造を得ることができる。
【００５２】
［工程−１４０］
次に、コンタクトプラグ１８Ａの酸化防止のための酸化防止膜２１を、下部電極３１の全面及び層間絶縁層１６上に形成する。具体的には、ＥＣＲスパッタリング法により厚さ３０ｎｍのＡｌ2Ｏ3から成る酸化防止膜２１を全面に形成する（図１の（Ｂ）参照）。こうして、下部電極３１及び拡散バリア層２０の側壁を酸化防止膜２１で被覆し、且つ、酸化防止膜２１を層間絶縁層１６上を延在させる。尚、この酸化防止膜２１は、熱的に安定で、しかも、下部電極３１を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もＥＣＲスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばＡＬＤ（Atomic Layer Deposition）法を採用することもできる。
【００５３】
［工程−１５０］
次いで、酸化防止膜２１上に絶縁膜２２を形成する。具体的には、先ず、厚さ５０ｎｍのＳｉＯ2から成る第１の絶縁膜２２Ａをプラズマ−ＴＥＯＳ ＣＶＤ法にて成膜し、その後、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて厚さ約０．６μｍのＳｉＯ2から成る第２の絶縁膜２２Ｂを形成する（図２の（Ａ）参照）。
【００５４】
次に、絶縁膜２２及び酸化防止膜２１の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層３２の形成（結晶化）と同じ温度である。
【００５５】
［工程−１６０］
その後、絶縁膜２２及び酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を露出させ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第１の絶縁膜２２Ａ及び第２の絶縁膜２２Ｂ）を残すが、その前に、先ず、第２の絶縁膜２２Ｂを化学的機械的研磨法（ＣＭＰ法）にて約１８０ｎｍだけ研磨し、次いで、下部電極３１の上方の第２の絶縁膜２２Ｂの厚さが約１５ｎｍとなるように、第２の絶縁膜２２Ｂを、以下の表２に例示する条件にてエッチバック（エッチング）する（図２の（Ｂ）参照）。これらの第２の絶縁膜２２ＢのＣＭＰ法による研磨、及びエッチバックは必須ではないが、次に、絶縁膜２２及び酸化防止膜２１をエッチングする際の面内ばらつきを抑えるために、第２の絶縁膜２２ＢのＣＭＰ法による研磨及びエッチバックを実行することが好ましい。
【００５６】
［表２］
使用エッチングガス：ＣＨＦ3／Ｈｅ＝１５／１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
パワー ：１３０Ｗ
エッチング時間 ：６０秒
【００５７】
次いで、以下の表３に例示する条件にて、絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）並びに酸化防止膜２１をエッチングして、少なくとも下部電極３１の頂面を、より具体的には、下部電極３１の頂面及び側壁上部を露出させ、且つ、層間絶縁層１６上に酸化防止膜２１及び絶縁膜２２（第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａ）を残す。第２の絶縁膜２２Ｂ及び第１の絶縁膜２２Ａがエッチング（エッチバック）されて下部電極３１の頂面上の酸化防止膜２１が露出した状態を図３の（Ａ）に示し、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ及び酸化防止膜２１がエッチング（エッチバック）されて下部電極３１の頂面が露出した状態を図３の（Ｂ）に示し、第２の絶縁膜２２Ｂ及び酸化防止膜２１がオーバーエッチングされて下部電極３１の頂面及び側壁上部が露出した状態を図４の（Ａ）に示す。こうして、台座型電極構造を得ることができる。ここで、層間絶縁層１６の上方の第２の絶縁膜２２Ｂの平均厚さは１００ｎｍであり、下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の高さは約２００ｎｍである。層間絶縁層１６の上方には十分なる膜厚を有する第２の絶縁膜２２Ｂが残される。尚、図３の（Ｂ）に示す状態を得るためのエッチング時間は６０秒である。下部電極３１及び拡散バリア層２０の側壁を覆う酸化防止膜２１の頂部は、下部電極３１の頂部よりも、１０ｎｍ乃至５０ｎｍ程度低いところに位置することが好ましい。
【００５８】
［表３］
使用エッチングガス：Ｃｌ2／ＢＣｌ3＝２５／７５sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１００Ｗ
エッチング時間 ：９０秒
【００５９】
尚、表３に例示した条件にあっては、絶縁膜２２のエッチング速度をＥＲ1（第１の絶縁膜２２Ａのエッチング速度をＥＲ11、第２の絶縁膜２２Ｂのエッチング速度をＥＲ12）、酸化防止膜２１のエッチング速度をＥＲ2としたとき、ＥＲ1≒ＥＲ2（より具体的には、ＥＲ11≒ＥＲ12≒ＥＲ2）である。ここで、エッチング速度とは、半導体基板に垂直な方向のエッチング速度を意味する。
【００６０】
このようなＥＲ11≒ＥＲ12≒ＥＲ2となるエッチング条件は、エッチング条件を種々変えて試験エッチングを行うことで得ることができる。
【００６１】
エッチングガスであるＣｌ2／ＢＣｌ3の割合を変化させ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチング（エッチバック）したときの第１の絶縁膜２２Ａのエッチング速度ＥＲ11、酸化防止膜２１のエッチング速度ＥＲ2の値を、以下の表４に示。尚、表４においては、酸化防止膜２１のエッチング速度ＥＲ2を基準として、第１の絶縁膜２２Ａのエッチング速度ＥＲ11を正規化している。ここで、基板温度を３０゜Ｃとした。
【００６２】
［表４］
Ｃｌ2／ＢＣｌ3 圧力（Ｐａ） バイアスパワー（Ｗ） ＥＲ11／ＥＲ2
５０／５０ １．３ １００ １．１７
５０／５０ １．３ １５０ １．３０
５０／５０ ０．７ １００ １．０９
２５／７５ １．３ １００ １．１０
【００６３】
また、Ｏ3−ＴＥＯＳ ＣＶＤ法にて形成されたＳｉＯ2膜、ＳＯＧ膜、酸化防止膜としてのプラズマＣＶＤ法にて形成されたＳｉＮ膜を、表５及び表７に示す条件でエッチングしたときの各膜のエッチング速度を表６及び表８に示す。尚、ＳｉＮ膜のエッチング速度を基準として、ＳｉＯ2膜及びＳＯＧ膜のエッチング速度を正規化している。表６及び表８から、エッチング条件を最適化することによって、ＥＲ11≒ＥＲ12≒ＥＲ2を得ることができることが判る。
【００６４】
［表５］
使用エッチングガス：ＣＨＦ3／Ｈｅ＝１５／１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１３０Ｗ
【００６５】
［表６］
ＳｉＯ2膜のエッチング速度：０．６５
ＳＯＧ膜のエッチング速度 ：１．００
【００６６】
［表７］
使用エッチングガス：ＣＨＦ3＝１００sccm
圧力 ：１．３Ｐａ（１０ｍＴｏｒｒ）
バイアスパワー ：１３０Ｗ
【００６７】
［表８］
ＳｉＯ2膜のエッチング速度：１．０５
ＳＯＧ膜のエッチング速度 ：１．０４
【００６８】
［工程−１７０］
次いで、厚さ１２０ｎｍのＳＢＴから成る強誘電体層３２をゾル−ゲル法にて形成する。具体的には、ＳＢＴ前駆体溶液をスピン・オン法により塗布し、結晶化のために７００゜Ｃの酸素ガス雰囲気中で熱処理を３０分間行うという工程を３回繰り返すことで、強誘電体層３２を得ることができる。
【００６９】
［工程−１８０］
次に、全面に、ＤＣマグネトロンスパッタリング法により厚さ１００ｎｍのＰｔから成る上部電極３３を成膜する。そして、上部電極３３、強誘電体層３２を、順次、２段階のリソグラフィ技術及びドライエッチング技術に基づきパターニングする。尚、ハードマスク等を用いて、上部電極３３及び強誘電体層３２を一括してエッチングしてもよい。その後、パターニングによる強誘電体層３２の特性劣化を回復するため、酸素ガス雰囲気中で７００゜Ｃ、３０分の熱処理を行うことが好ましい。
【００７０】
［工程−１９０］
その後、厚さ約０．３μｍのＳｉＯ2から成る絶縁層３４をプラズマ−ＴＥＯＳ ＣＶＤ法にて全面に形成し、次いで、上部電極３３の上方の絶縁層３４に、リソグラフィ技術及びドライエッチング技術に基づき開口部を形成する。そして、開口部内を含む絶縁層３４上に、配線層として、ＴｉＮ（厚さ２０ｎｍ）／Ｔｉ（厚さ２０ｎｍ）の積層膜（図示せず）を、更に、その上に、Ｓｉを１ａｔｏｍ％添加した厚さ約０．６μｍのＡｌ−Ｓｉ層を、それぞれＤＣマグネトロンスパッタリング法により形成する。最後に、リソグラフィ技術及びドライエッチング技術に基づき配線層をパターニングして、上部電極３３に接続されたプレート線ＰＬを得ることができる。こうして、図４の（Ｂ）に示す不揮発性メモリを得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。
【００７１】
例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体層３２を形成してもよい。例えば、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２のＭＯＣＶＤ法に基づく形成条件を以下の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラメチルヘプタンジネートの略である。また、表９に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７２】
あるいは又、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２をパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表１０、表１１、表１２に例示する。尚、ゾル−ゲル法によって厚い強誘電体層３２を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７４】
［表１０］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【００７５】
［表１２］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００７７】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表１３に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、ＭＯＣＶＤ法にて形成することもできる。
【００７８】
［表１３］
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【００７９】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表１４に例示する。
【００８０】
［表１４］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【００８１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。例えば、場合によっては、プレート線の形成を省略し、上部電極がプレート線を兼ねる構成とすることができる。
【００８２】
また、本発明においては、台座型電極構造を得るために、第２の絶縁膜２２Ｂ、第１の絶縁膜２２Ａ、酸化防止膜２１をエッチングしたが、２層以上の多層構造を有する被エッチング物において、エッチング後に露出した層の表面に凹凸が発生することを抑制するために、本発明を適用することができる。即ち、この場合、エッチングすべき第ｎ層のエッチング速度をＥＲnとし、エッチングすべき層のエッチング速度の平均値をＥＲAVEとしたとき、０．５≦ＥＲn／ＥＲAVE≦２を満足すればよい。
【００８３】
本発明における強誘電体層をＢａＴｉＯ3（チタン酸バリウム）や、ＳｒＴｉＯ3（チタン酸ストロンチウム）、（Ｂａ，Ｓｒ）ＴｉＯ3（チタン酸バリウムストロンチウム）等の高誘電体材料から成る高誘電体層と置き換えれば、本発明の製造方法をＤＲＡＭの製造方法に適用することが可能である。また、また、本発明の製造方法をＤＲＡＭの製造方法に適用することもできる。この場合に得られたＤＲＡＭにあっては、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大（飽和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して一定の関係（ほぼ比例する関係）を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転しない。データはリフレッシュによって保持される。
【００８４】
【発明の効果】
本発明にあっては、絶縁膜のエッチング速度と酸化防止膜のエッチング速度との割合を規定することによって、絶縁膜や酸化防止膜のエッチングに起因して下部電極や絶縁膜の表面に凹凸が生成することを確実に抑制することができる。従って、その後の工程において強誘電体層を形成するときに何ら問題が発生しない。しかも、層間絶縁層の上方に位置する絶縁膜の膜厚が薄くなるといった問題の発生を回避することができるので、強誘電体層の形成に有利であるし、コンタクトプラグが酸化され難い構造を得ることができる。
【図面の簡単な説明】
【図１】図１の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】図２の（Ａ）及び（Ｂ）は、図１の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図４の（Ａ）及び（Ｂ）は、図３の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図５の（Ａ）は、強誘電体型不揮発性半導体メモリの等価回路図であり、図５の（Ｂ）は、強誘電体のＰ−Ｅヒステリシスループを模式的に示す図である。
【図６】図６の（Ａ）は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図６の（Ｂ）は、従来の強誘電体型不揮発性半導体メモリにおける問題点を説明するための強誘電体型不揮発性半導体メモリの製造途中における模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図８の（Ａ）及び（Ｂ）は、図７の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図９は、図８の（Ｂ）に引き続き、従来の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７Ａ・・・開口部、１８Ａ・・・コンタクトプラグ、１８Ｂ・・・接続孔、２０・・・拡散バリア層、２１・・・酸化防止膜、２２，２２Ａ，２２Ｂ・・・絶縁膜、３１・・・下部電極、３２・・・強誘電体層、３３・・・上部電極、３４・・・絶縁層、ＢＬ・・・ビット線、ＰＬ・・・プレート線
Claims (6)
- （Ａ）半導体基板に、ゲート電極、チャネル領域及びソース／ドレイン領域から成る選択用トランジスタを形成する工程と、
（Ｂ）全面に層間絶縁層を形成する工程と、
（Ｃ）一方のソース／ドレイン領域の上方の層間絶縁層の部分にコンタクトプラグを形成する工程と、
（Ｄ）コンタクトプラグの頂面上から層間絶縁層上に亙り、下部電極を形成する工程と、
（Ｅ）コンタクトプラグの酸化防止のための酸化防止膜を、下部電極の全面及び層間絶縁層上に形成する工程と、
（Ｆ）酸化防止膜上に絶縁膜を形成する工程と、
（Ｇ）絶縁膜及び酸化防止膜をエッチングして、少なくとも下部電極の頂面を露出させ、層間絶縁層上に酸化防止膜及び絶縁膜を残す工程と、
（Ｈ）下部電極上に強誘電体層を形成する工程と、
（Ｉ）強誘電体層上に上部電極を形成する工程、
から成り、
工程（Ｇ）における絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．５≦ＥＲ2／ＥＲ1≦２を満足し、
工程（Ｆ）と工程（Ｇ）の間において、工程（Ｈ）における強誘電体層の形成時と同じ温度にて絶縁膜及び酸化防止膜に熱処理を施すことを特徴とする強誘電体型不揮発性半導体メモリの製造方法。 - （Ａ）半導体基板に、ゲート電極、チャネル領域及びソース／ドレイン領域から成る選択用トランジスタを形成する工程と、
（Ｂ）全面に層間絶縁層を形成する工程と、
（Ｃ）一方のソース／ドレイン領域の上方の層間絶縁層の部分にコンタクトプラグを形成する工程と、
（Ｄ）コンタクトプラグの頂面上から層間絶縁層上に亙り、下部電極を形成する工程と、
（Ｅ）コンタクトプラグの酸化防止のための酸化防止膜を、下部電極の全面及び層間絶縁層上に形成する工程と、
（Ｆ）酸化防止膜上に絶縁膜を形成する工程と、
（Ｇ）絶縁膜及び酸化防止膜をエッチングして、少なくとも下部電極の頂面を露出させ、層間絶縁層上に酸化防止膜及び絶縁膜を残す工程と、
（Ｈ）下部電極上に強誘電体層を形成する工程と、
（Ｉ）強誘電体層上に上部電極を形成する工程、
から成り、
工程（Ｇ）における絶縁膜のエッチング速度をＥＲ 1 、酸化防止膜のエッチング速度をＥＲ 2 としたとき、０．５≦ＥＲ 2 ／ＥＲ 1 ≦２を満足し、
工程（Ｄ）と工程（Ｅ）の間において、工程（Ｈ）における強誘電体層の形成時と同じ温度にて下部電極に熱処理を施すことを特徴とする強誘電体型不揮発性半導体メモリの製造方法。 - 工程（Ｆ）と工程（Ｇ）の間において、工程（Ｈ）における強誘電体層の形成時と同じ温度にて絶縁膜及び酸化防止膜に熱処理を施すことを特徴とする請求項２に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 工程（Ｇ）における絶縁膜のエッチング速度をＥＲ1、酸化防止膜のエッチング速度をＥＲ2としたとき、０．８≦ＥＲ2／ＥＲ1≦１．２を満足することを特徴とする請求項１乃至請求項３のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 酸化防止膜は、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項１乃至請求項３のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
- 絶縁膜はＳｉＯ2から成ることを特徴とする請求項１乃至請求項３のいずれか１項に記載の強誘電体型不揮発性半導体メモリの製造方法。
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