JP2004356313A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】クロスポイント型FeRAMにおいて、チップ面積のさらなる削減に寄与できる半導体装置及びその製造方法を提供する。
【解決手段】第一の層間絶縁層5の上面に、MOSトランジスタTのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続する第一の局所配線6を形成する。また、第二の層間絶縁層7の上面に、MOSトランジスタTのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの一部のゲート電極3A、3Cと最上層配線12とを接続する第二の局所配線8を形成する。そして、この第一及び第二の局所配線6、8のみを利用して周辺回路を構成したMOSトランジスタTを、クロスポイント型FeRAMのキャパシタアレイ形成領域X直下に形成する。
【選択図】 図1
【解決手段】第一の層間絶縁層5の上面に、MOSトランジスタTのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続する第一の局所配線6を形成する。また、第二の層間絶縁層7の上面に、MOSトランジスタTのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの一部のゲート電極3A、3Cと最上層配線12とを接続する第二の局所配線8を形成する。そして、この第一及び第二の局所配線6、8のみを利用して周辺回路を構成したMOSトランジスタTを、クロスポイント型FeRAMのキャパシタアレイ形成領域X直下に形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、強誘電体キャパシタを備えた半導体装置のさらなる微細化を実現するために有効な技術に関するものである。
【0002】
【従来の技術】
近年、半導体装置の高集積化及び微細化に伴い、強誘電体キャパシタを備えた半導体装置として、行列状に配列された上部電極層及び下部電極層の各交差部に強誘電体キャパシタを備えたクロスポイント型FeRAMが注目されてきている(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平9−116107号公報
【0004】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型FeRAMは、チップ面積の縮小を実現するために、行列状に配列された上部電極層及び下部電極層が格子状に密に配列されている。そのため、通常、クロスポイント型FeRAMにおけるキャパシタアレイ形成領域の下方に配置されるMOS(Metal Oxide Semiconductor)トランジスタなどの周辺回路と外部の配線層とを接続する接続孔は、キャパシタアレイ形成領域外に形成せざるを得なかった。この結果、クロスポイント型FeRAMを構成するには、キャパシタアレイ形成領域以外の周辺回路形成領域を大きく形成することが避けられず、チップ面積のさらなる削減という点で未だ改善の余地があった。
【0005】
本発明は、上記事情に鑑みてなされたものであり、クロスポイント型FeRAMにおけるチップ面積のさらなる削減に寄与できる半導体装置及びその製造方法を提供することを課題としている。
【0006】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置において、前記強誘電体キャパシタ直下の前記複数の層間絶縁層間に、前記半導体素子と周辺回路とを接続するための局所配線が形成されていることを特徴とするものである。
【0007】
また、本発明に係る半導体装置において、前記層間絶縁層を三層以上有し、前記局所配線は、前記複数の層間絶縁層内に二層以上形成されていることを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、前記上部電極層又は前記下部電極層と、前記半導体素子とを接続することを特徴とするものである。
【0008】
さらに、本発明に係る半導体装置において、前記局所配線は、他の配線層と、前記半導体素子とを接続することを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、複数の前記半導体素子間を接続することを特徴とするものである。
さらに、本発明に係る半導体装置は、前記局所配線は、耐熱性金属材料から形成されていることを特徴とするものである。
【0009】
なお、本発明における耐熱性金属材料とは、強誘電体層の高温アニール処理に耐えうる材料であれば特に限定されないが、具体的には、タングステン、窒化チタン、銅などが挙げられる。
本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置の製造方法において、前記半導体素子が形成された前記半導体基板の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層に、前記半導体素子と一の周辺回路とを接続する第一の接続孔を形成する工程と、前記第一の接続孔内に導電性材料を充填した後、前記第一の接続孔の上面を含む前記第一の層間絶縁層の一部上面に第一の局所配線を形成する工程と、前記第一の局所配線が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子と他の周辺回路とを接続する第二の接続孔を形成する工程と、前記第二の接続孔内に導電性材料を充填した後、前記第二の接続孔の上面を含む前記第二の層間絶縁層の一部上面に第二の局所配線を形成する工程と、前記第二の局所配線が形成された前記第二の層間絶縁層上に、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置される複数の強誘電体キャパシタを形成する工程と、を備えることを特徴とするものである。
【0010】
ここで、本発明に係る半導体装置の製造方法において、前記一の周辺回路及び前記他の周辺回路の少なくとも一つは、前記半導体素子と、前記上部電極層又は前記下部電極層とを接続するための回路であることが好ましい。
このように、本発明に係る半導体装置によれば、強誘電体キャパシタ直下の複数の層間絶縁層間に、半導体素子と周辺回路(例えば、半導体素子を強誘電体キャパシタの上部電極層又は下部電極層に接続するための回路や、半導体素子を他の配線層に接続するための回路、或いは半導体素子を隣接する別の半導体素子に接続するための回路など)とを接続するための局所配線が形成されていることによって、キャパシタアレイ形成領域直下に、半導体素子に接続される周辺回路の少なくとも一部を形成することが可能となる。よって、キャパシタアレイ形成領域以外の周辺回路形成領域を大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【0011】
また、本発明に係る半導体装置によれば、層間絶縁層を三層以上有するとともに、局所配線を複数の層間絶縁層内に二層以上形成するようにしたことによって、キャパシタアレイ形成領域直下に、局所配線のみを利用して周辺回路と接続可能な半導体素子を形成することができるため、チップ面積のさらなる削減を実現することが可能となる。
【0012】
さらに、本発明に係る半導体装置によれば、局所配線を、強誘電体層の高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
本発明に係る半導体装置の製造方法によれば、層間絶縁層を三層以上有し、且つ、局所配線層を複数の層間絶縁層内に二層以上形成することによって、チップ面積のさらなる削減を実現可能な半導体装置を製造することができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は、本発明における半導体装置の一構成例を示し、(a)は平面図、(b)は図1(a)で示した強誘電体キャパシタ直下の配線状態を示す説明図である。図2は、図1に示す半導体装置のA−A線に沿った一部拡大断面図である。
【0014】
本実施形態における半導体装置は、図1に示すように、列方向(図1に示す上下方向)に複数配列された上部電極層10Dと、行方向(図1に示す左右方向)に複数配列された下部電極層10Aとが各交差部に形成された複数(本実施形態では42個)の強誘電体キャパシタCと、この強誘電体キャパシタCが複数形成されたキャパシタアレイ形成領域X直下の半導体基板(シリコン基板)1上に形成された複数(本実施形態では4個)のMOSトランジスタTと、を備えたクロスポイント型FeRAMを構成している。なお、図1中の符号10aはダミー下部電極層を示し、同様に10dはダミー上部電極層を示す。ダミー下部電極層10a及びダミー上部電極層10dは、強誘電体キャパシタCの加工精度を改善させるために設けられており、このダミー下部電極層10a及びダミー上部電極層10dは、周辺回路に接続されない。
【0015】
MOSトランジスタTは、図2に示すように、シリコン基板1の上面に、ゲート絶縁膜2を介して形成されたゲート電極3Cと、このゲート電極3Cの両側を挟んだシリコン基板1の上層部に形成されたソース領域4A及びドレイン領域4Bと、から構成されている。
このMOSトランジスタTが形成されたシリコン基板1の上面全体には、第一の層間絶縁層5が形成されており、この第一の層間絶縁層5の上面であって、少なくともドレイン領域4Bの上方に位置する領域には、第一の局所配線6が形成されている。
【0016】
そして、第一の局所配線6とドレイン領域4Bとは、キャパシタアレイ形成領域X内の第一の層間絶縁層5に形成された第一のコンタクトホールH1を介して接続されているとともに、第一の局所配線6と最上層配線(局所配線以外の他の配線)12とは、周辺回路形成領域Y内の第二乃至第四の層間絶縁層7、9、11に形成された第一のビアホールV1を介して接続されている。
【0017】
また、第一の局所配線6が形成された第一の層間絶縁層5の上面全体には、第二の層間絶縁層7が形成されており、この第二の層間絶縁層7の上面であって、少なくともソース領域4Aの上方に位置する領域には、第二の局所配線8が形成されている。
そして、第二の局所配線8とソース領域4Aとは、キャパシタアレイ形成領域X内の第一及び第二の層間絶縁層5、7に形成された第二のコンタクトホールH2を介して接続されているとともに、第二の局所配線8と下部電極層10Aとは、周辺回路形成領域Y内の第三の層間絶縁層9に形成された第二のビアホールV2を介して接続されている。
【0018】
強誘電体キャパシタCは、図2に示すように、シリコン基板1上に第一及び第二の層間絶縁層5、7を介して形成された第三の層間絶縁層9の上面に順次積層された、下部電極層10A、強誘電体層10B、上部電極補助層10C及び上部電極層10Dで構成されている。
ここで、図1(a)に示すように、下部電極層10A形成領域以外の第三の層間絶縁層9の上面には、第四の層間絶縁層11が形成されているため、強誘電体キャパシタC以外の上部電極層10Dの下面には第四の層間絶縁層11が形成されている。一方、強誘電体キャパシタC以外の下部電極層10Aの上面には、下部電極層10Aが露出した状態となっている。
【0019】
そして、周辺回路形成領域Y内の第四の層間絶縁層11の上面であって、少なくとも第一の局所配線6の上方に位置する領域には、最上層配線12が形成されている。
ここで、第一及び第二の局所配線6、8は、例えば、タングステン(W)、窒化チタン(TiN)、銅(Cu)などの耐熱性金属材料から構成されている。
【0020】
次に、本実施形態における半導体装置の製造方法について説明する。
図3は、本発明における半導体装置の一製造工程について示す断面図である。
なお、図3は、各製造工程において、図1に示す半導体装置のA−A線に沿った断面方向から見た断面で示す。
本実施形態における半導体装置の製造方法は、まず、シリコン基板1上に、公知の熱酸化法を用いて、ゲート絶縁膜2を厚さ10nmとなるように成膜する。
【0021】
次いで、このゲート絶縁膜2の上面に、公知のCVD(Chemical Vapor Deposition)法を用いて、ゲート電極3A、3B、3C、3Dとなる多結晶シリコン膜を厚さ300nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極3A、3B、3C、3Dを形成する。
【0022】
次いで、このゲート電極3A、3B、3C、3Dをイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極3A、3B、3C、3Dの両側におけるシリコン基板1内に、ソース領域4Aとドレイン領域4Bとを形成する。ここで、シリコン基板1上に、MOSトランジスタTを完成する。
続いて、図3(a)に示すように、MOSトランジスタTが形成されたシリコン基板1の上面全体に、公知のCVD法を用いて、シリコン酸化膜などからなる第一の層間絶縁層5を厚さ1500nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層5に、MOSトランジスタTのドレイン領域4Bに接続される第一のコンタクトホールH1を形成する。その後、この第一のコンタクトホールH1内に、公知のメタルプラグ技術を用いて、Wを埋め込む。このとき、図3では図示しないが、複数のMOSトランジスタTのうち、一部のゲート電極3B、3Dに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもWを埋め込んでおく。
【0023】
次いで、この第一の層間絶縁層5の上面に、公知のスパッタ法などを用いて、TiNなどからなる第一の局所配線6用膜を厚さ200nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともMOSトランジスタTのドレイン領域4Bの上方を含む第一の層間絶縁層5の上面に、第一の局所配線6を形成する。このとき、図3では図示しないが、第一の層間絶縁層5にコンタクトホールが形成されたゲート電極3B、3Dの上方を含む第一の層間絶縁層5の上面にも、同様に第一の局所配線6を形成する。
【0024】
次いで、図3(b)に示すように、第一の局所配線6が形成された第一の層間絶縁層5の上面全体に、公知のCVD法を用いて、第二の層間絶縁層7を厚さ600nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層7に、MOSトランジスタTのソース領域4Aに接続される第二のコンタクトホールH2を形成する。その後、この第二のコンタクトホールH2内に、公知のメタルプラグ技術を用いて、Wを埋め込む。このとき、図3では図示しないが、複数のMOSトランジスタTのうち、残りのゲート電極3A、3Cに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもWを埋め込んでおく。
【0025】
次いで、この第二の層間絶縁層7の上面に、公知のスパッタ法などを用いて、TiNなどからなる第二の局所配線8用膜を厚さ200nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともMOSトランジスタTのソース領域4A及び残りのゲート電極3A、3Cの上方を含む第二の層間絶縁層7の上面に、第二の局所配線8を形成する。このとき、図3では図示しないが、第二の層間絶縁層7にコンタクトホールが形成されたゲート電極3A、3Cの上方を含む第二の層間絶縁層7の上面にも、同様に第二の局所配線8を形成する。
【0026】
続いて、図3(c)に示すように、第二の局所配線8が形成された第二の層間絶縁層7の上面全体に、公知のCVD法を用いて、第三の層間絶縁層9を厚さ600nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第三の層間絶縁層9に、第二の局所配線8に接続される第二のビアホールV2を形成する。その後、この第二のビアホールV2内に、公知のメタルプラグ技術を用いてWを埋め込む。
【0027】
次いで、第三の層間絶縁層9の上面全体に、公知のスパッタ法などを用いて、Ptなどの金属膜からなる下部電極層10Aと、SBT(SrBi2 Ta2 O9 )やPZT(Pb(ZrX Ti1−X )O3 )などの強誘電体膜からなる強誘電体層10Bと、Ptなどの金属膜からなる上部電極補助層10Cとを各200nm程度の厚みに順次成膜する。なお、下部電極層10Aに接続するWプラグの酸化が問題となる場合には、下部電極層10Aの下面全体に、酸化防止バリア層としてTiAlN(チタン−アルミニウム合金の窒化物)などを同様のスパッタ法を用いて厚さ50nm程度に成膜するようにする。
【0028】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部電極補助層10C、強誘電体層10B、及び下部電極層10Aを一括してエッチングし、下部電極層10A、強誘電体層10B、及び上部電極補助層10Cの三層からなる強誘電体キャパシタ用積層体を、下部電極層形成領域に行方向(図3における左右方向)に複数配列する。
【0029】
次いで、下部電極層形成領域に強誘電体キャパシタ用積層体が形成された第三の層間絶縁層9の上面全体に、公知のCVD法を用いて、シリコン酸化膜などからなる第四の層間絶縁層11を厚さ1500nmとなるように形成する。
そして、第四の層間絶縁層11の上面全体に、公知のCMP(Chemical Mechanical Policing)法や全面エッチバックなどの平坦化処理を施し、強誘電体キャパシタ用積層体の上部電極補助層10Cを第四の層間絶縁層11の上面より露出させる。ここで、下部電極層形成領域以外の第三の層間絶縁層9の上面には、第四の層間絶縁層11が形成されるようになる。
【0030】
続いて、図3(d)に示すように、平坦化処理が施された第四の層間絶縁層11の上面全体に、公知のスパッタ法を用いて、Ptからなる上部電極層10Dを形成する。そして、図2に示すように、公知のフォトリソグラフィ技術及びエッチングを用いて、下部電極層10A上における上部電極層形成領域以外の上部電極層10D、上部電極補助層10C、及び強誘電体層10Cを除去し、上部電極層10Dを、上部電極層形成領域に列方向(図3における紙面に対して表裏方向)に複数配列する。
【0031】
ここで、行方向に配列された下部電極層10Aと、列方向に配列された上部電極層10Dとの各交差部に、下部電極層10A、強誘電体層10B、上部電極補助層10C、及び上部電極層10Dとが積層されてなる強誘電体キャパシタCを形成することができる。
続いて、周辺回路形成領域Y内の第四の層間絶縁層11に、公知のフォトリソグラフィ技術及びエッチングを用いて、第一の局所配線6に接続される第一のビアホールV1を形成する。そして、この第一のビアホールV1内に、公知のメタルプラグ技術を用いてWなどの金属材料を充填した後、第四の層間絶縁層11の上面全体に、公知のスパッタ法を用いてAlなどからなる最上層配線12を成膜する。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図1に示すように、キャパシタアレイ形成領域Xから周辺回路形成領域Yに引き出された第一及び第二の局所配線6、8と接続される最上層配線12を形成する。
【0032】
このように、本実施形態における半導体装置によれば、MOSトランジスタTの全てのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続する第一の局所配線6と、MOSトランジスタTの全てのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの残りのゲート電極3A、3Cと最上層配線12とを接続する第二の局所配線8と、を備えたことによって、キャパシタアレイ形成領域X直下に、MOSトランジスタTの周辺回路を形成することが可能となる。よって、キャパシタアレイ形成領域X以外の周辺回路形成領域Yを大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【0033】
また、本実施形態における半導体装置によれば、第一及び第二の局所配線6、8を、強誘電体層10Bの高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【0034】
なお、本実施形態においては、強誘電体キャパシタCにMOSトランジスタTが接続される場合について説明したが、強誘電体キャパシタCに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、MONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)トランジスタなどその他のMIS(Metal Insulator Semiconductor)型トランジスタなどが挙げられる。
【0035】
また、本実施形態においては、第一及び第二の局所配線6、8を形成した場合について説明したが、局所配線の数は形成する半導体素子に合わせて適宜変更するようにしても構わない。
さらに、本実施形態においては、第一の局所配線6を介して、MOSトランジスタTの全てのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続するとともに、第二の局所配線8を介して、MOSトランジスタTの全てのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの残りのゲート電極3A、3Cと最上層配線12とを接続する場合について説明したが、回路設計に応じて適宜変更するようにしても構わない。
【図面の簡単な説明】
【図1】本実施形態における半導体装置の一構成例を示し(a)は平面図、(b)は図1(a)で示した強誘電体キャパシタ直下の配線状態を示す説明図である。
【図2】図1の半導体装置のA−A線に沿った一部拡大断面図である。
【図3】本実施形態における半導体装置の一製造工程を示す断面図である。
【符号の説明】1…シリコン基板。2…ゲート絶縁膜。3A、3B、3C、3D…ゲート電極。4A…ソース領域。4B…ドレイン領域。5…第一の層間絶縁層。6…第一の局所配線。7…第二の層間絶縁層。8…第二の局所配線。9…第三の層間絶縁層。10A…下部電極層。10a…ダミー下部電極層。10B…強誘電体層。10C…上部電極補助層。10D…上部電極層。10d…ダミー上部電極層。11…第四の層間絶縁層。12…最上層配線。C…強誘電体キャパシタ。T…MOSトランジスタ。H1、H2…コンタクトホール。V1、V2…ビアホール。X…キャパシタアレイ形成領域。Y…周辺回路形成領域。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、強誘電体キャパシタを備えた半導体装置のさらなる微細化を実現するために有効な技術に関するものである。
【0002】
【従来の技術】
近年、半導体装置の高集積化及び微細化に伴い、強誘電体キャパシタを備えた半導体装置として、行列状に配列された上部電極層及び下部電極層の各交差部に強誘電体キャパシタを備えたクロスポイント型FeRAMが注目されてきている(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開平9−116107号公報
【0004】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型FeRAMは、チップ面積の縮小を実現するために、行列状に配列された上部電極層及び下部電極層が格子状に密に配列されている。そのため、通常、クロスポイント型FeRAMにおけるキャパシタアレイ形成領域の下方に配置されるMOS(Metal Oxide Semiconductor)トランジスタなどの周辺回路と外部の配線層とを接続する接続孔は、キャパシタアレイ形成領域外に形成せざるを得なかった。この結果、クロスポイント型FeRAMを構成するには、キャパシタアレイ形成領域以外の周辺回路形成領域を大きく形成することが避けられず、チップ面積のさらなる削減という点で未だ改善の余地があった。
【0005】
本発明は、上記事情に鑑みてなされたものであり、クロスポイント型FeRAMにおけるチップ面積のさらなる削減に寄与できる半導体装置及びその製造方法を提供することを課題としている。
【0006】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置において、前記強誘電体キャパシタ直下の前記複数の層間絶縁層間に、前記半導体素子と周辺回路とを接続するための局所配線が形成されていることを特徴とするものである。
【0007】
また、本発明に係る半導体装置において、前記層間絶縁層を三層以上有し、前記局所配線は、前記複数の層間絶縁層内に二層以上形成されていることを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、前記上部電極層又は前記下部電極層と、前記半導体素子とを接続することを特徴とするものである。
【0008】
さらに、本発明に係る半導体装置において、前記局所配線は、他の配線層と、前記半導体素子とを接続することを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、複数の前記半導体素子間を接続することを特徴とするものである。
さらに、本発明に係る半導体装置は、前記局所配線は、耐熱性金属材料から形成されていることを特徴とするものである。
【0009】
なお、本発明における耐熱性金属材料とは、強誘電体層の高温アニール処理に耐えうる材料であれば特に限定されないが、具体的には、タングステン、窒化チタン、銅などが挙げられる。
本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置の製造方法において、前記半導体素子が形成された前記半導体基板の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層に、前記半導体素子と一の周辺回路とを接続する第一の接続孔を形成する工程と、前記第一の接続孔内に導電性材料を充填した後、前記第一の接続孔の上面を含む前記第一の層間絶縁層の一部上面に第一の局所配線を形成する工程と、前記第一の局所配線が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子と他の周辺回路とを接続する第二の接続孔を形成する工程と、前記第二の接続孔内に導電性材料を充填した後、前記第二の接続孔の上面を含む前記第二の層間絶縁層の一部上面に第二の局所配線を形成する工程と、前記第二の局所配線が形成された前記第二の層間絶縁層上に、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置される複数の強誘電体キャパシタを形成する工程と、を備えることを特徴とするものである。
【0010】
ここで、本発明に係る半導体装置の製造方法において、前記一の周辺回路及び前記他の周辺回路の少なくとも一つは、前記半導体素子と、前記上部電極層又は前記下部電極層とを接続するための回路であることが好ましい。
このように、本発明に係る半導体装置によれば、強誘電体キャパシタ直下の複数の層間絶縁層間に、半導体素子と周辺回路(例えば、半導体素子を強誘電体キャパシタの上部電極層又は下部電極層に接続するための回路や、半導体素子を他の配線層に接続するための回路、或いは半導体素子を隣接する別の半導体素子に接続するための回路など)とを接続するための局所配線が形成されていることによって、キャパシタアレイ形成領域直下に、半導体素子に接続される周辺回路の少なくとも一部を形成することが可能となる。よって、キャパシタアレイ形成領域以外の周辺回路形成領域を大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【0011】
また、本発明に係る半導体装置によれば、層間絶縁層を三層以上有するとともに、局所配線を複数の層間絶縁層内に二層以上形成するようにしたことによって、キャパシタアレイ形成領域直下に、局所配線のみを利用して周辺回路と接続可能な半導体素子を形成することができるため、チップ面積のさらなる削減を実現することが可能となる。
【0012】
さらに、本発明に係る半導体装置によれば、局所配線を、強誘電体層の高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
本発明に係る半導体装置の製造方法によれば、層間絶縁層を三層以上有し、且つ、局所配線層を複数の層間絶縁層内に二層以上形成することによって、チップ面積のさらなる削減を実現可能な半導体装置を製造することができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は、本発明における半導体装置の一構成例を示し、(a)は平面図、(b)は図1(a)で示した強誘電体キャパシタ直下の配線状態を示す説明図である。図2は、図1に示す半導体装置のA−A線に沿った一部拡大断面図である。
【0014】
本実施形態における半導体装置は、図1に示すように、列方向(図1に示す上下方向)に複数配列された上部電極層10Dと、行方向(図1に示す左右方向)に複数配列された下部電極層10Aとが各交差部に形成された複数(本実施形態では42個)の強誘電体キャパシタCと、この強誘電体キャパシタCが複数形成されたキャパシタアレイ形成領域X直下の半導体基板(シリコン基板)1上に形成された複数(本実施形態では4個)のMOSトランジスタTと、を備えたクロスポイント型FeRAMを構成している。なお、図1中の符号10aはダミー下部電極層を示し、同様に10dはダミー上部電極層を示す。ダミー下部電極層10a及びダミー上部電極層10dは、強誘電体キャパシタCの加工精度を改善させるために設けられており、このダミー下部電極層10a及びダミー上部電極層10dは、周辺回路に接続されない。
【0015】
MOSトランジスタTは、図2に示すように、シリコン基板1の上面に、ゲート絶縁膜2を介して形成されたゲート電極3Cと、このゲート電極3Cの両側を挟んだシリコン基板1の上層部に形成されたソース領域4A及びドレイン領域4Bと、から構成されている。
このMOSトランジスタTが形成されたシリコン基板1の上面全体には、第一の層間絶縁層5が形成されており、この第一の層間絶縁層5の上面であって、少なくともドレイン領域4Bの上方に位置する領域には、第一の局所配線6が形成されている。
【0016】
そして、第一の局所配線6とドレイン領域4Bとは、キャパシタアレイ形成領域X内の第一の層間絶縁層5に形成された第一のコンタクトホールH1を介して接続されているとともに、第一の局所配線6と最上層配線(局所配線以外の他の配線)12とは、周辺回路形成領域Y内の第二乃至第四の層間絶縁層7、9、11に形成された第一のビアホールV1を介して接続されている。
【0017】
また、第一の局所配線6が形成された第一の層間絶縁層5の上面全体には、第二の層間絶縁層7が形成されており、この第二の層間絶縁層7の上面であって、少なくともソース領域4Aの上方に位置する領域には、第二の局所配線8が形成されている。
そして、第二の局所配線8とソース領域4Aとは、キャパシタアレイ形成領域X内の第一及び第二の層間絶縁層5、7に形成された第二のコンタクトホールH2を介して接続されているとともに、第二の局所配線8と下部電極層10Aとは、周辺回路形成領域Y内の第三の層間絶縁層9に形成された第二のビアホールV2を介して接続されている。
【0018】
強誘電体キャパシタCは、図2に示すように、シリコン基板1上に第一及び第二の層間絶縁層5、7を介して形成された第三の層間絶縁層9の上面に順次積層された、下部電極層10A、強誘電体層10B、上部電極補助層10C及び上部電極層10Dで構成されている。
ここで、図1(a)に示すように、下部電極層10A形成領域以外の第三の層間絶縁層9の上面には、第四の層間絶縁層11が形成されているため、強誘電体キャパシタC以外の上部電極層10Dの下面には第四の層間絶縁層11が形成されている。一方、強誘電体キャパシタC以外の下部電極層10Aの上面には、下部電極層10Aが露出した状態となっている。
【0019】
そして、周辺回路形成領域Y内の第四の層間絶縁層11の上面であって、少なくとも第一の局所配線6の上方に位置する領域には、最上層配線12が形成されている。
ここで、第一及び第二の局所配線6、8は、例えば、タングステン(W)、窒化チタン(TiN)、銅(Cu)などの耐熱性金属材料から構成されている。
【0020】
次に、本実施形態における半導体装置の製造方法について説明する。
図3は、本発明における半導体装置の一製造工程について示す断面図である。
なお、図3は、各製造工程において、図1に示す半導体装置のA−A線に沿った断面方向から見た断面で示す。
本実施形態における半導体装置の製造方法は、まず、シリコン基板1上に、公知の熱酸化法を用いて、ゲート絶縁膜2を厚さ10nmとなるように成膜する。
【0021】
次いで、このゲート絶縁膜2の上面に、公知のCVD(Chemical Vapor Deposition)法を用いて、ゲート電極3A、3B、3C、3Dとなる多結晶シリコン膜を厚さ300nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極3A、3B、3C、3Dを形成する。
【0022】
次いで、このゲート電極3A、3B、3C、3Dをイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極3A、3B、3C、3Dの両側におけるシリコン基板1内に、ソース領域4Aとドレイン領域4Bとを形成する。ここで、シリコン基板1上に、MOSトランジスタTを完成する。
続いて、図3(a)に示すように、MOSトランジスタTが形成されたシリコン基板1の上面全体に、公知のCVD法を用いて、シリコン酸化膜などからなる第一の層間絶縁層5を厚さ1500nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層5に、MOSトランジスタTのドレイン領域4Bに接続される第一のコンタクトホールH1を形成する。その後、この第一のコンタクトホールH1内に、公知のメタルプラグ技術を用いて、Wを埋め込む。このとき、図3では図示しないが、複数のMOSトランジスタTのうち、一部のゲート電極3B、3Dに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもWを埋め込んでおく。
【0023】
次いで、この第一の層間絶縁層5の上面に、公知のスパッタ法などを用いて、TiNなどからなる第一の局所配線6用膜を厚さ200nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともMOSトランジスタTのドレイン領域4Bの上方を含む第一の層間絶縁層5の上面に、第一の局所配線6を形成する。このとき、図3では図示しないが、第一の層間絶縁層5にコンタクトホールが形成されたゲート電極3B、3Dの上方を含む第一の層間絶縁層5の上面にも、同様に第一の局所配線6を形成する。
【0024】
次いで、図3(b)に示すように、第一の局所配線6が形成された第一の層間絶縁層5の上面全体に、公知のCVD法を用いて、第二の層間絶縁層7を厚さ600nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層7に、MOSトランジスタTのソース領域4Aに接続される第二のコンタクトホールH2を形成する。その後、この第二のコンタクトホールH2内に、公知のメタルプラグ技術を用いて、Wを埋め込む。このとき、図3では図示しないが、複数のMOSトランジスタTのうち、残りのゲート電極3A、3Cに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもWを埋め込んでおく。
【0025】
次いで、この第二の層間絶縁層7の上面に、公知のスパッタ法などを用いて、TiNなどからなる第二の局所配線8用膜を厚さ200nmとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともMOSトランジスタTのソース領域4A及び残りのゲート電極3A、3Cの上方を含む第二の層間絶縁層7の上面に、第二の局所配線8を形成する。このとき、図3では図示しないが、第二の層間絶縁層7にコンタクトホールが形成されたゲート電極3A、3Cの上方を含む第二の層間絶縁層7の上面にも、同様に第二の局所配線8を形成する。
【0026】
続いて、図3(c)に示すように、第二の局所配線8が形成された第二の層間絶縁層7の上面全体に、公知のCVD法を用いて、第三の層間絶縁層9を厚さ600nmとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第三の層間絶縁層9に、第二の局所配線8に接続される第二のビアホールV2を形成する。その後、この第二のビアホールV2内に、公知のメタルプラグ技術を用いてWを埋め込む。
【0027】
次いで、第三の層間絶縁層9の上面全体に、公知のスパッタ法などを用いて、Ptなどの金属膜からなる下部電極層10Aと、SBT(SrBi2 Ta2 O9 )やPZT(Pb(ZrX Ti1−X )O3 )などの強誘電体膜からなる強誘電体層10Bと、Ptなどの金属膜からなる上部電極補助層10Cとを各200nm程度の厚みに順次成膜する。なお、下部電極層10Aに接続するWプラグの酸化が問題となる場合には、下部電極層10Aの下面全体に、酸化防止バリア層としてTiAlN(チタン−アルミニウム合金の窒化物)などを同様のスパッタ法を用いて厚さ50nm程度に成膜するようにする。
【0028】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部電極補助層10C、強誘電体層10B、及び下部電極層10Aを一括してエッチングし、下部電極層10A、強誘電体層10B、及び上部電極補助層10Cの三層からなる強誘電体キャパシタ用積層体を、下部電極層形成領域に行方向(図3における左右方向)に複数配列する。
【0029】
次いで、下部電極層形成領域に強誘電体キャパシタ用積層体が形成された第三の層間絶縁層9の上面全体に、公知のCVD法を用いて、シリコン酸化膜などからなる第四の層間絶縁層11を厚さ1500nmとなるように形成する。
そして、第四の層間絶縁層11の上面全体に、公知のCMP(Chemical Mechanical Policing)法や全面エッチバックなどの平坦化処理を施し、強誘電体キャパシタ用積層体の上部電極補助層10Cを第四の層間絶縁層11の上面より露出させる。ここで、下部電極層形成領域以外の第三の層間絶縁層9の上面には、第四の層間絶縁層11が形成されるようになる。
【0030】
続いて、図3(d)に示すように、平坦化処理が施された第四の層間絶縁層11の上面全体に、公知のスパッタ法を用いて、Ptからなる上部電極層10Dを形成する。そして、図2に示すように、公知のフォトリソグラフィ技術及びエッチングを用いて、下部電極層10A上における上部電極層形成領域以外の上部電極層10D、上部電極補助層10C、及び強誘電体層10Cを除去し、上部電極層10Dを、上部電極層形成領域に列方向(図3における紙面に対して表裏方向)に複数配列する。
【0031】
ここで、行方向に配列された下部電極層10Aと、列方向に配列された上部電極層10Dとの各交差部に、下部電極層10A、強誘電体層10B、上部電極補助層10C、及び上部電極層10Dとが積層されてなる強誘電体キャパシタCを形成することができる。
続いて、周辺回路形成領域Y内の第四の層間絶縁層11に、公知のフォトリソグラフィ技術及びエッチングを用いて、第一の局所配線6に接続される第一のビアホールV1を形成する。そして、この第一のビアホールV1内に、公知のメタルプラグ技術を用いてWなどの金属材料を充填した後、第四の層間絶縁層11の上面全体に、公知のスパッタ法を用いてAlなどからなる最上層配線12を成膜する。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図1に示すように、キャパシタアレイ形成領域Xから周辺回路形成領域Yに引き出された第一及び第二の局所配線6、8と接続される最上層配線12を形成する。
【0032】
このように、本実施形態における半導体装置によれば、MOSトランジスタTの全てのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続する第一の局所配線6と、MOSトランジスタTの全てのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの残りのゲート電極3A、3Cと最上層配線12とを接続する第二の局所配線8と、を備えたことによって、キャパシタアレイ形成領域X直下に、MOSトランジスタTの周辺回路を形成することが可能となる。よって、キャパシタアレイ形成領域X以外の周辺回路形成領域Yを大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【0033】
また、本実施形態における半導体装置によれば、第一及び第二の局所配線6、8を、強誘電体層10Bの高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【0034】
なお、本実施形態においては、強誘電体キャパシタCにMOSトランジスタTが接続される場合について説明したが、強誘電体キャパシタCに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、MONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)トランジスタなどその他のMIS(Metal Insulator Semiconductor)型トランジスタなどが挙げられる。
【0035】
また、本実施形態においては、第一及び第二の局所配線6、8を形成した場合について説明したが、局所配線の数は形成する半導体素子に合わせて適宜変更するようにしても構わない。
さらに、本実施形態においては、第一の局所配線6を介して、MOSトランジスタTの全てのドレイン領域4B及び一部のゲート電極3B、3Dと最上層配線12とを接続するとともに、第二の局所配線8を介して、MOSトランジスタTの全てのソース領域4Aと強誘電体キャパシタCの下部電極層10Aとを接続し、且つ、MOSトランジスタTの残りのゲート電極3A、3Cと最上層配線12とを接続する場合について説明したが、回路設計に応じて適宜変更するようにしても構わない。
【図面の簡単な説明】
【図1】本実施形態における半導体装置の一構成例を示し(a)は平面図、(b)は図1(a)で示した強誘電体キャパシタ直下の配線状態を示す説明図である。
【図2】図1の半導体装置のA−A線に沿った一部拡大断面図である。
【図3】本実施形態における半導体装置の一製造工程を示す断面図である。
【符号の説明】1…シリコン基板。2…ゲート絶縁膜。3A、3B、3C、3D…ゲート電極。4A…ソース領域。4B…ドレイン領域。5…第一の層間絶縁層。6…第一の局所配線。7…第二の層間絶縁層。8…第二の局所配線。9…第三の層間絶縁層。10A…下部電極層。10a…ダミー下部電極層。10B…強誘電体層。10C…上部電極補助層。10D…上部電極層。10d…ダミー上部電極層。11…第四の層間絶縁層。12…最上層配線。C…強誘電体キャパシタ。T…MOSトランジスタ。H1、H2…コンタクトホール。V1、V2…ビアホール。X…キャパシタアレイ形成領域。Y…周辺回路形成領域。
Claims (8)
- 一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置において、
前記強誘電体キャパシタ直下の前記複数の層間絶縁層間に、前記半導体素子と周辺回路とを接続するための局所配線が形成されていることを特徴とする半導体装置。 - 前記層間絶縁層を三層以上有し、前記局所配線は、前記複数の層間絶縁層内に二層以上形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記局所配線は、前記上部電極層又は前記下部電極層と、前記半導体素子とを接続することを特徴とする請求項1又は2に記載の半導体装置。
- 前記局所配線は、他の配線層と、前記半導体素子とを接続することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記局所配線は、複数の前記半導体素子間を接続することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記局所配線は、耐熱性金属材料から形成されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置の製造方法において、
前記半導体素子が形成された前記半導体基板の上面全体に、第一の層間絶縁層を形成する工程と、
前記第一の層間絶縁層に、前記半導体素子と一の周辺回路とを接続する第一の接続孔を形成する工程と、
前記第一の接続孔内に導電性材料を充填した後、前記第一の接続孔の上面を含む前記第一の層間絶縁層の一部上面に第一の局所配線を形成する工程と、
前記第一の局所配線が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子と他の周辺回路とを接続する第二の接続孔を形成する工程と、
前記第二の接続孔内に導電性材料を充填した後、前記第二の接続孔の上面を含む前記第二の層間絶縁層の一部上面に第二の局所配線を形成する工程と、
前記第二の局所配線が形成された前記第二の層間絶縁層上に、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置される複数の強誘電体キャパシタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記一の周辺回路及び前記他の周辺回路の少なくとも一つは、前記半導体素子と、前記上部電極層又は前記下部電極層とを接続するための回路であることを特徴とする請求項7に記載の半導体装置の製造方法。
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