JP2002124636A

JP2002124636A - 半導体装置及びその製造方法

Info

Publication number: JP2002124636A
Application number: JP2000315682A
Authority: JP
Inventors: Kazuaki Kurihara; 和明栗原; Yoshihiko Imanaka; 佳彦今中; Mototoshi Nishizawa; 元亨西沢; Keishiro Okamoto; 圭史郎岡本; Kenji Maruyama; 研二丸山; Hideki Yamawaki; 秀樹山脇; Shigeyoshi Umemiya; 茂良梅宮; Masaki Kurasawa; 正樹倉澤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-10-16
Filing date: 2000-10-16
Publication date: 2002-04-26
Anticipated expiration: 2020-10-16
Also published as: JP4795521B2

Abstract

(57)【要約】【課題】集積回路とデカップリングキャパシタを備えた
半導体装置に関し、高駆動周波数のＬＳＩの電源ノイズ
を低減し、大容量のデカップリングキャパシタの内蔵を
可能にすること。【解決手段】半導体素子６の上に形成された第１絶縁膜
７と、第１絶縁膜７の上に形成された第１電源系配線１
３ａ、第２電源系配線１３ｂ及び信号系配線１３ｃを有
する多層配線構造と、多層配線構造の上に形成される第
２絶縁膜１４と、第２絶縁膜１４の上に形成されて第１
電源系配線１３ａに電気的に接続されるデカップリング
キャパシタ１９の第１電極１６と、第１電極１６の上に
形成されるデカップリングキャパシタ１９の第１誘電体
膜１７と、第１誘電体膜１７上に形成されて第２電源系
配線１３ｂに電気的に接続されるデカップリングキャパ
シタ１９の第２電極１８とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、コンピュータや通信
機器等に使用されて高周波で動作する集積回路とデカッ
プリングキャパシタを備えた半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】高周波で駆動される半導体集積回路（Ｌ
ＳＩ）においては、スイッチングノイズによる誤動作を
防ぐために、例えば図１に示すようにノイズを吸収する
デカップリングキャパシタ１００を電源１０１に並列に
接続して電源系のノイズインピーダンスを下げる方法が
用いられている。その電源101 はＬＳＩ103 の半導体素
子102 に接続されている。

【０００３】要求される電源インピーダンスＺ₀は、次
式（１）で表されている。但し、Ｖは駆動電圧、ｎはＬ
ＳＩ当たりの素子数、Ｉはスイッチング電流、ｆは駆動
周波数を示している。Ｚ₀∝Ｖ／ｎＩｆ …（１）従って、要求される電源インピーダンスＺ₀は、高集積
化、低電圧化、高周波数化の進展により、急激に小さく
なっている。

【０００４】これに対し、デカップリングキャパシタが
接続されているＬＳＩの電源系のインピーダンスＺ
₁は、次式（２）で表される。但し、Ｌは電源系のイン
ダクタンス、Ｃは電源系の容量、Ｒは電源系の直流抵抗
を示している。Ｚ₁＝２πｆＬ＋（１／２πｆＣ）＋Ｒ …（２）従って、電源系のインピーダンスＺ₁を低くするために
は、デカップリングキャパシタの低インダクタンス化と
大容量化が必要となる。

【０００５】デカップリングキャパシタの大幅な大容量
化、低インダクタンス化の要求に対応するために、例え
ばＬＳＩチップの周辺にデカップリングキャパシタを多
数個配列する方法が一般に採られている。しかし、ＬＳ
Ｉの動作周波数が百MHz 以上まで高くなると、デカップ
リングキャパシタ接続用配線のインダクタンス成分が大
きく影響してくるので、図２に示すように、セラミック
配線基板104 上においてデカップリングキャパシタ100
をＬＳＩ 103の近くに配置する必要がある。

【０００６】以上のような背景の下で、デカップリング
キャパシタの低インダクタンス化を狙って、図３に示す
ように高誘電率材料を有するキャパシタ110 をＬＳＩチ
ップ111 に内蔵させることが考えられている。キャパシ
タ内蔵の半導体装置は、例えば日経エレクトロニクス N
o.581, 1993, pp.77-87 に記載されている。また、キャ
パシタの低インダクタンス化を狙って、半導体チップが
実装されるセラミック配線基板にキャパシタを内蔵する
ことが、例えば特開平８−２１３７６０号公報に記載さ
れている。

【０００７】

【発明が解決しようとする課題】ところで、図３に示し
たキャパシタ110 は、ＭＯＳＦＥＴ112 の側方に形成さ
れているので、キャパシタ110 の面積が広くなるほど素
子形成面積が狭くなり、半導体装置の集積度が低下して
しまう。なお、図３において符号113 は半導体基板、11
4a〜114cは配線、115a〜115eは絶縁膜、116 はパッド電
極を示している。

【０００８】また、ＭＯＳＦＥＴ112 を覆っている絶縁
膜115aの上に酸化物高誘電体を取り入れたキャパシタ11
0 を形成する場合には、キャパシタ110 の上で多層の絶
縁膜115a〜115eを形成する毎に、酸化物高誘電体の酸素
抜けを防止するための工程を加える必要があり、製造コ
ストが高くなり、歩留まりが落ちる。また、キャパシタ
110 の領域を狭くすることになれば、十分な容量が得ら
れなくなる。

【０００９】また、図２に示したように、配線基板104
内にキャパシタを内蔵する場合にはセラミック配線基板
104 の製造コストの低減が難しくなるばかりでなく、キ
ャパシタを半導体装置に内蔵する場合に比べてインダク
タンス成分が大きくなり、半導体装置の高周波化に限界
がある等の問題がある。さらに、セラミック配線基板内
では、大面積大容量のキャパシタ形成の信頼性が確保し
にくい。

【００１０】本発明の目的は、高駆動周波数のＬＳＩの
電源ノイズの低減に有効であり、大容量のキャパシタの
内蔵が可能な半導体装置及びその製造方法を提供するこ
とにある。

【００１１】

【課題を解決するための手段】上記した課題は、半導体
基板に形成された半導体素子と、半導体素子及び前記半
導体基板の上に形成された第１絶縁膜と、第１絶縁膜の
上に形成された第１電源系配線、第２電源系配線及び信
号系配線を有する多層配線構造と、第１及び第２電源系
配線と信号系配線の上に形成される第２絶縁膜と、第２
絶縁膜の上に形成されて第１電源系配線に電気的に接続
されるデカップリングキャパシタの第１電極と、第１電
極の上に形成されるデカップリングキャパシタの第１誘
電体膜と、第１誘電体膜上に形成されて第２電源系配線
に電気的に接続されるデカップリングキャパシタの第２
電極とを有することを特徴とする半導体装置によって解
決される。

【００１２】また、上記した課題は、半導体基板に半導
体素子を形成する工程と、半導体素子及び半導体基板の
上に第１絶縁膜を形成する工程と、記第１絶縁膜の上
に、第１電源系配線、第２電源系配線及び信号系配線を
含む多層配線構造を形成する工程と、多層配線の上に第
２絶縁膜を形成する工程と、第１電源系配線に電気的に
接続されるデカップリングキャパシタの第１電極を第２
絶縁膜の上に形成する工程と、デカップリングキャパシ
タの酸化物からなる第１誘電体膜を５００℃以下の形成
温度で第１電極の上に形成する工程と、第２電源系配線
に電気的に接続されるデカップリングキャパシタの第２
電極を第１誘電体膜上に形成する工程とを有することを
特徴とする半導体装置の製造方法によって解決される。

【００１３】次に、本発明の作用について説明する。本
発明によれば、半導体基板上の多層配線構造のさらに上
にデカップリングキャパシタを形成するようにしてい
る。これにより、半導体素子や配線の微細化、高集積化
に影響を及ぼさずに、最大でＬＳＩチップのほぼ一面全
体にデカップリングキャパシタを形成することが可能に
なって、デカップリングキャパシタの大容量化が可能で
ある。

【００１４】また、デカップリングキャパシタはＬＳＩ
チップ内に作成されているために、デカップリングキャ
パシタと半導体素子又は配線とを接続する距離が短くな
ってインダクタンス成分が小さくなり、ＬＳＩの電源ノ
イズの低減に有効である。さらに、デカップリングキャ
パシタを構成する一方の電極を定電位、例えば接地電位
とすることにより、キャパシタ下方の多層配線や半導体
素子への不要な電磁波、不要な信号を遮蔽することが可
能になり、半導体装置の誤動作を防止できる。

【００１５】本発明では、多層配線構造の上にデカップ
リングキャパシタを形成するようにしたので、デカップ
リングキャパシタの誘電体膜を構成する例えば高誘電体
が還元ガスに晒される場面が少なくなってキャパシタの
劣化が防止される。また、デカップリングキャパシタの
形成は、半導体装置の形成で採用される成膜方法やパタ
ーニング方法を採用するために、歩留まりは良好であ
る。

【００１６】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。（第１の実施の形態）図４〜図７は、本発明の第１実施
形態に係る半導体集積回路装置の製造工程を示す断面図
である。

【００１７】まず、図４(a) に示す構造となるまでの工
程を説明する。例えば８インチ径のｐ型のシリコン（半
導体）基板１の表面に、複数の活性領域を囲む素子分離
絶縁膜２をＬＯＣＯＳ法等によって形成する。続いて、
シリコン基板１の活性領域で、基板表面にゲート絶縁膜
３を介してゲート電極４を形成する。さらに、ゲート電
極４の両側のシリコン基板１にｎ型の不純物イオンを注
入することによりソース／ドレインとなる不純物拡散層
５ｓ，５ｄを形成する。それらの不純物拡散層５ｓ，５
ｄ、ゲート電極４等によってＭＯＳトランジスタ６が構
成される。

【００１８】そのようなＭＯＳトランジスタ６をシリコ
ン基板１に複数形成し、ＭＯＳトランジスタ６と素子分
離絶縁膜２を覆う第１の層間絶縁膜７をした後に、第１
の層間絶縁膜７の表面を化学機械研磨（ＣＭＰ）法によ
って平坦化する。続いて、第１の層間絶縁膜７の上に第
２及び第３の層間絶縁膜９，１１を形成する。第１及び
第２の層間絶縁膜７，９のそれぞれの上には、それぞれ
第１層目、第２層目の配線８，１０を例えばダマシン法
により形成する。それらの配線８，１０を銅膜から構成
する場合には、銅膜の下にはチタン、窒化タンタルのよ
うなバリアメタルを形成し、また、銅膜の上には窒化シ
リコンを形成する。

【００１９】第１、第２及び第３の層間絶縁膜７，９，
１１として、例えばＣＶＤ法によってシリコン酸化膜
（SiO₂）を形成する。さらに、第３の層間絶縁膜１１上
に酸化シリコンよりなる絶縁膜１２を形成した後に、ダ
マシン法により絶縁膜１２内に第３層目の配線を形成す
る。即ち、絶縁膜１２に配線溝を形成してその内にバリ
アメタルと銅膜を形成する。そして、バリアメタルと銅
膜をＣＭＰ法により研磨して第３の層間絶縁膜１１表面
から除去して、配線溝内に残されたバリアメタルと銅膜
を第３層目の配線とする。

【００２０】第３層目の配線としては、ＭＯＳトランジ
スタ７から構成される回路に接続されるプラス電源配線
１３ａ及びマイナス電源配線１３ｂと、そのような回路
に接続される複数の信号配線１３ｃがある。なお、ＭＯ
Ｓトランジスタ６、第１層目の配線８、第２層目の配線
１１、第３層目の配線１３ａ〜１３ｃはそれぞれ図示し
ないコンタクトホールを通して互いに電気的に接続され
ている。

【００２１】次に、図４(b) に示すように、第３層目の
配線１３ａ〜１３ｃを覆う第４の層間絶縁膜１４とし
て、シリコン酸化膜を形成した後に、第４の層間絶縁膜
１４の表面をＣＭＰ法により平坦化する。続いて、第４
の層間絶縁膜１４をパターニングしてプラス電源配線１
３ａとマイナス電源配線１３ｂと信号配線１３ｃのそれ
ぞれの上に第１〜第３のビアホール１４ａ〜１４ｃを形
成する。この場合、ビアホール１４ａ〜１４ｃのピッチ
を例えば１５０μｍ程度とする。

【００２２】次に、第１〜第３のビアホール１４ａ〜１
４ｃと第４の層間絶縁膜１４の上に窒化タンタル膜と銅
膜を順に形成した後に、それらの窒化タンタルと銅膜を
ＣＭＰ法により研磨して第４の層間絶縁膜１４の上から
除去する。そして、図５(a)に示すように、第１〜第３
のビアホール１４ａ〜１４ｃ内に残された窒化タンタル
膜と銅膜を最上層のビア１５ａ〜１５ｃとする。

【００２３】この後に、水素プラズマによって、第４の
層間絶縁膜１４とビア１５ａ〜１５ｃの表面を清浄にす
る。次に、図５(b) に示すような構造を形成するまでの
工程を説明する。まず、第４の層間絶縁膜１４とビア１
５ａ〜１５ｃの上に、膜厚５０ｎｍのチタン膜と膜厚１
５０ｎｍのプラチナ（Pt）膜を第１の導電膜１６として
ＲＦマグネトロンスパッタ法により順に形成する。

【００２４】続いて、ＲＦマグネトロンスパッタ法によ
りＢＳＴ((Ba_0.5Sr_0.5)TiO₃)のような高誘電体材料より
なる誘電体膜１７を第１の導電膜１６の上に形成する。
ＢＳＴの形成条件は、ＢＳＴターゲットを真空チャンバ
内に置き、その真空チャンバ内にアルゴン(Ar)を２０sc
cm、酸素(O₂)を２０sccmの流量で導入し、真空チャンバ
内の電極間の高周波パワーを１２００Ｗとし、真空チャ
ンバ内の圧力を２０mTorr とし、基板温度を４００℃と
する。このような条件では、圧力が２０mTorrと一般的
なスパッタ条件よりも低いために、スパッタ粒子が基板
に到達する際のエネルギーが高い。このため、基板温度
を低くしてもＢＳＴの結晶性が良くなる。

【００２５】誘電体膜１７として使用したＢＳＴは高誘
電率、低損失、高耐圧、安定性、高周波数特性等におい
て優れている。ＢＳＴの代わりに、BaZrTiO₃、BaTiSnO₃
等のBaTiO₃系、或いは、ＰＭＮ−ＰＴ(PbMnNbO₃-PbTi
O₃) のようなPb系などのペロブスカイト酸化物を用いて
もよい。なお、誘電体膜１７としては、高誘電体材料に
限られるものではなく、一般的な誘電体材料であっても
よい。

【００２６】さらに続いて、誘電体膜１７の上に、膜厚
１５０ｎｍのPt膜を第２の導電膜１８としてＲＦマグネ
トロンスパッタ法により形成する。そのような第２の導
電膜１８，誘電体膜１７及び第１の導電膜１６は大気に
開放されずに、連続して形成されることが望ましい。こ
の後に、シリコン基板１を酸素雰囲気中に置いて、第２
の導電膜１８を通して誘電体膜１７を加熱して第２の導
電膜１８の結晶性を高める。

【００２７】次に、図６(a) に示すように、第２の導電
膜１８と誘電体膜１７をフォトリソグラフィー法により
パターニングすることにより、第２の導電膜１８をキャ
パシタ１９の上部電極の形状にするとともに、誘電体膜
１７をキャパシタ１９の誘電体膜の形状にする。このパ
ターニングの際には、同時に、第１〜第３のビア１５ａ
〜１５ｃの上とその周辺領域で第１の導電膜１６を露出
する第１〜第３の開口１９ａ〜１９ｃを形成する。

【００２８】続いて、図６(b) に示すように、第１の導
電膜１６をフォトリソグラフィー法によりパターニング
することにより、キャパシタ１９の下部電極の形状とな
し、同時に、第２、第３のビア１５ｂ、１５ｃが露出す
るまで第２、第３の開口１９ｂ、１９ｃを深くする。こ
のパターニングの際には、第１の導電膜１６は第１のビ
ア１５ａに接続した状態にする。

【００２９】この後、エッチングにより劣化した誘電体
膜１７の結晶性を回復するために、第２の導電膜１８を
通して誘電体膜１７を酸素アニールする。次に、図７
(a) に示す構造になるまでの工程を説明する。まず、キ
ャパシタ１９及び第１〜第３のビア１５ａ〜１５ｃ及び
第４の層間絶縁膜１４の上にポリイミドよりなる絶縁性
の表面保護膜２０を形成する。

【００３０】続いて、表面保護膜２０をパターニングし
て第１〜第３の開口１９ａ〜１９ｃのそれぞれの中を通
ってそれより小径の第１〜第３のホール２０ａ〜２０ｃ
を形成するとともに、第２のビア１５ｂの周辺で第２の
導電膜１８の一部を露出する第４のホール２０ｄを形成
する。次に、表面保護膜２０の上と第１〜第４のホール
２０ａ〜２０ｄの中にチタン膜、ニッケル膜、金膜を順
に形成した後に、これらの金属膜をパターニングして図
７(b) に示すようなプラスパッド電極２１ａ、マイナス
パッド電極２１ｂ、信号パッド電極２１ｃを形成する。

【００３１】プラスパッド電極２１ａは、第１のホール
２０ａを通して第１の導電膜１６に接続され、これによ
り第１のビア１５ａとプラス電源配線１３ａに電気的に
接続される。また、マイナスパッド電極２１ｂは、第２
のホール２０ｂを通して第２のビア１５ｂに接続されて
マイナス電源配線１３ｂに電気的に接続されるととも
に、第４のホール２０ｄを通して第２の導電膜１８に接
続される。さらに、信号パッド電極２１ｃは、第３のホ
ール２０ｃを通して第３のビア１５ｃに接続されて信号
配線１３ｃに電気的に接続される。

【００３２】プラスパッド電極２１ａ、マイナスパッド
電極２１ｂ、信号パッド電極２１ｃの配置関係は、図８
に示すようになる。図８のＩ−Ｉ線断面を示すと図７
(b) のようになる。その後に、プラスパッド電極２１
ａ、マイナスパッド電極２１ｂ、信号パッド電極２１ｃ
の上に半田バンプ（不図示）を形成し、さらにダイシン
グソーによりシリコン基板１を各ＬＳＩ回路毎に切断し
て、複数のＬＳＩチップを得る。

【００３３】なお、上記した第１〜第４の層間絶縁膜
７，９，１１，１４として、SiO₂の他に、ＰＳＧ、SiON
等の絶縁材料を適用してもよい。また、キャパシタ１９
は、図９(a) に示すように、ＬＳＩチップの全体に一体
的に形成されてもよいし、図９(b) に示すように、ＬＳ
Ｉチップ内で複数に分割された形状であってもよい。さ
らに、上記した構造では、デカップリングキャパシタ１
９の下に３層構造の配線を形成しているが、さらに層数
の多い多層配線構造を採用してもよい。

【００３４】以上のような構造の半導体装置において
は、多層構造の配線８，１０，１３ａ〜１３ｃとパッド
電極２１ａ〜１２ｃとの間にデカップリング用のキャパ
シタ１９が形成されているので、キャパシタ１９の上に
形成する絶縁膜が表面保護膜２０の１層、多くても２層
程度なので、キャパシタ１９の誘電体膜１９を構成する
高誘電体が還元ガスに晒される工程が大幅に低減する。
即ち、高誘電体の酸素抜けを改善するための酸素プラズ
マ処理が従来よりも少なくなる。

【００３５】しかも、ＭＯＳトランジスタ６、配線８，
１０等の微細化に影響されず、最大で、ホール２０ａ〜
２０ｄを除くＬＳＩチップのほぼ全体に形成することが
可能になって、キャパシタ１９の容量が大きくなる。ま
た、ＭＯＳトランジスタ７のような半導体素子の微細
化、高集積化を妨げることもない。さらに、キャパシタ
１９はＬＳＩチップに形成されているために、キャパシ
タ１９とＭＯＳトランジスタ６や配線８，１０とを接続
する距離は短くなって、インダクタンス成分が小さくな
り、高周波化に適応することができる。しかも、キャパ
シタ１９の形成は、半導体装置の形成で採用される成膜
方法やパターニング方法を採用するために、歩留まりは
良好である。

【００３６】ところで、キャパシタ１９の誘電体膜１７
を高誘電体材料から形成するために、ＥＣＲスパッタ
法、ヘリコン波スパッタ法、ＭＯＣＶＤ法、レーザアブ
レーション、ゾルゲル、イオンビームデポジションなど
でもよいが、本実施形態では、好ましい方法として、Ｒ
Ｆマグネトロンスパッタ法を用いている。ＲＦマグネト
ロンスパッタ法によれば、４００℃程度の低い基板温度
で十分に高い誘電率の誘電体膜１７の形成が可能にな
り、誘電体膜１７の下方に形成されたＭＯＳトランジス
タ６、多層構造の配線８，１０に加熱による悪影響を及
ぼすことはない。

【００３７】また、キャパシタ１９の上部電極を構成す
る第２の導電膜１８を接地することによって、その下方
の多層配線への不要な電磁波や信号を遮蔽することが可
能になり、半導体装置の誤動作を防止できる。ところ
で、本実施形態の構造のキャパシタ１９を採用した１０
mm角の第１のＬＳＩを試作した。そのキャパシタ１９の
上部電極（第２の導電膜１８）と下部電極（第１の導電
膜１６）の間の容量は１μＦ／cm²であった。そして、
第１のＬＳＩの駆動周波数を２００MHz として電源イン
ピーダンスを測定した。

【００３８】一方、キャパシタ１９を有しない第２のＬ
ＳＩを作製し、第２のＬＳＩの電源系統に外付けで１μ
Ｆ／cm²のキャパシタを接続した。そして、第２のＬＳ
Ｉの駆動周波数を２００MHz として電源インピーダンス
を測定した。この結果、キャパシタ１９を内蔵した第１
のＬＳＩの電源インピーダンスは、外部のキャパシタが
接続された第２のＬＳＩの電源インピーダンスの約１／
５０となった。また、第１のＬＳＩと第２のＬＳＩをそ
れぞれ１ＧＨｚで駆動した際のノイズレベルを比較した
ところ、第１のＬＳＩのノイズレベルは第２のＬＳＩの
ノイズレベルに比べて１／１０以下になった。さらに、
セラミック基板上で、第１のＬＳＩの実装面積は、第２
のＬＳＩと外付けキャパシタの実装面積の約半分となっ
た。（第２の実施の形態）第１の実施の形態の半導体装置
は、１層の誘電体を２層の導電体で挟んだ構造のキャパ
シタを有しているが、さらに容量を増やしたい場合に
は、導電体膜と誘電体膜を交互に複数形成した構造のキ
ャパシタを採用してもよい。そこで、以下に、３層の導
電体膜のそれぞれの間に誘電体膜を挟んだ構造のキャパ
シタの形成工程について図１０〜図１４を参照して説明
する。なお、図１０〜図１４において、図５(a) で示し
たと同じ符号は同じ要素を示している。

【００３９】まず、図１０(a) に示す構造を形成する。
その構造の形成工程は、第１実施形態の図５(a) と同様
であり、その詳細は省略する。次に、図１０(b) に示す
ように、チタンとPtの二層構造よりなる第１の導電膜２
３をＲＦスパッタ法により形成した後に、第１の導電膜
２３をパターニングして第２のビア１５ｂの上に第１の
開口３１を形成する。第１の開口３１は、第２のビア１
５ｂよりも広く形成される。

【００４０】続いて、図１１(a) に示すように、第１の
開口３１の中と第１の導電膜２３の上に、膜厚１００ｎ
ｍの第１の誘電体膜２４と膜厚１５０ｎｍの第２の導電
膜２５を順に形成する。第１の誘電体膜２４は、第１実
施形態で示した強誘電体材料を採用し、その強誘電体材
料の形成方法としてはＲＦスパッタ法を採用することが
望ましい。また、第２の導電膜２５として、例えばチタ
ンとPtの二層構造をＲＦスパッタ法により形成する。な
お、第１の誘電体膜２４と第２の導電膜２５は大気に晒
さずに連続的に形成する。

【００４１】次に、図１１(b) に示すように、第２の導
電膜２５と第１の誘電体膜２４をフォトリソグラフィー
法により順次パターニングすることにより、第１、第３
のビア１５ａ, １５ｃの上方にそれぞれ第２、第３の開
口３２，３３を形成するとともに、第１の開口３１の中
を通って第１の開口よりも狭い第１のホール３４を形成
してそこから第２のビア１５ｂを露出させる。この後
に、第１の誘電体膜２４を酸素アニールすることによ
り、その膜質を改善する。

【００４２】これに続いて、図１２(a) に示すように、
第１の導電膜２３をフォトリソグラフィー法によりパタ
ーニングすることにより、第３の開口３３をさらに深く
して第３のビア１５ｃを露出させる。次に、図１２(b)
に示すように、第２の誘電体膜２６と第３の導電膜２７
を、第２，第３の開口３２，３３の中と第１のホール３
４の中と第２の導電膜２５の上に順に形成する。第２の
誘電体膜２６として、第１の誘電体膜２４と同じ体材料
を採用し、同じ方法により形成する。第３の導電膜２７
として、第２の導電膜と同じ材料を採用し、同じ方法に
より形成する。第２の誘電体膜２６と第３の導電膜２７
は大気に晒さずに連続的に形成する。

【００４３】その後に、図１３(a) に示すように、第３
の導電膜２７と第２の誘電体膜２６をフォトリソグラフ
ィー法によりパターニングすることにより、第１のホー
ル３４と第３の開口３３を上方に且つ広く延ばして第１
のホール３４と第３の開口３３からそれぞれ第２及び第
３のビア１５ｂ、１５ｃを露出させ、同時に、第２の開
口３２の中にそれよりも狭い第２のホール３５を形成す
る。この後に、第１及び第２の誘電体膜２４，２６を酸
素アニールすることにより、それらの膜質を改善する。

【００４４】なお、第１〜第３の導電膜２３，２４，２
７、第１及び第２の誘電体膜２４，２６をパターニング
する際には、開口やホールを形成するだけでなく、それ
ぞれの膜をキャパシタ形状に整形する。以上のようなパ
ターニングを終えた後に、ポリイミドなどの絶縁材料よ
りなる表面保護膜２８を形成する。その後に、図１４
(a) に示すように、表面保護膜２８をフォトリソグラフ
ィー法によりパターニングすることにより、第１及び第
２のホール３４，３５を上に延ばすとともに、第３の開
口３１の中にそれよりも狭い第３のホール３６を形成す
る。これにより、第１のホール３４内では第２のビア１
５ｂと第２の導電膜２５が露出し、また、第２のホール
３５内では第１の導電膜２３と第３の導電膜２７を露出
させ、さらに第３のホール３６では第３のビア１５ｃを
露出させる。

【００４５】次に、表面保護膜２８の上と第１〜第３の
ホール３４〜３６の中にチタン膜、ニッケル膜、金膜を
順に形成した後に、これらの金属膜をパターニングして
図１４(b) に示すようなプラスパッド電極３７ａ、マイ
ナスパッド電極３７ｂ、信号パッド電極３７ｃを形成す
る。プラスパッド電極３７ａは、第２のホール３５を通
して第１の導電膜２３と第３の導電膜２７に接続されて
第１のビア１５ａとプラス電源配線１３ａに電気的に接
続される。また、マイナスパッド電極３７ｂは、第１の
ホール３４を通して第２の導電膜２５と第２のビア１５
ｂに接続されてマイナス電源配線１３ｂに電気的に接続
される。さらに、信号パッド電極３７ｃは、第３のホー
ル３６を通して第３のビア１５ｃに接続されて信号配線
１３ｃに電気的に接続される。即ち、第１〜第３の導電
膜２３、２５，２７はそれぞれキャパシタの電極とな
る。

【００４６】なお、プラスパッド電極３７ａ、マイナス
パッド電極３７ｂ及び信号パッド電極３７ｃの配置は、
図８とほぼ同じになる。これにより、図１４(b) に示す
ように、第２の電極２５の上と下にそれぞれデカップリ
ング用の上側のキャパシタ２９ａと下側のキャパシタ２
９ｂが形成される。そして、上側のキャパシタ２９ａと
下側のキャパシタ２９ｂは、プラスパッド電極３７ａと
マイナスパッド電極３７ｂによって並列に接続されるの
で、第４の層間絶縁膜１４の上に存在するキャパシタの
容量は、第１実施形態のキャパシタの容量の約２倍とな
る。

【００４７】この実施形態においても、第１実施形態と
同様に、ＬＳＩチップに搭載されるキャパシタの容量は
従来よりも大きくなり、またキャパシタを構成する高誘
電体材料の還元による劣化が抑制され、さらにＭＯＳト
ランジスタ６等の高集積化を妨げることはない。しか
も、多層配線構造はキャパシタの下に存在するので、配
線構造を形成する毎にキャパシタの酸化物誘電体膜を酸
素アニールする必要が無くなる。

【００４８】なお、図１４(b) では２のキャパシタ２９
ａ，２９ｂを示しているが、導電膜と誘電体膜を交互に
複数層形成して３つ以上のキャパシタを重ねて形成して
もよい。また、キャパシタ２９ａ，２９ｂのプラス電源
配線１３ａとマイナス電源配線１３ｂへの接続を逆にし
て、最上の導電膜２７をアース電位としてもよい。とこ
ろで、上記した２つの実施形態において、デカップリン
グキャパシタ１９，２９ａ、２９ｂの上にさらに配線を
形成したり、その配線の上に同じような構造の上側のキ
ャパシタを形成してもよい。或いは、上記デカップリン
グキャパシタ１９，２９ａ、２９ｂの他に、多層配線の
下又はその中に上記デカップリングキャパシタより容量
の小さい他のデカップリングキャパシタを形成してもよ
い。

【００４９】なお、多層配線層の上に形成したキャパシ
タを、デカップリング用ではなく、ＦｅＲＡＭ、ＤＲＡ
Ｍ等のメモリセルのキャパシタに用いてもよい。ＦｅＲ
ＡＭ用のキャパシタの誘電体膜には、ＰＺＴ、ＰＬＺＴ
等の強誘電体材料が使用される。（付記１）半導体基板に形成された半導体素子と、前記
半導体素子及び前記半導体基板の上に形成された第１絶
縁膜と、前記第１絶縁膜の上に形成された第１電源系配
線、第２電源系配線及び信号系配線を有する多層配線構
造と、前記第１及び第２電源系配線と前記信号系配線の
上に形成される第２絶縁膜と、前記第２絶縁膜の上に形
成されて前記第１電源系配線に電気的に接続されるデカ
ップリングキャパシタの第１電極と、前記第１電極の上
に形成される前記デカップリングキャパシタの第１誘電
体膜と、前記第１誘電体膜上に形成されて前記第２電源
系配線に電気的に接続される前記デカップリングキャパ
シタの第２電極とを有することを特徴とする半導体装
置。（付記２）前記デカップリングキャパシタは、前記半導
体基板の上方の全体又は一部に形成されているか、前記
半導体基板の上方で分割されて形成されていることを特
徴とする付記１に記載の半導体装置。（付記３）前記第１誘電体膜は、ペロブスカイト酸化物
であることを特徴とする付記１に記載の半導体装置。（付記４）前記第１誘電体膜は、BaTiO₃系、Pb系の酸化
物であることを特徴とする付記１に記載の半導体装置。（付記５）前記第１電極、前記第１誘電体膜及び前記第
２電極を貫通する信号用開口と、前記デカップリングキ
ャパシタ上に形成された第３絶縁膜と、前記第３絶縁膜
に形成され且つ前記信号用開口内を通って前記信号用開
口より狭く形成された信号用ホールと、前記第３絶縁膜
に形成され且つ前記信号用ホール内を通り前記信号系配
線に電気的に接続される信号パッド電極をさらに有する
ことを特徴とする付記１に記載の半導体装置。（付記６）前記デカップリングキャパシタを覆う第３の
絶縁膜と、前記第３の絶縁膜上に形成されて前記第１電
極に接続される第１電源パッド電極と、前記第３の絶縁
膜上に形成されて前記第２電極に接続される第２電源パ
ッド電極とをさらに有することを特徴とする付記１に記
載の半導体装置。（付記７）前記デカップリングキャパシタは、前記第２
電極上に少なくとも１層交互に形成された第２誘電体膜
と第３電極をさらに有することを特徴とする付記１に記
載の半導体装置。（付記８）前記第２誘電体膜は前記第１誘電体膜と同じ
材料から構成されていることを特徴とする付記７に記載
の半導体装置。（付記９）前記第１、第２及び第３電極と前記第１及び
第２誘電体膜とを貫通する信号用開口と、前記デカップ
リングキャパシタ上に形成された第３絶縁膜と、前記第
３絶縁膜上に形成され且つ前記信号用開口内を通り前記
信号用開口より狭く形成された信号用ホールと、前記第
３絶縁膜上に形成され且つ前記信号用ホール内を通り前
記信号系配線に電気的に接続される信号パッド電極とを
さらに有することを特徴とする付記７に記載の半導体装
置。（付記１０）前記デカップリングキャパシタを覆う第３
の絶縁膜と、前記第３絶縁膜上に形成されて前記第１及
び前記第３電極と前記第１電源配線に電気的に接続され
る第１電源パッド電極と、前記第３絶縁膜上に形成され
て前記第２電極と前記第２電源配線に電気的に接続され
る第２電源パッドとをさらに有することを特徴とする付
記７に記載の半導体装置。（付記１１）前記デカップリングキャパシタの上に絶縁
膜を介して上側の配線が形成されていることを特徴とす
る付記１又は付記７に記載の半導体装置。（付記１２）半導体基板に半導体素子を形成する工程
と、前記半導体素子及び前記半導体基板の上に第１絶縁
膜を形成する工程と、前記記第１絶縁膜の上に、第１電
源系配線、第２電源系配線及び信号系配線を含む多層配
線構造を形成する工程と、前記多層配線の上に第２絶縁
膜を形成する工程と、前記第１電源系配線に電気的に接
続されるデカップリングキャパシタの第１電極を前記第
２絶縁膜の上に形成する工程と、前記デカップリングキ
ャパシタの酸化物からなる第１誘電体膜を５００℃以下
の形成温度で前記第１電極の上に形成する工程と、前記
第２電源系配線に電気的に接続される前記デカップリン
グキャパシタの第２電極を前記第１誘電体膜上に形成す
る工程とを有することを特徴とする半導体装置の製造方
法。（付記１３）前記第２電極の上には、さらに第２誘電体
膜と第３電極を少なくとも１層交互に形成する工程を有
することを特徴とする付記１２に記載の半導体装置の製
造方法。（付記１４）前記第２誘電体膜は、前記第１誘電体膜と
同じ材料から形成するｋとを特徴とする付記１６に記載
の半導体装置の製造方法。（付記１５）前記第１電極、前記第１誘電体膜、第２電
極は大気に晒さずに連続的に形成されることを特徴とす
る付記１２に記載の半導体装置の製造方法。

【００５０】

【発明の効果】以上述べたように本発明によれば、半導
体基板上の多層配線構造のさらに上にデカップリングキ
ャパシタを形成するようにしているので、半導体素子や
配線の微細化、高集積化に影響を及ぼさずに、最大でＬ
ＳＩチップのほぼ一面全体にデカップリングキャパシタ
を形成することが可能になって、ＬＳＩ内蔵のデカップ
リングキャパシタを従来よりも大きくすることができ
る。

【００５１】また、デカップリングキャパシタはＬＳＩ
チップ内に作成されているために、デカップリングキャ
パシタと半導体素子又は配線とを接続する距離が短くな
ってインダクタンス成分が小さくなり、ＬＳＩの電源ノ
イズを有効に低減できる。本発明では、多層配線構造の
上にデカップリングキャパシタを形成するようにしたの
で、デカップリングキャパシタの誘電体膜を構成する例
えば高誘電体が還元ガスに晒される場面が少なくなって
キャパシタの劣化を防止できる。

【図面の簡単な説明】

【図１】図１は、デカップリングキャパシタの接続例を
示す回路構成図である。

【図２】図２は、ＬＳＩチップとデカップリングキャパ
シタの一般的な配置を示す側面図である。

【図３】図３は、キャパシタを内蔵した従来の半導体装
置を示す断面図である。

【図４】図４(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その１）である。

【図５】図５(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その２）である。

【図６】図６(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その３）である。

【図７】図７(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その４）である。

【図８】図８は、本発明の第１実施形態に係る半導体装
置のパッド電極の配置を示す平面図である。

【図９】図９は、本発明の第１実施形態の半導体装置に
係る半導体装置内のキャパシタの形成位置を示す平面図
である。

【図１０】図１０(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。

【図１１】図１１(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。

【図１２】図１２(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その３）であ
る。

【図１３】図１３(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その４）であ
る。

【符号の説明】

１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４…ゲート電極、５ｓ，５ｄ…不純物
拡散層、６…ＭＯＳトランジスタ、７、９，１１，１４
…層間絶縁膜、１２…絶縁膜、１３ａ…プラス電源配
線、１３ｂ…マイナス電源配線、１３ｃ…信号配線、１
４ａ〜１４ｃ…ビアホール、１５ａ〜１５ｃ…ビア、１
６，１８…導電膜、１７…誘電体膜、１９ａ〜１９ｃ…
開口、２０…表面保護膜、２０ａ〜２０ｃ…ホール、２
１ａ…プラスパッド電極、２１ｂ…マイナスパッド電
極、２１ｃ…信号パッド電極、２３，２５，２７…導電
膜、２４，２６…誘電体膜、２８…表面保護膜、２９
ａ，２９ｂ…キャパシタ、３１，３２，３３…開口、３
４，３５，３６…ホール、３７ａ…プラスパッド電極、
３７ｂ…マイナスパッド電極、３７ｃ…信号パッド電
極。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年１１月１５日（２０００．１１．
１５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図４】図４(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図（その１）である。

【図５】図５(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図（その２）である。

【図６】図６(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図（その３）である。

【図７】図７(a),(b) は、本発明の第１実施形態に係る
半導体装置の形成工程を示す断面図（その４）である。

【図１０】図１０(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図（その１）であ
る。

【図１１】図１１(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図（その２）であ
る。

【図１２】図１２(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図（その３）であ
る。

【図１３】図１３(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図（その４）であ
る。

【図１４】図１４(a),(b) は、本発明の第２実施形態に
係る半導体装置の形成工程を示す断面図（その５）であ
る。

【符号の説明】１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４…ゲート電極、５ｓ，５ｄ…不純物
拡散層、６…ＭＯＳトランジスタ、７、９，１１，１４
…層間絶縁膜、１２…絶縁膜、１３ａ…プラス電源配
線、１３ｂ…マイナス電源配線、１３ｃ…信号配線、１
４ａ〜１４ｃ…ビアホール、１５ａ〜１５ｃ…ビア、１
６，１８…導電膜、１７…誘電体膜、１９ａ〜１９ｃ…
開口、２０…表面保護膜、２０ａ〜２０ｃ…ホール、２
１ａ…プラスパッド電極、２１ｂ…マイナスパッド電
極、２１ｃ…信号パッド電極、２３，２５，２７…導電
膜、２４，２６…誘電体膜、２８…表面保護膜、２９
ａ，２９ｂ…キャパシタ、３１，３２，３３…開口、３
４，３５，３６…ホール、３７ａ…プラスパッド電極、
３７ｂ…マイナスパッド電極、３７ｃ…信号パッド電
極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西沢元亨神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者岡本圭史郎神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者丸山研二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者山脇秀樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者梅宮茂良神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者倉澤正樹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5F033 HH07 HH13 HH18 JJ11 JJ32 KK11 KK18 KK32 MM01 MM12 MM13 NN06 NN07 QQ48 QQ74 QQ91 RR03 RR04 RR06 SS09 SS11 TT04 VV04 VV07 VV10 VV16 WW03 XX00 5F038 AC05 AC15 AZ06 BH03 BH19 CD02 CD05 CD14 EZ20

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された半導体素子と、前記半導体素子及び前記半導体基板の上に形成された第
１絶縁膜と、前記第１絶縁膜の上に形成された第１電源系配線、第２
電源系配線及び信号系配線を有する多層配線構造と、前記第１及び第２電源系配線と前記信号系配線の上に形
成される第２絶縁膜と、前記第２絶縁膜の上に形成されて前記第１電源系配線に
電気的に接続されるデカップリングキャパシタの第１電
極と、前記第１電極の上に形成される前記デカップリングキャ
パシタの第１誘電体膜と、前記第１誘電体膜上に形成されて前記第２電源系配線に
電気的に接続される前記デカップリングキャパシタの第
２電極とを有することを特徴とする半導体装置。
【請求項２】前記第１電極、前記第１誘電体膜及び前記
第２電極を貫通する信号用開口と、前記デカップリングキャパシタ上に形成された第３絶縁
膜と、前記第３絶縁膜に形成され且つ前記信号用開口内を通っ
て前記信号用開口より狭く形成された信号用ホールと、前記第３絶縁膜に形成され且つ前記信号用ホール内を通
り前記信号系配線に電気的に接続される信号パッド電極
をさらに有することを特徴とする請求項１に記載の半導
体装置。
【請求項３】前記デカップリングキャパシタを覆う第３
の絶縁膜と、前記第３の絶縁膜上に形成されて前記第１電極に接続さ
れる第１電源パッド電極と、前記第３の絶縁膜上に形成されて前記第２電極に接続さ
れる第２電源パッド電極とをさらに有することを特徴と
する請求項１に記載の半導体装置。
【請求項４】前記デカップリングキャパシタは、前記第
２電極上に少なくとも１層交互に形成された第２誘電体
膜と第３電極をさらに有することを特徴とする請求項１
に記載の半導体装置。
【請求項５】半導体基板に半導体素子を形成する工程
と、前記半導体素子及び前記半導体基板の上に第１絶縁膜を
形成する工程と、前記記第１絶縁膜の上に、第１電源系配線、第２電源系
配線及び信号系配線を含む多層配線構造を形成する工程
と、前記多層配線の上に第２絶縁膜を形成する工程と、前記第１電源系配線に電気的に接続されるデカップリン
グキャパシタの第１電極を前記第２絶縁膜の上に形成す
る工程と、前記デカップリングキャパシタの酸化物からなる第１誘
電体膜を５００℃以下の形成温度で前記第１電極の上に
形成する工程と、前記第２電源系配線に電気的に接続される前記デカップ
リングキャパシタの第２電極を前記第１誘電体膜上に形
成する工程とを有することを特徴とする半導体装置の製
造方法。