JP2011066284A - スタック型ｍｉｍキャパシタおよびその製造方法 - Google Patents

Abstract

【課題】多くのマスク数を必要とせずに、電極材料やＭＩＭスタック層数の制限が少なくすることのできるスタック型ＭＩＭキャパシタおよびその製造方法を提供する。
【解決手段】
スタック型ＭＩＭキャパシタ１０のＭＩＭ電極１３Ａ，１３Ｂには、ＭＩＭ電極１３Ａの層の表面に小空孔１５と大空孔１６の２種類の空孔が、表面上において２次元に形成される。さらに、半導体基板１１上に形成された保護膜１２上に、異なる形状を持つＭＩＭ電極１３Ａ，１３Ｂを交互に重ね、誘電体膜１４を挟んでスタック型ＭＩＭ構造を形成する。
【選択図】図１

Description

本発明は、スタック型ＭＩＭキャパシタおよびその製造方法に関し、特に少ないマスクパターンで容量性を高めることのできるスタック型ＭＩＭキャパシタおよびその製造方法に関する。

近年、高速動作が要求されるＩＣチップの高密度化が進むにつれ、ＩＣチップ内で大面積を占有するキャパシタの高密度化の重要性が増している。キャパシタの高密度化を実現させる有力な構造の一つとして、スタック型ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタがある。

その一例として、特許文献１のスタック型ＭＩＭキャパシタの製造方法がある。従来のスタック型ＭＩＭキャパシタの製造方法では、ポリシリコン層と層間誘電膜とを幾層にも重ねた多層スタック型ＭＩＭ電極構造を形成する。このスタック構造は、スタック層数だけキャパシタ容量を増やすことができることから、単位面積当たりの容量密度、つまりキャパシタの容量値を容易に飛躍的に向上させることができる。

特開平７−１０６４３０号公報

しかしながら、特許文献１のスタック型ＭＩＭキャパシタの製造方法においては、各層毎に異なるマスクパターンを使用する必要があるため、層数が増加するのに従ってマスク数が増加し、製造コストが高くなるという問題があった。また、スタック型ＭＩＭキャパシタの製造に必要なマスクパターンによってＭＩＭスタック構造を積み重ねることのできる層数が制限されてしまうという問題があった。

さらに、特許文献１のスタック型ＭＩＭキャパシタの製造方法においては、ＭＩＭ電極とスルーホールとの接続箇所が少ないため、特に高速動作を行う回路では、電極に低抵抗の材料を用いなければＭＩＭ電極内の電位が不均一になる場合があった。

このように、製造コストとＭＩＭスタック構造との兼ね合いでＭＩＭスタック層数が制限されたり、電極に用いることのできる材料に制限が生じ、結果として製造工程も制限されたりしていた。そこで、本発明は、上記の課題に鑑み、多くのマスク数を必要とせずに、電極材料やＭＩＭスタック層数の制限を少なくすることのできるスタック型ＭＩＭキャパシタおよびその製造方法を提供することを目的とする。

本発明に係るスタック型ＭＩＭキャパシタおよびその製造方法は、上記の目的を達成するために、次のように構成される。

本発明に係る第１のスタック型ＭＩＭキャパシタは、複数の大空孔と複数の小空孔とを有する複数の第１、第２のＭＩＭ電極が誘電体膜を介して交互に積層され、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とが同一であり、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置と同一であり、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールが前記大空孔、前記小空孔の中心位置に形成されることを特徴とする。

このスタック型ＭＩＭキャパシタによれば、第１のＭＩＭ電極と第２のＭＩＭ電極とを交互に重ねてスタック型ＭＩＭ構造が形成される。このため、ＭＩＭ電極を幾層にも重ねて、多くの面積を必要とせずにスタック型ＭＩＭキャパシタの容量密度を高めることが可能となる。

本発明に係る第２のスタック型ＭＩＭキャパシタは、前記誘電体膜は、上層に向かうに従って層の幅が大きくなるように形成されることを特徴とする。

このスタック型ＭＩＭキャパシタによれば、平坦性の確保が困難となる上層に向かうほど誘電体膜が厚く形成される。これにより。各ＭＩＭ電極間の幅が大きくなり、各ＭＩＭ電極間における短絡を抑えることが可能となる。

本発明に係る第３のスタック型ＭＩＭキャパシタは、前記ＭＩＭ電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする。

このスタック型ＭＩＭキャパシタによれば、ＭＩＭ電極を形成する材料に、タングステンまたはタングステン合金等の低抵抗ではない材料を用いることも可能である。

本発明に係る第４のスタック型ＭＩＭキャパシタは、前記スルーホールの最上部もしくは最下部、または任意の第１、第２のＭＩＭ電極の位置で接続される引き出し用電極が形成されることを特徴とする。

このスタック型ＭＩＭキャパシタによれば、スタック型ＭＩＭキャパシタを用いる電子機器等の形状に合わせて、スタック型ＭＩＭキャパシタの任意の位置に引き出し用電極を形成することが可能となる。

本発明に係る第１のスタック型ＭＩＭキャパシタの製造方法は、複数の大空孔と複数の小空孔とを有する複数の第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して交互に積層する工程と、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、を含むことを特徴とする。

このスタック型ＭＩＭキャパシタの製造方法によれば、第１のＭＩＭ電極と第２のＭＩＭ電極とを交互に重ねてスタック型ＭＩＭ構造を形成するものであるため、ＭＩＭ電極を幾層にも重ねる場合であっても、第１，第２のＭＩＭ電極を形成するためのＭＩＭ電極形成用マスクが２パターンあれば良い。これにより、スタック型ＭＩＭキャパシタを製造する際に用いるマスク数を大幅に削減し、製造コストを低く抑えることが可能となる。同時に、スタック型ＭＩＭキャパシタの層数の制限が無いため、スタック型ＭＩＭキャパシタの容量密度を高めることが可能となる。

また、スタック型ＭＩＭ構造を形成した後、一括して各ＭＩＭ電極を接続するスルーホールが形成される。これにより、少ない工程数で各ＭＩＭ電極の小空孔とスルーホールとを接続することが可能となる。

本発明に係る第２のスタック型ＭＩＭキャパシタの製造方法は、複数の大空孔と複数の小空孔とを有する第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、前記第２のＭＩＭ電極上に前記第１のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、前記第１のＭＩＭ電極上に前記第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成する工程と、を含むことを特徴とする。

このスタック型ＭＩＭキャパシタの製造方法によれば、スタック型ＭＩＭ構造を形成した後、一括して各ＭＩＭ電極を接続するスルーホールを形成する方法よりも工程数は増加するが、スタック型ＭＩＭ構造の各層の形成時において逐次スルーホールが形成される。これにより、各ＭＩＭ電極とスルーホールとを確実に接続することが可能となる。

本発明に係る第３のスタック型ＭＩＭキャパシタの製造方法は、複数の大空孔を有する複数の第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とが一致しないように、誘電体膜を介して交互に積層する工程と、径が前記大空孔の径よりも小さいスルーホールを前記大空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、を含むことを特徴とする。

この製造方法では、小空孔とスルーホールとを同時形成するため、第１、第２のＭＩＭ電極とスルーホールとを接続する際の歩留まりを、一層高めることが可能となる。同時に、第１、第２のＭＩＭ電極の材料にタングステン合金を用いてドライエッチングを行い、小空孔とスルーホールとを同時形成すれば、第１、第２のＭＩＭ電極を形成する際の手間を少なくし、製造効率を飛躍的に向上させることが可能となる。さらに、小空孔とスルーホールとを同時形成すれば、第１、第２のＭＩＭ電極とスルーホールとの接続箇所を多くすることができるため、第１、第２のＭＩＭ電極を伝播する高周波信号の電位分散を十分に低減することが可能となる。

本発明に係る第４のスタック型ＭＩＭキャパシタの製造方法は、前記ＭＩＭ電極は、前記大空孔と前記小空孔とが同じ数になるか、または前記大空孔若しくは前記小空孔が１つ多くなるように形成される。

このスタック型ＭＩＭキャパシタの製造方法によれば、空孔が如何なる形状であっても、電界集中による局部的な絶縁破壊が生じないように大空孔と小空孔とを配置することが可能となる。

本発明に係る第５のスタック型ＭＩＭキャパシタの製造方法は、前記誘電体膜は、上層に向かうに従って層の幅が大きくなるように形成されることを特徴とする
このスタック型ＭＩＭキャパシタの製造方法によれば、平坦性の確保が困難となる上層に向かうほど誘電体膜が厚く形成される。これにより。各ＭＩＭ電極間の幅が大きくなり、各ＭＩＭ電極間における短絡を抑えることができるようなスタック型ＭＩＭ構造を形成することが可能となる。

本発明に係る第６のスタック型ＭＩＭキャパシタの製造方法は、前記ＭＩＭ電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする。

このスタック型ＭＩＭキャパシタの製造方法によれば、ＭＩＭ電極を形成する材料に、タングステンまたはタングステン合金等の低抵抗ではない材料を用いることも可能であるので、電極形成が容易である材料を用いて製造効率を飛躍的に向上させることが可能となる。

本発明によれば、スタック型ＭＩＭキャパシタを製造する際に用いるマスク数を大幅に削減し、製造コストを低コストに抑えることができる。同時に、スタック型ＭＩＭキャパシタの層数の制限を無くし、ＭＩＭ電極を幾層にも重ねることにより、スタック型ＭＩＭキャパシタの容量密度を高めることができる。また、ＩＣチップ等におけるスタック型ＭＩＭキャパシタの占有面積を小さくして、外付けの大容量キャパシタを用いていたデバイスモジュールにおいても、ＩＣチップ等にスタック型ＭＩＭキャパシタを内蔵させることができる。

また、ＭＩＭ電極とスルーホールとの接続箇所が多くなるために、特に高速動作を行う回路では、ＭＩＭ電極に低抵抗の材料を用いなくてもＭＩＭ電極内の電位が均一に安定する。これにより、高速な処理が要求される回路にスタック型ＭＩＭキャパシタを用いる際にも、形成が容易な高抵抗のＭＩＭ電極材料を用いることができるため、高速動作が可能な小型ＩＣチップ等を容易に製造することができる。

本発明に係るスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。 スタック型ＭＩＭキャパシタ１０の引き出し電極１８Ａ，１８Ｂの構造を示す上面図である。 スタック型ＭＩＭキャパシタ１０のスタック型ＭＩＭ構造を示す模式図である。 本発明の第１実施形態に係るスタック型ＭＩＭキャパシタ１０を製造する各工程におけるスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。 本発明の第２実施形態に係るスタック型ＭＩＭキャパシタ２０の製造方法を示す模式図である。 本発明の第３実施形態に係るスタック型ＭＩＭキャパシタ３０の製造方法を示す模式図である。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示されている。

（スタック型ＭＩＭキャパシタ１０の構造）
まずは、図１を参照して、本発明に係るスタック型ＭＩＭキャパシタ１０の構造について説明する。図１は、本発明に係るスタック型ＭＩＭキャパシタ１０の構造を示す断面図であり、図２はスタック型ＭＩＭキャパシタ１０の引き出し電極１８Ａ，１８Ｂの構造を示す上面図であり、図３はスタック型ＭＩＭキャパシタ１０のスタック型ＭＩＭ構造を示す模式図である。

図１および図２に示すスタック型ＭＩＭキャパシタ１０は、半導体基板１１上に形成された保護膜１２上に、異なる形状を持つＭＩＭ電極１３Ａ，１３Ｂとを、誘電体膜１４を挟んで交互に重ねたスタック型ＭＩＭ構造によって形成される。一般的なスタック型ＭＩＭ構造の誘電体膜数は３層以上である。

保護膜１２は、半導体基板１１を保護するために半導体基板１１上に形成される。この保護膜１２には、例えばＳｉＯ_２やＳｉＮ等が用いられる。

ＭＩＭ電極１３Ａ，１３Ｂは、電荷を充電・放電するための電極である。このＭＩＭ電極１３Ａ，１３Ｂには、例えば金や白金、銅アルミ等の低抵抗の材料が用いられ、各ＭＩＭ電極の厚さは１０００〜１００００Å程度である。

誘電体膜１４は、誘電性が高く、静電容量を増すために形成されるものである。

小空孔１５は、同極のＭＩＭ電極１３Ａ，１３Ｂ同士を接続するために、スルーホール１７Ａ，１７Ｂを貫通させるために形成された空孔である。

大空孔１６は、スルーホール１７Ａ，１７Ｂと接続されないように形成された空孔である。

スルーホール１７Ａ，１７Ｂは、スルーホール用孔が形成された後、スルーホール用孔の内側に埋め込み電極が形成され、同極のＭＩＭ電極１３Ａ，１３Ｂ同士を小空孔を介して接続するものである。スルーホール１７Ａ，１７Ｂは、小空孔１５および大空孔１６の中心位置に形成されている。

引き出し電極１８Ａ，１８Ｂは、同極のスルーホール１７Ａ，１７Ｂ同士を介してＭＩＭ電極１３Ａ，１３Ｂと接続され、スタック型ＭＩＭキャパシタ１０として他の素子等と接続されるものである。

層間絶縁膜１９は、ＭＩＭ電極１３Ａ，１３Ｂおよび誘電体膜１４の各層を覆う保護膜２の表面に形成される絶縁膜である。

図３に示すように、スタック型ＭＩＭキャパシタ１０のＭＩＭ電極１３Ａ，１３Ｂには、ＭＩＭ電極１３Ａの層の表面に小空孔１５と大空孔１６の２種類の空孔が、表面上において２次元に、すなわち縦列方向および横列方向に一定間隔で形成されている。小空孔１５と大空孔１６とが、縦列方向および横列方向にそれぞれ偶数個形成された場合には、小空孔１５と大空孔１６の数が同数になる。また、小空孔１５と大空孔１６とが、縦列方向および横列方向にそれぞれ奇数個形成された場合には、いずれかの空孔が１つだけ多くなる。

ＭＩＭ電極１３Ａ，１３Ｂを重ねてスタック型ＭＩＭ構造を形成した際に、各空孔の中心位置は同じになるが、小空孔１５と大空孔１６とが交互に入れ替わるように形成される。小空孔１５の直径は、その内側に形成されるスルーホール１７Ａ，１７Ｂと接続されるため、スルーホール１７Ａ，１７Ｂの直径とほぼ同じである。また、大空孔１６の直径は、その内側に形成されるスルーホール１７Ａ，１７Ｂと接続されないため、スルーホール１７Ａ，１７Ｂの直径よりも大きい。小空孔１５の直径は、大空孔１６の直径のおおよそ１／２以下になるのが好ましい。具体的に言えば、小空孔１５の直径は１〜１０μｍ程度であり、大空孔１６の直径は２〜２０μｍである。なお、小空孔１５を介してスルーホール１７Ａ，１７ＢとＭＩＭ電極１３Ａ，１３Ｂとが接触抵抗の低い状態で接続され、かつスルーホール１７Ａ，１７ＢとＭＩＭ電極１３Ａ，１３Ｂとが接触しなければ、小空孔１５の直径と大空孔１６の直径との比率は、これに限定されない。

スルーホール１７Ａ，１７Ｂは、その直径が小空孔１５の直径よりも１０％以上大きく、大空孔１６の直径よりも小さくなるように形成される。また、スルーホール用孔の内側には埋め込み電極を埋め込むが、小空孔１５との接触抵抗を十分に低くすることができれば、スルーホール用孔の内側に金属を埋め込む方法と、スルーホール用孔の内側を金属で覆う方法のどちらを用いても形成しても良い。

なお、本実施形態におけるスタック型ＭＩＭキャパシタ１０のＭＩＭ電極１３Ａ，１３Ｂは円柱形状であるが、電界集中による局部的な絶縁破壊が生じないような形状であれば如何なる形状であっても良い。

誘電体膜１４には、例えばＳｉＮやＳｉＯ_２、Ａｌ_２Ｏ_３等の誘電体が用いられ、その厚さは２００〜３０００Å程度である。ただし、誘電率が高く、ＭＩＭ電極１３Ａ，１３Ｂ上に堆積して形成することが可能である材料であれば、誘電体膜１４に如何なる材料を用いても良い。また、誘電体膜１４は、それぞれの厚さが異なって形成しても良く、例えば、平坦性の確保が困難となる上層に向かうほど厚く形成しても良い。これにより、各ＭＩＭ電極間の幅は上層に向かうほど大きくなり、各ＭＩＭ電極間における短絡を抑えることができるようなスタック型ＭＩＭ構造を形成することができる。

引き出し電極１８Ａは、スルーホール１７Ａを介して同極のＭＩＭ電極１３Ａのみと接続される。また、引き出し電極１８Ｂは、スルーホール１７Ｂを介して同極のＭＩＭ電極１３Ｂのみと接続される。なお、引き出し用電極１８Ａ，１８Ｂを引き出す引き出し位置は、最上部以外にも、最下部や任意のＭＩＭ電極１３Ａ，１３Ｂであっても良い。また、ＭＩＭ電極１３Ａの引き出し位置とＭＩＭ電極１３Ｂの引き出し位置とが異なっていても良い。

このように、引き出し電極１８Ａ，１８Ｂは、スタック型ＭＩＭキャパシタ１０を用いる電子機器等の形状に合わせて、スタック型ＭＩＭキャパシタ１０の任意の位置に形成することができる。

（第１実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法）
次に、図４を参照して、本発明の第１実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法について説明する。図４は、本発明の第１実施形態に係るスタック型ＭＩＭキャパシタ１０を製造する各工程におけるスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。

図４（ａ）〜図４（ｄ）は、第１の工程から第４の工程までの各工程を行った後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。図４（ｅ）は、第１の工程から第４の工程までの各工程を繰り返し行った後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。図４（ｆ）は、第１の工程から第４の工程までの各工程を繰り返し行った後に、保護膜１２および層間絶縁膜１９を形成した後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。図４（ｇ）は、第５の工程を行った後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。

なお、これから説明する各実施形態に係るスタック型ＭＩＭキャパシタ１０を形成するための必要なマスクの数は、２つのＭＩＭ電極１３Ａ，１３Ｂを形成するためのＭＩＭ電極形成用マスクが２パターン、スルーホール形成用マスクが１パターン、および引き出し用電極形成用マスクが１パターンの合計４パターンである。

まず、図４（ａ）に示すように、第１の工程として、半導体基板１１上に形成された保護膜１２上に、第１のＭＩＭ電極となるＭＩＭ電極１３Ａを、第１のＭＩＭ電極形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。ＭＩＭ電極１３Ａには、上述したように図中左から順番に大空孔１６、小空孔１５、大空孔１６が形成される。

次に、図４（ｂ）に示すように、第２の工程として、ＭＩＭ電極１３Ａ，１３Ｂ上に第１の誘電体膜１４を化学気相堆積法やスパッタリング法により堆積する。

次に、図４（c）に示すように、第３の工程として、誘電体膜１４上に第２のＭＩＭ電極となるＭＩＭ電極１３Ｂを、第２のＭＩＭ電極形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。上述したように図中左から順番に小空孔１５、大空孔１６、小空孔１５が形成される。

次に、図４（ｄ）に示すように、第４の工程として、ＭＩＭ電極１３Ｂ上に第２の誘電体膜となる誘電体膜１４を化学気相堆積法やスパッタリング法により堆積する。

さらに、図４（ｅ）に示すように、図４（ａ）〜図４（ｄ）に示した第１〜４の工程を、所望の誘電体膜数を得るまで繰り返すことによりスタック型ＭＩＭ構造を形成する。なお、本実施形態では、第１〜４の工程を２回繰り返し行い、ＭＩＭ電極１３Ａ，１３Ｂを合計４層形成する場合について説明する。また、所望のスタック型ＭＩＭ構造を形成した後は、最上層をＭＩＭ電極１３Ｂとし、第４の工程のように誘電体膜１４を堆積する必要はない。

所望のスタック型ＭＩＭ構造を形成した後、図４（ｆ）に示すように、スタック型ＭＩＭ構造の最表面に保護膜１２を形成する。保護膜１２は、上述したように例えばＳｉＯ_２やＳｉＮを用いて形成される。さらに、保護膜１２の上に、層間絶縁膜１９を形成する。

続いて、図４（ｇ）に示すように、第５の工程として、スタック型ＭＩＭキャパシタ構造の保護膜１２、層間絶縁膜１９および誘電体膜１４を貫通するスルーホール１７Ａ，１７Ｂを、スルーホール形成用マスクを用い、ドライエッチングによって形成する。スルーホール１７Ａ，１７Ｂの直径は、上述したよう小空孔１５の直径よりも大きく、大空孔１６の直径よりも小さくになるように形成する。スタック型ＭＩＭ構造の最表面から最下層部まで貫通するスルーホール１７Ａ，１７Ｂを形成するため、オーバーエッチングによってエッチング量が膜厚から想定される量の１００％以上になるように形成する。このオーバーエッチングを施すことによるサイドエッチ効果により、スルーホール１７Ａ，１７Ｂの直径は、小空孔１５の直径よりも大きくなる。但し、スルーホール１７Ａ，１７Ｂの直径は、大空孔１６よりも小さくなるようにエッチング量を設定する。

スルーホール用孔を形成した後、スルーホール用孔の内側に電界めっき法等により埋め込み電極を形成して、スルーホール１７Ａ，１７Ｂを形成する。このとき、スルーホール１７Ａ，１７Ｂの直径は、サイドエッチ効果により小空孔１５よりも大きく、大空孔１６よりも小さく形成されているため、小空孔１５を介してスルーホール１７Ａ，１７ＢとＭＩＭ電極１３Ａ，１３Ｂとが良好に接触する。最後に、スタック構造の最上部に引き出し用電極１８Ａ，１８Ｂを、引き出し用電極形成用マスクを用いて形成することで、スタック型ＭＩＭキャパシタ１０が完成する。

従来のスタック型ＭＩＭキャパシタの製造方法では、ＭＩＭ電極のマスクおよびスルーホール形成用マスクがそれぞれスタック型ＭＩＭキャパシタの層数分必要であった。例えば４層のＭＩＭ電極を有するスタック型ＭＩＭキャパシタを従来の方法で製造する場合は、ＭＩＭ電極のマスクが４パターン、スルーホール形成用マスクが４パターン、引き出し用電極マスクが１パターン、計９パターンのマスクが必要であった。

これに対して、本実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法では、２つのＭＩＭ電極のマスクを繰り返し使えば良い。このため、４層のＭＩＭ電極を有するスタック型ＭＩＭキャパシタを製造する場合、ＭＩＭ電極のマスクが２パターン、スルーホール形成用マスクが１パターン、引き出し用電極マスクが１パターン、計４パターンのマスクがあれば良く、単層ＭＩＭキャパシタに必要なマスク数と同じマスク数で４層のＭＩＭ電極を有するスタック型ＭＩＭキャパシタを形成することができる。

（第２実施形態に係るスタック型ＭＩＭキャパシタ２０の製造方法）
次に、図５を参照して、本発明の第２実施形態に係るスタック型ＭＩＭキャパシタ２０の製造方法について説明する。図５は、本発明の第２実施形態に係るスタック型ＭＩＭキャパシタ２０の製造方法を示す模式図である。

図５（ａ）は、第１の工程を行った後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｂ）は、第２の工程を行った後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｃ）は、第３の工程の後でスルーホールを逐次形成した後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｄ）は、第４の工程を行った後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｅ）は、第１の工程から第４の工程までの各工程をスルーホールを逐次形成しながら繰り返し行った後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｆ）は、第１の工程から第４の工程までの各工程をスルーホールを逐次形成しながら繰り返し行った後に保護膜１２を形成した後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。図５（ｇ）は、保護膜１２および層間絶縁膜１９を形成した後に第５の工程を行った後のスタック型ＭＩＭキャパシタ２０の構造を示す断面図である。

図５（ａ）〜図５（ｇ）に示す第２実施形態に係るスタック型ＭＩＭキャパシタ２０の製造方法の基本的な工程は、図４（ａ）〜図４（ｇ）に示した第１実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法の各工程と同様であるが、図５（ｃ）および図５（ｅ）に示すように、ＭＩＭ電極１３Ａ，１３Ｂのいずれかを形成した後にスルーホール１７Ａ，１７Ｂを逐次形成する点が異なっている。

まず、図５（ａ）に示すように、第１の工程と同様に、半導体基板１１上に形成された保護膜１２上に、第１のＭＩＭ電極となるＭＩＭ電極１３Ａを、第１のＭＩＭ電極形成用マスクを用いて形成する。

次に、図５（ｂ）に示すように、第２の工程と同様に、ＭＩＭ電極１３Ａ，１３Ｂ上に第１の誘電体膜１４を堆積する。

次に、図５（c）に示すように、第３の工程と同様に、誘電体膜１４上に第２のＭＩＭ電極となるＭＩＭ電極１３Ｂを、第２のＭＩＭ電極形成用マスクを用いて形成する。また同時に、スルーホール形成用マスクを用いて、スルーホール１７Ａ，１７Ｂを逐次形成する。

次に、図５（ｄ）に示すように、第４の工程と同様に、ＭＩＭ電極１３Ｂ上に第２の誘電体膜となる誘電体膜１４を堆積する。

さらに、図５（ｅ）に示すように、図５（ａ）〜図５（ｄ）に示した第１〜４の工程と同様に、所望の誘電体膜数を得るまで繰り返すと共に、スルーホール１７Ａ，１７Ｂを逐次形成しながらスタック型ＭＩＭ構造を形成する。

所望のスタック型ＭＩＭ構造を形成した後、図５（ｆ）に示すように、スタック型ＭＩＭ構造の最表面に保護膜１２および層間絶縁膜１９を形成する。

続いて、図５（ｇ）に示すように、スタック型ＭＩＭキャパシタ構造の保護膜１２および層間絶縁膜１９を貫通するスルーホール１７Ａ，１７Ｂを、スルーホール形成用マスクを用いて逐次形成する。

この方法では、図４に示した第１実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法において、スタック型ＭＩＭ構造を形成した後に、一括して各ＭＩＭ電極１３Ａ，１３Ｂを接続するスルーホール１７Ａ，１７Ｂを形成するよりも工程数は増加する。但し、小空孔１５を介して、各ＭＩＭ電極１３Ａ，１３Ｂとスルーホール１７Ａ，１７Ｂとを確実に接続することができる。

また、図５（ｆ）および図５（ｇ）に示すように、所望のスタック型ＭＩＭ構造を形成した後は、図４（ｆ）および図４（ｇ）に示したスタック型ＭＩＭキャパシタの製造方法の工程と同様に、所望のスタック型ＭＩＭ構造の最表面に保護膜１２および層間絶縁膜１９を形成し、スルーホール形成用マスクを用いてスタック型ＭＩＭキャパシタ構造の保護膜１２および層間絶縁膜１９を貫通するスルーホール１７Ａ，１７Ｂをドライエッチングによって逐次形成すれば良い。

上述したように、小空孔１５を介して、各ＭＩＭ電極１３Ａ，１３Ｂとスルーホール１７Ａ，１７Ｂとが確実に接続される。このため、ＭＩＭ電極１３Ａ，１３Ｂとスルーホール１７Ａ，１７Ｂとの接続箇所が多くなり、ＭＩＭ電極１３Ａ，１３Ｂに低抵抗ではない材料を用いても、ＭＩＭ電極１３Ａ，１３Ｂの内部の電位が不均一になることがない。従って、ＭＩＭ電極１３Ａ，１３Ｂを形成する際に、形成が容易な高抵抗の材料を用いることもできる。例えば、タングステンまたはタングステン合金等以外の低抵抗ではない材料として、モリブデンやモリブデン合金等の耐熱性材料を用いたり、チタンやクロム等の金属を用いたりすることができる。

（第３実施形態に係るスタック型ＭＩＭキャパシタ３０の製造方法）
次に、図６を参照して、本発明の第３実施形態に係るスタック型ＭＩＭキャパシタ３０の製造方法について説明する。図６は、本発明の第３実施形態に係るスタック型ＭＩＭキャパシタ３０の製造方法を示す模式図である。

図６（ａ）は、小空孔１５を形成せずにスタック型ＭＩＭキャパシタ構造を形成した後に保護膜１２および層間絶縁膜１９を形成した後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。図６（ｂ）〜図６（ｄ）は、保護膜１２を形成した後にスルーホール１７Ａ，１７Ｂを形成した後のスタック型ＭＩＭキャパシタ１０の構造を示す断面図である。

図６（ａ）〜図６（ｄ）に示す第３実施形態に係るスタック型ＭＩＭキャパシタ３０の製造方法の基本的な工程は、図４（ａ）〜図４（ｇ）に示した第１実施形態に係るスタック型ＭＩＭキャパシタ１０の製造方法の工程と同様であるが、図６（ａ）に示した第３実施形態に係るスタック型ＭＩＭキャパシタ３０は、図４（ｆ）に示した第１実施形態に係るスタック型ＭＩＭキャパシタ１０のように、ＭＩＭ電極１３Ａ，１３Ｂに小空孔１５を形成せずに大空孔１６のみを形成してスタック型ＭＩＭキャパシタ構造を形成する点が異なっている。

まず、図６（ａ）に示すように、例えばタングステンやタングステン合金等のドライエッチングが可能な材料を用いてＭＩＭ電極１３Ａ，１３Ｂを形成する際、小空孔１５を形成せずに大空孔１６のみを形成したスタック型ＭＩＭ構造を形成しておく。また、スタック型ＭＩＭ構造の表面には、保護膜１２および層間絶縁膜１９を形成する。

次に、図６（ｂ）および図６（ｃ）に示すように、スルーホール１７Ａ，１７Ｂの形成時に施されるドライエッチングにより、小空孔１５が形成される予定だったＭＩＭ電極１３Ａ，１３Ｂ上をエッチングしてスルーホール用孔を形成する。

最後に、図６（ｄ）に示すように、スルーホール用孔の内部に埋め込み電極を形成すれば、ドライエッチング時に同時形成された小空孔１５を介してスルーホール１７Ａ，１７ＢとＭＩＭ電極１３Ａ，１３Ｂとが接続される。

この製造方法では、ＭＩＭ電極１３Ａ，１３Ｂとスルーホール１７Ａ，１７Ｂとを接続する際の歩留まりを、上述した各実施形態に係るスタック型ＭＩＭキャパシタ１０，２０の製造方法よりも高めることができる。同時に、ＭＩＭ電極１３Ａ，１３Ｂの材料にタングステン合金を用いてドライエッチングを行えば、ＭＩＭ電極１３Ａ，１３Ｂを形成する際の手間を少なくし、製造効率を飛躍的に向上させることができる。さらに、ＭＩＭ電極１３Ａ，１３Ｂとスルーホール１７Ａ，１７Ｂとの接続箇所を多くすることができるため、ＭＩＭ電極１３Ａ，１３Ｂを伝播する信号の電位分散を十分に低減することができる。
（まとめ）
従来のスタック型ＭＩＭキャパシタの製造方法では、ＭＩＭ電極のマスクおよびスルーホール形成用マスクがそれぞれスタック型ＭＩＭキャパシタの層数分必要であった。これに対して、本発明によれば、スタック型ＭＩＭキャパシタの層の数に限らず、ＭＩＭ電極のマスクが２パターン、スルーホール形成用マスクが１パターン、引き出し用電極マスクが１パターン、計４パターンのマスクでよく、単層ＭＩＭキャパシタを製造するのに必要なマスク数と同じマスク数で複数層のスタック型ＭＩＭ構造を有するスタック型ＭＩＭキャパシタを形成することができる。

本発明は、特に少ないマスクパターンで容量性を高いスタック型ＭＩＭキャパシタとして高速な処理を要求される電子回路等に用いたり、またそのスタック型ＭＩＭキャパシタを製造する際に用いたりすることができる。

１０，２０，３０ スタック型ＭＩＭキャパシタ
１１ 半導体基板
１２ 保護膜
１３Ａ，１３Ｂ ＭＩＭ電極
１４ 誘電体膜
１５ 小空孔
１６ 大空孔
１７Ａ，１７Ｂ スルーホール
１８Ａ，１８Ｂ 引き出し用電極
１９ 層間絶縁膜

Claims (10)

1. 複数の大空孔と複数の小空孔とを有する複数の第１、第２のＭＩＭ電極が誘電体膜を介して交互に積層され、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とが同一であり、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置と同一であり、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールが前記大空孔、前記小空孔の中心位置に形成されることを特徴とするスタック型ＭＩＭキャパシタ。
2. 前記誘電体膜は、上層に向かうに従って層の幅が大きくなるように形成されることを特徴とする請求項１記載のスタック型ＭＩＭキャパシタ。
3. 前記ＭＩＭ電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする請求項１または２記載のスタック型ＭＩＭキャパシタ。
4. 前記スルーホールの最上部もしくは最下部、または任意の第１、第２のＭＩＭ電極の位置で接続される引き出し用電極が形成されることを特徴とする請求項１〜３のいずれか１項に記載のスタック型ＭＩＭキャパシタ。
5. 複数の大空孔と複数の小空孔とを有する複数の第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して交互に積層する工程と、
   径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、
   を含むことを特徴とするスタック型ＭＩＭキャパシタの製造方法。
6. 複数の大空孔と複数の小空孔とを有する第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、
   前記第２のＭＩＭ電極上に前記第１のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、
   前記第１のＭＩＭ電極上に前記第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記小空孔の中心位置とを同一とし、前記第１のＭＩＭ電極の前記小空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成する工程と、
   を含むことを特徴とするスタック型ＭＩＭキャパシタの製造方法。
7. 複数の大空孔を有する複数の第１、第２のＭＩＭ電極を、前記第１のＭＩＭ電極の前記大空孔の中心位置と前記第２のＭＩＭ電極の前記大空孔の中心位置とが一致しないように、誘電体膜を介して交互に積層する工程と、
   径が前記大空孔の径よりも小さいスルーホールを前記大空孔の中心位置に形成して、前記スルーホールを介して前記複数の第１、第２のＭＩＭ電極を接続する工程と、
   を含むことを特徴とするスタック型ＭＩＭキャパシタの製造方法。
8. 前記ＭＩＭ電極は、前記大空孔と前記小空孔とが同じ数になるか、または前記大空孔若しくは前記小空孔が１つ多くなるように形成されることを特徴とする請求項５または６記載のスタック型ＭＩＭキャパシタの製造方法。
9. 前記誘電体膜は、上層に向かうに従って層の幅が大きくなるように形成されることを特徴とする請求項５〜８のいずれか１項に記載のスタック型ＭＩＭキャパシタの製造方法。
10. 前記ＭＩＭ電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする請求項５〜９のいずれか１項に記載のスタック型ＭＩＭキャパシタの製造方法。

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