JP2003060115A

JP2003060115A - キャパシタ内蔵回路基板及びその製造方法

Info

Publication number: JP2003060115A
Application number: JP2001249375A
Authority: JP
Inventors: David Beneki John; デイビッドベネキジョン; Kenji Shioga; 健司塩賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2003-02-28
Anticipated expiration: 2021-08-20
Also published as: JP4634665B2

Abstract

(57)【要約】【課題】デカップリングキャパシタの静電容量を大き
くし、かつ信号伝搬遅延の増大を抑制することが可能な
キャパシタ内蔵回路基板を提供する。【解決手段】導電性材料で形成された第１の接続部
材、第２の接続部材、及び第３の接続部材の各々が、誘
電体層の上面から、該誘電体層内を経由し、該誘電体層
の底面まで至る。誘電体層の上面、底面、及び内部のい
ずれかに第１の電極が配置されている。第１の電極は、
第１の接続部材に接続される。誘電体層の上面、底面、
及び内部のいずれかに第２の電極が配置されている。第
２の電極は、第２の接続部材に接続され、誘電体層の少
なくとも一部を挟み、第１の電極とともにキャパシタを
構成する。誘電体層のうち、第３の接続部材に接する部
分の誘電率が、他の部分の誘電率よりも低い低誘電率領
域とされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタ内蔵回
路基板及びその製造方法に関し、特に実装基板とＬＳＩ
チップとの間に配置され、両者を電気的に接続するのに
適したキャパシタ内蔵回路基板及びその製造方法に関す
る。

【０００２】

【従来の技術】近年、大規模集積回路素子(ＬＳＩ)の高
密度化が進むとともに、動作速度が年々上昇している。
ＬＳＩの動作速度が上昇すると、電子回路のスイッチン
グに起因して、電源バスラインの電圧ノイズや電圧変動
が発生しやすくなる。電圧ノイズや電圧変動を抑制する
ために、電源バスラインと接地バスラインとの間にデカ
ップリングキャパシタを配置することが有効である。こ
のデカップリングキャパシタを、ＬＳＩチップと実装基
板（マザーボード）との間に配置される中間基板（イン
ターポーザ）に内蔵する技術が提案されている。

【０００３】

【発明が解決しようとする課題】デカップリングキャパ
シタの静電容量を大きくするために、誘電体材料として
バリウムストロンチウムタイタネート（（Ｂａ，Ｓｒ）
ＴｉＯ₃）等の高誘電率材料が使用される。ところが、
中間基板には、信号用のビアも配置されている。中間基
板の材料として高誘電率材料を使用すると、信号用ビア
と電源バスラインとの間の寄生容量、及び信号用ビアと
接地バスラインとの間の寄生容量が大きくなってしま
う。この寄生容量の増大は、信号伝搬遅延をもたらす。

【０００４】本発明の目的は、デカップリングキャパシ
タの静電容量を大きくし、かつ信号伝搬遅延の増大を抑
制することが可能なキャパシタ内蔵回路基板及びその製
造方法を提供することである。

【０００５】

【課題を解決するための手段】本発明の一観点による
と、上面と底面とが画定され、誘電体材料で形成された
誘電体層と、各々が、前記誘電体層の上面から、該誘電
体層内を経由し、該誘電体層の底面まで至り、導電性材
料で形成された第１の接続部材、第２の接続部材、及び
第３の接続部材と、前記誘電体層の上面、底面、及び内
部のいずれかに配置され、前記第１の接続部材に接続さ
れた第１の電極と、前記誘電体層の上面、底面、及び内
部のいずれかに配置され、該誘電体層の少なくとも一部
を挟み、前記第１の電極とともにキャパシタを構成し、
前記第２の接続部材に接続された第２の電極とを有し、
前記誘電体層のうち、前記第３の接続部材に接する部分
の誘電率が、他の部分の誘電率よりも低い低誘電率領域
とされているキャパシタ内蔵回路基板が提供される。

【０００６】第１の接続部材と第２の接続部材とが、キ
ャパシタにより結合される。一方を電源バスラインに接
続し、他方を接地バスラインに接続すると、スイッチン
グに起因する電圧変動を抑制することができる。また、
第３の接続部材の周囲の誘電率が低くされているため、
第３の接続部材とその他の導電部材との間の寄生容量を
少なくすることができる。第３の接続部材に印加される
電気信号の伝搬遅延を抑制することができる。

【０００７】本発明の他の観点によると、（ａ）厚さ方
向に貫通する第１の導電性ビア、第２の導電性ビア、及
び第３の導電性ビアが形成されたベース基板を準備する
工程と、（ｂ）前記ベース基板の表面上に、前記第１の
導電性ビアに接続され、前記第２及び第３の導電性ビア
には重ならない第１の電極を形成する工程と、（ｃ）前
記第１の電極を覆うように、誘電体材料からなる誘電体
膜を形成する工程と、（ｄ）前記誘電体膜のうち、前記
第３の導電性ビアの周囲の領域に、イオン注入を行うこ
とにより、イオン注入された領域の誘電率を、他の領域
の誘電率よりも低下させる工程と、（ｅ）前記誘電体膜
の上に、該誘電体膜を挟んで前記第１の電極に対向し、
かつ前記第２の導電性ビアに接続された第２の電極を形
成する工程と、（ｆ）前記誘電体膜及び前記第２の電極
の上に、絶縁性の保護膜を形成する工程と、（ｇ）前記
保護膜を、その厚さ方向に貫通し、それぞれ前記第１の
電極、前記第２の電極、及び前記第３の導電性ビアに電
気的に接続された第４の導電性ビア、第５の導電性ビ
ア、及び第６の導電性ビアを形成する工程とを有するキ
ャパシタ内蔵回路基板の製造方法が提供される。

【０００８】イオン注入によって、誘電率の低い領域が
形成される。従って、低誘電率の別部材を配置する場合
に比べて、製造工程の簡易化を図ることが可能になる。

【０００９】

【発明の実施の形態】図１に、ＬＳＩチップを、中間基
板を介して実装基板に実装した電子回路装置の概略側面
図を示す。実装基板１の主表面上に複数のパッド２が形
成されている。中間基板（インターポーザ）３の底面上
に複数のパッド４が形成されている。中間基板３のパッ
ド４は、バンプ５により、実装基板１の対応するパッド
２に接続されている。

【００１０】中間基板３の上面にも、複数のパッド６が
形成されている。複数のパッド６の各々は、中間基板３
の内部を貫通するビアにより、底面上に形成された対応
するパッド４に接続されている。ＬＳＩチップ７の表面
上に複数のパッド８が形成されている。パッド８は、バ
ンプ９を介して、中間基板３の対応するパッド６に接続
されている。

【００１１】図２に、本発明の実施例によるキャパシタ
内蔵回路基板の断面図を示す。シリコンからなる基板１
０Ａの表面上に熱酸化による酸化シリコン膜１０Ｂが形
成されており、基板１０Ａと酸化シリコン膜１０Ｂと
が、ベース基板１０を構成している。ベース基板１０
に、基板を厚さ方向に貫通する複数の導電性のビアが形
成されている。図２には、複数のビアのうち、電源用ビ
ア１１Ｖ、接地用ビア１１Ｇ、及び信号用ビア１１Ｓが
表されている。

【００１２】ベース基板１０の底面上に、パッド４Ｖ、
４Ｇ、及び４Ｓが形成されている。パッド４Ｖ、４Ｇ、
及び４Ｓは、それぞれ電源用ビア１１Ｖ、接地用ビア１
１Ｇ、及び信号用ビア１１Ｓに接続されている。これら
のパッド４Ｖ、４Ｇ、及び４Ｓは、図１に示したバンプ
５を介して実装基板１にフリップチップボンディングさ
れる。

【００１３】ベース基板１０の上面の一部を下側電極２
０が覆う。下側電極２０は、厚さ２５〜３０ｎｍのＴｉ
Ｏ₂膜２０Ａと、厚さ１００〜１５０ｎｍのＰｔ膜２０
Ｂとの２層構造を有する。また、下側電極２０は、電源
用ビア１１Ｖに接続されており、信号用ビア１１Ｓの脇
を通過し、接地用ビア１１Ｓの近傍まで連続している。
すなわち、下側電極２０は、信号用ビア１１Ｓ及び接地
用ビア１１Ｇのいずれにも重ならない。下側電極２０
は、その縁から信号用ビア１１Ｓまでの最短距離が、接
地用ビア１１Ｇまでの最短距離よりも長くなるような平
面形状を有する。

【００１４】下側電極２０を覆うように、厚さ１００〜
１５０ｎｍの第１層目の高誘電率材料からなる誘電体膜
２２が形成されている。誘電体膜２２は、例えばバリウ
ムストロンチウムタイタネート（（Ｂａ，Ｓｒ）ＴｉＯ
₃）（以下、ＢＳＴと記す。）で形成される。誘電体膜
２２に、ビアホール２２Ｖ、２２Ｇ、及び２２Ｓが形成
されている。ビアホール２２Ｖ、２２Ｇ、２２Ｓは、そ
れぞれベース基板１０の電源用ビア１１Ｖ、接地用ビア
１１Ｇ、及び信号用ビア１１Ｓに対応する位置に配置さ
れている。誘電体膜２２のうちビアホール２２Ｓの周囲
の領域が、他の領域よりも誘電率の低い低誘電率領域２
３とされている。低誘電率領域２３は、後述するように
ＢＳＴにチタン（Ｔｉ）と酸素（Ｏ）とをイオン注入す
ることにより形成される。

【００１５】第１層目の誘電体膜２２の表面上に、Ｐｔ
からなる中間電極３０が形成されている。中間電極３０
は、第１層目の誘電体膜２２に形成されたビアホール２
２Ｇ内を経由して接地用ビア１１Ｇに接続されている。
また、中間電極３０は、低誘電率領域２３の脇を通過し
て、ビアホール２２Ｖの近傍まで連続している。中間電
極３０は、その縁からビアホール２２Ｓの内周面までの
最短距離が、ビアホール２２Ｖの内周面までの最短距離
よりも長くなるような平面形状とされている。

【００１６】中間電極３０を覆うように、厚さ１００〜
１５０ｎｍの第２層目の誘電体膜３２が形成されてい
る。第２層目の誘電体膜３２に、ビアホール３２Ｖ、３
２Ｇ、及び３２Ｓが形成されている。ビアホール３２
Ｖ、３２Ｇ、及び３２Ｓは、それぞれ、第１層目の誘電
体膜２２に形成されたビアホール２２Ｖ、２２Ｇ、及び
２２Ｓと同じ位置に配置されている。誘電体膜３２のう
ちビアホール３２Ｓの周囲の領域が、第１層目の誘電体
膜２２と同様に低誘電率領域３３とされている。

【００１７】第２層目の誘電体膜３２の表面上に、Ｐｔ
からなる厚さ１００〜１５０ｎｍの上側電極４０が形成
されている。上側電極４０は、ビアホール２２Ｖ及び３
２Ｖ内を経由して下側電極２０に接続されており、下側
電極２０とほぼ同一の平面形状を有する。

【００１８】上側電極４０を覆うように、ポリイミドか
らなる厚さ５〜１０μｍの保護膜５０が形成されてい
る。保護膜５０に、ビアホール５０Ｖ、５０Ｇ、及び５
０Ｓが形成されている。ビアホール５０Ｖ、５０Ｇ、及
び５０Ｓは、それぞれ第２層目の誘電体膜３２に形成さ
れたビアホール３２Ｖ、３２Ｇ、及び３２Ｓと同じ位置
に配置されている。

【００１９】保護膜５０の表面上にＰｔからなるパッド
６Ｖ、６Ｇ、及び６Ｓが形成されている。パッド６Ｖ
は、ビアホール５０Ｖ内を埋め込むチップ側電源用ビア
５１Ｖを介して、上側電極４０に接続されている。パッ
ド６Ｇは、ビアホール５０Ｇ及び３２Ｇ内を埋め込むチ
ップ側接地用ビア５１Ｇを介して中間電極３０に接続さ
れている。パッド６Ｓは、ビアホール５０Ｓ、３２Ｓ、
及び２２Ｓ内を埋め込むチップ側信号用ビア５１Ｓを介
して信号用ビア１１Ｓに接続されている。

【００２０】電源用ビア１１Ｖ、下側電極２０、上側電
極４０、チップ側電源用ビア５１Ｖ、及びパッド６Ｖを
通して、図１に示した実装基板１からＬＳＩチップ７に
電源電圧が供給される。また、ＬＳＩチップ７の接地バ
スラインが、パッド６Ｇ、チップ側接地用ビア５１Ｇ、
中間電極３０、及び接地用ビア１１Ｇを通して、実装基
板１の接地線に接続される。信号用ビア１１Ｓ、チップ
側信号用ビア５１Ｓ、及びパッド６Ｓを通して、実装基
板１とＬＳＩチップ７との間で電気信号の送受信が行わ
れる。

【００２１】第１層目の誘電体膜２２を挟んで対向する
下側電極２０と中間電極３０、及び第２層目の誘電体膜
３２を挟んで対向する中間電極３０と上側電極４０が、
デカップリングキャパシタを構成する。このため、ＬＳ
Ｉチップ７内のスイッチングに起因する電圧ノイズや電
圧変動を抑制することができる。誘電体膜２２及び３２
のうち、電気信号が伝達される信号用ビア１１Ｓ及びチ
ップ側信号用ビア５１Ｓの周囲が低誘電率領域２３及び
３３とされている。このため、信号用ビア１１Ｓ及びチ
ップ側信号用ビア５１Ｓと、他の配線との間の寄生容量
を低減することができる。これにより、信号の伝搬遅延
を防止することができる。

【００２２】次に、図３及び図４を参照して、図１に示
したキャパシタ内蔵回路基板の製造方法について説明す
る。

【００２３】図３（Ａ）に示すベース基板１０を作製す
る。ベース基板１０は、例えば、下記の方法で作製する
ことができる。

【００２４】まず、シリコン基板の一方の面（図３
（Ａ）において上側の面）上に、厚さ５０ｎｍのＣｒ膜
と厚さ１５００ｎｍのＣｕ膜とを順番に成膜する。この
２層は、例えばスパッタリングにより形成される。シリ
コン基板の他方の面（図３（Ａ）において下側の面）上
に、ビア１１Ｖ、１１Ｓ及び１１Ｇに対応する開口を有
するレジストパターンを形成する。このレジストパター
ンをマスクとし、反応性ガスを用いた誘導結合プラズマ
エッチングによりシリコン基板をエッチングする。ビア
ホールが形成され、その底面にＣｒ膜とＣｕ膜との積層
構造が残る。

【００２５】化学気相成長により、ビアホールの内面上
に酸化シリコン膜を形成する。ビアホールの底面に残っ
ているＣｒ膜とＣｕ膜との積層構造上に堆積した酸化シ
リコン膜を、ドライエッチングにより除去する。Ｃｒ膜
とＣｕ膜との積層構造をシード層として用い、めっき法
によりビアホール内をＰｔ、Ａｕ、Ｃｕ等の金属で埋め
込む。パッド４Ｖ、４Ｓ、及び４Ｇを形成し、上側の表
面上に形成されているＣｒ膜とＣｕ膜との２層をウェッ
トエッチングにより除去する。ここまでの工程で、ベー
ス基板１０が作製される。

【００２６】なお、ベース基板として、特開平１１−２
７４４０８号公報（米国出願０９／０３１２３６）に開
示された多層セラミック基板を用いてもよい。

【００２７】ベース基板１０の上面（酸化シリコン膜１
０Ｂが形成されている方の面）の上に、スパッタリング
により厚さ１０ｎｍのＴｉ膜を形成する。空気または酸
素等の酸化性雰囲気中で、６５０〜７００℃で３０分間
の熱処理を行い、Ｔｉ膜を酸化する。これにより、厚さ
２５〜３０ｎｍのＴｉＯ₂膜２０Ａが形成される。この
ＴｉＯ₂膜２０Ａの上に、スパッタリングにより厚さ１
００ｎｍのＰｔ膜２０Ｂを形成する。ＴｉＯ₂膜２０Ａ
は、Ｐｔ膜２０Ｂの密着性を高める作用を有する。

【００２８】ＴｉＯ₂膜２０ＡとＰｔ膜２０Ｂとの２層
をパターニングし、この２層で構成された下側電極２０
を残す。この２層のパターニングは、例えば、残すべき
下側電極２０の表面をレジストパターンでマスクし、Ａ
ｒイオンを用いてミリングすることにより行われる。

【００２９】図３（Ｂ）に示す状態までの工程について
説明する。下側電極２０を覆うように、ベース基板１０
の上にバリウムストロンチウムタイタネート（ＢＳＴ）
からなる誘電体膜２２を形成する。ＢＳＴからなる誘電
体膜２２は、例えば、ＲＦマグネトロンスパッタリン
グ、ゾルゲル法、有機金属化学気相成長（ＭＯ−ＣＶ
Ｄ）等によって形成することができる。ＲＦマグネトロ
ンスパッタリングにより誘電体膜２２を形成する場合の
成膜条件の一例を以下に示す。

【００３０】ターゲットとして、Ｂａ：Ｓｒ：Ｔｉ＝
７：３：１０の原子数比を有するＢＳＴ焼結体を用い
る。成膜温度は６００℃とする。Ａｒガス及びＯ₂ガス
の流量を、それぞれ８０ｓｃｃｍ及び１０ｓｃｃｍとす
る。雰囲気圧力は、４Ｐａ（３０ｍＴｏｒｒ）とする。
投入するＲＦ電力は３００Ｗとする。この条件で成膜さ
れたＢＳＴ膜のＢａとＳｒとの組成比は約６５：３５で
あった。

【００３１】Ａｒイオンを用いてミリングすることによ
り、誘電体膜２２に、ビアホール２２Ｖ、２２Ｓ、及び
２２Ｇを形成する。

【００３２】図３（Ｃ）に示すように、誘電体膜２２の
表面をレジストマスク６０で覆う。レジストマスク６０
には、基板法線に平行な視線で見た時、ビアホール２２
Ｓを内包する開口６０Ａが設けられている。

【００３３】レジストマスク６０をマスクとして、誘電
体膜２２にＴｉイオンとＯイオンとを注入する。Ｔｉイ
オンの注入条件は、例えば、加速エネルギ１００ｋｅ
Ｖ、ドーズ量１×１０¹⁷ｃｍ^-2であり、Ｏイオンの注入
条件は、例えば、加速エネルギ３５ｋｅＶ、ドーズ量２
×１０¹⁷ｃｍ^-2である。イオン注入後、レジストマスク
６０を除去し、１気圧の酸素雰囲気中で、６５０℃で１
５分間の熱処理を行う。ＢＳＴ微結晶の界面（グレイン
バウンダリ）にＴｉＯ_xが形成されることによって、イ
オン注入された部分の誘電率が低下する。また、高エネ
ルギのイオンが、誘電体膜２２内の原子に衝突してロン
グレンジの結晶性が崩されることによっても、誘電率が
低下する。

【００３４】なお、好適なイオン注入条件は、誘電体膜
２２の厚さによって変動する。注入されたイオンの深さ
方向の濃度分布のピークが、誘電体膜２２のほぼ中央に
位置するような加速エネルギとすることが好ましい。例
えば、加速エネルギは、１０〜５００ｋｅＶの範囲から
選択することができるであろう。また、ドーズ量の好適
な範囲は、１×１０¹³〜１×１０¹⁸ｃｍ^-2である。

【００３５】図４（Ｄ）に示すように、イオン注された
部分に、低誘電率領域２３が形成される。図４（Ｄ）で
は、低誘電率領域２３とその他の高誘電率の領域との境
界を明確に表しているが、実際には、以下に示す理由に
より、境界近傍において誘電率が徐々に変化する。図３
（Ｃ）に示した開口６０Ａの底面に露出した誘電体膜２
２にイオンが入射することにより、この部分の結晶性が
崩される。入射したイオンは、誘電体膜２２の構成原子
との衝突を繰り返し、横方向にも進行する。従って、レ
ジストマスク６０に覆われている領域であっても、開口
６０Ａの近傍の領域の結晶性が崩される。結晶性の崩れ
の程度は、開口６０Ａから遠ざかるに従って小さくな
る。また、過剰なＴｉ及びＯの濃度も、開口６０Ａから
遠ざかるに従って低くなる。このため、開口６０Ａの外
周の近傍に、誘電率が徐々に変化する領域が形成され
る。

【００３６】図４（Ｄ）に戻って説明を続ける。誘電体
膜２２の上に、スパッタリングにより厚さ１００ｎｍの
Ｐｔ膜を形成する。このＰｔ膜をパターニングすること
により、中間電極３０を残す。中間電極３０を覆うよう
に、ＢＳＴからなる厚さ１００ｎｍの第２層目の誘電体
膜３２を形成する。第２層目の誘電体膜３２に、ビアホ
ール３２Ｖ、３２Ｓ、及び３２Ｇを形成する。

【００３７】図４（Ｅ）に示すように、第２層目の誘電
体膜３２の上に、レジストマスク６５を形成する。レジ
ストマスク６５に、ビアホール３２Ｓを内包する開口６
５Ａが形成されており、レジストマスク６５は、図３
（Ｃ）に示したレジストマスク６０と同一の平面形状を
有する。

【００３８】レジストマスク６５をマスクとして、第２
層目の誘電体膜３２にＴｉイオン及びＯイオンを注入す
る。イオン注入条件は、図３（Ｃ）で説明した第１層目
の誘電体膜２２へのイオン注入条件と同一である。イオ
ン注入後、レジストマスク６０を除去し、熱処理を行
う。この熱処理条件も、第１層目の誘電体膜２２へのイ
オン注入後の熱処理条件と同一である。

【００３９】図４（Ｆ）に示すように、ビアホール３２
Ｓの周囲に、低誘電率領域３３が形成される。低誘電率
領域３３と、その周囲の高誘電率の領域との境界にも、
第１層目の低誘電率領域２３の場合と同様に、誘電率が
徐々に変化する領域が形成される。

【００４０】第２層目の誘電体膜３２の上に、厚さ１０
０ｎｍのＰｔ膜を形成する。このＰｔ膜をパターニング
することにより、上側電極４０を残す。上側電極４０を
覆うように、ポリイミドからなる厚さ５〜１０μｍの保
護膜５０を形成する。保護膜５０に、ビアホール５０
Ｖ、５０Ｓ、及び５０Ｇを形成する。保護膜５０、ビア
ホール５０Ｖ、５０Ｓ、及び５０Ｇは、例えば、感光性
ポリイミド原料のスピンコート、露光、現像、ベーキン
グを行うことにより形成される。

【００４１】図２に示したように、ビアホール内を埋め
込む導電性ビア５１Ｖ、５１Ｓ、５１Ｇ、及びこれらの
ビアに連続するパッド６Ｖ、６Ｓ、６Ｇを形成する。こ
れらの導電性ビア及びパッドは、Ｐｔで形成される。導
電性ビア５１Ｖ、５１Ｓ、５１Ｇの埋め込みと、パッド
６Ｖ、６Ｓ、６Ｇを形成するＰｔ膜の堆積とは、別工程
で行ってもよいし、同一工程で行ってもよい。

【００４２】図２に示した信号用ビア１１Ｓ及び５１Ｓ
の周囲に、誘電体膜２２及び３２の材料とは別の低誘電
率の材料からなる部材を配置する方法では、製造工程が
複雑になり、歩留まり低下が懸念される。上述の製造方
法では、図３（Ｃ）及び図４（Ｅ）に示したイオン注入
により、誘電体膜２２及び３２の一部に低誘電率領域２
３及び３３が形成される。このため、比較的容易に低誘
電率領域２３及び３３を形成することができる。

【００４３】上記実施例では、ＢＳＴからなる誘電体膜
２２及び３２に、ＴｉイオンとＯイオンとを注入して、
グレインバウンダリにＴｉＯ_xを成長させたが、その他
の酸化物を形成する元素を注入してもよい。例えば、Ｓ
ｉとＯとを注入してもよい。このとき、例えば、Ｓｉイ
オンの加速エネルギを６０ｋｅＶ、ドーズ量を１×１０
¹⁷ｃｍ^-2とし、Ｏイオンの加速エネルギを３５ｋｅＶ、
ドーズ量を２×１０¹⁷ｃｍ^-2とすればよい。また、イオ
ン注入後の熱処理は、例えば、１気圧の酸素雰囲気中
で、６５０℃で３０分間行えばよい。この熱処理によ
り、ＢＳＴのグレインバウンダリにＳｉＯ₂が成長し、
イオン注入された部分の誘電率が低下する。

【００４４】また、誘電体膜２２及び３２に、Ｍｎをイ
オン注入してもよい。Ｍｎの注入後、熱処理を行うと、
注入されたＭｎがＴｉと置換され、アクセプタとして作
用する。これにより、Ｍｎの注入された領域の誘電率が
低下する。Ｍｎイオンは、例えば、１０ｋｅＶ、５０ｋ
ｅＶ、１００ｋｅＶ、１５０ｋｅＶ、及び２００ｋｅＶ
の複数の加速エネルギで注入することが好ましい。ま
た、ドーズ量が、例えば、全体で１×１０¹⁷ｃｍ^-2とな
るように、各加速エネルギにおけるイオン注入条件が設
定される。

【００４５】上記実施例では、ベース基板１０の母体と
して、シリコン基板１０Ａを用いたが、シリコン以外の
半導体基板を用いてもよい。例えば、ゲルマニウム（Ｇ
ｅ）、シリコンゲルマニウム（ＳｉＧｅ）を用いてもよ
いし、ＩＩＩ／Ｖ族化合物半導体を用いてもよい。ＩＩ
Ｉ／Ｖ族化合物半導体の例として、ＧａＡｓ、ＩｎＡ
ｓ、ＩｎＰ等が挙げられる。

【００４６】上記実施例では、図２に示した下側電極２
０の密着層としてＴｉＯ₂膜２０Ａを用いたが、Ｐｔ膜
の密着性を高める他の材料からなる膜を用いてもよい。
密着層の材料として、例えば、貴金属、貴金属同士の合
金、貴金属と他の金属との合金、導電性の貴金属酸化
物、導電性金属酸化物、導電性金属窒化物等を用いるこ
とができる。また、絶縁性金属酸化物や絶縁性金属窒化
物を用いることも可能である。絶縁性材料を用いる場合
には、図２に示したＰｔ膜２０Ｂと電源用ビア１１Ｖと
が接触するように、密着層の、電源用ビア１１Ｖに対応
する領域に開口を形成しておく必要がある。さらに、こ
れらの材料からなる層を積層して密着層としてもよい。
これらの材料として、ＴｉＯ₂以外に、Ｉｒ、Ｚｒ、Ｔ
ｉ、ＩｒＯ_x、ＰｔＯ_x、ＺｒＯ_x、ＴｉＮ、ＴｉＡｌ
Ｎ、ＴａＮ、ＴａＳｉＮ等が挙げられる。

【００４７】上記実施例では、図２に示した下側電極２
０の一部、中間電極３０、及び上側電極４０にＰｔを用
いたが、他の導電性材料を用いてもよい。例えば、遷移
金属、貴金属、貴金属同士の合金、貴金属とその他の金
属との合金、導電性貴金属酸化物等を用いることができ
る。さらに、これらの材料からなる層を積層した構造と
してもよい。これらの材料の例として、Ｐｔ、Ｐｄ、Ｉ
ｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、ＰｔＯ_x、ＩｒＯ_x、Ｒｕ
Ｏ_x、Ａｕ、Ａｇ、Ｃｕ等が挙げられる。

【００４８】上記実施例では、図２に示した誘電体膜２
２及び３２の材料として、ＢＳＴを用いたが、その他の
一般式ＡＢＯ₃で表されるペロブスカイト構造の高誘電
率材料を用いてもよい。ここで、Ａは、１価乃至３価の
陽イオンとなる元素である。また、Ｂは、酸性酸化物を
構成する金属元素であり、例としてＴｉ、Ｚｒ、Ｈｆ、
Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｃｕ、
Ａｇ、Ａｕ等が挙げられる。一般式ＡＢＯ₃で表される
ペロブスカイト構造の高誘電率材料の例として、ＢＳＴ
以外にＰｂＴｉＯ₃、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃、Ｐｂ（Ｍ
ｇ，Ｎｂ）Ｏ₃等が挙げられる。

【００４９】上記実施例では、ＢＳＴに過剰なＴｉとＯ
とをイオン注入して低誘電率領域２３及び３３を形成し
たが、不純物を注入して誘電率を低下させることも可能
である。例えば、ＡＢＯ₃構造のサイトＡの原子を置き
換えてドナーとなるＮａ、Ｋ、Ｒｂ、Ｃｓを注入しても
よい。また、不純物としてＹを注入してもよい。Ｙは、
サイトＡの原子半径がサイトＢの原子半径よりも小さい
とき、サイトＡの原子を置き換えてドナーとなり、サイ
トＡの原子半径がサイトＢの原子半径よりも大きいと
き、サイトＢの原子を置き換えてアクセプタとなる。そ
の外に、サイトＡの原子を置き換えてドナーとなるＬ
ａ、サイトＢの原子を置き換えてドナーとなるＮｂ、サ
イトＢの原子を置き換えてアクセプタとなるＭｎ、Ｆ
ｅ、Ａｌ、Ｇａを注入してもよい。また、複数種の不純
物を注入してもよい。

【００５０】その他の高誘電率材料として、一般式Ａ₂
Ｂ₂Ｏ_x（ｘは６または７）で表されるパイロクロア構造
の化合物を用いることもできる。このような化合物の例
として、Ｐｂ₂（Ｚｒ，Ｔｉ）₂Ｏ₇、Ｐｂ₂（Ｍｇ，Ｎ
ｂ）₂Ｏ₇等が挙げられる。

【００５１】さらに、その他の高誘電率材料として、銅
ベースの酸化物材料（例えばＢａ_0. ₉Ｎｄ_0.1Ｃｕ
Ｏ₂）、タングステンブロンズ構造の酸化物材料（例え
ばＳｒ_0.6Ｂａ_0.4Ｎｂ₂Ｏ₆）、層状構造を持つビスマス
タンタレート（例えばＳｒＢｉ₂Ｔａ ₂Ｏ₉）、層状構造
を持つビスマスナイオベート（例えばＳｒ_0.76Ｂｉ_0.24
Ｎｂ₂Ｏ₉）、層状構造を持つビスマスタイタネート（例
えばＢｉ₄Ｔｉ₃Ｏ₁₂）等を用いてもよい。

【００５２】これらの高誘電率材料に、構成元素のイオ
ンを注入してロングレンジオーダの結晶性を崩すことに
よって、誘電率を低下させることができる。

【００５３】上記実施例では、ＢＳＴからなる誘電体膜
２２及び３２にイオン注入した後に、熱処理を行って、
微結晶粒の界面（グレインバウンダリ）にＴｉＯ_xを成
長させたが、主として結晶性を崩すことによって誘電率
を低下させる場合には、この熱処理は不要である。ま
た、ＢＳＴの微結晶粒の界面にＴｉＯ_xを成長させる場
合には、誘電率低下の十分な効果を得るために、熱処理
温度を７００〜８００℃とすることが好ましい。

【００５４】また、上記実施例では、図２に示したよう
に、電源用ビア１１Ｖに接続されたデカップリングキャ
パシタの電極として、下側電極２０と上側電極４０との
２層としたが、いずれか一方のみの１層構造としてもよ
い。また、接地用ビア１１Ｇに接続されたデカップリン
グキャパシタの電極を複数層とし、電源用ビア１１Ｖに
接続された電極を３層以上としてもよい。

【００５５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
高誘電率の誘電体膜の一部にイオンを注入することによ
り、イオンの注入された部分の誘電率を低下させる。キ
ャパシタインターポーザの信号用ビアの周囲の誘電率を
低下させると、寄生容量に起因する信号伝搬遅延を抑制
することができる。

【図面の簡単な説明】

【図１】本発明の実施例によるキャパシタ内蔵回路基板
を用いた電子回路装置の側面図である。

【図２】本発明の実施例によるキャパシタ内蔵回路基板
の断面図である。

【図３】本発明の実施例によるキャパシタ内蔵回路基板
の製造方法を説明するための基板の断面図（その１）で
ある。

【図４】本発明の実施例によるキャパシタ内蔵回路基板
の製造方法を説明するための基板の断面図（その２）で
ある。

【符号の説明】

１実装基板２、４、６、８パッド３中間基板５、９バンプ７ＬＳＩチップ１０ベース基板１１Ｖ、５１Ｖ電源用ビア１１Ｇ、５１Ｇ接地用ビア１１Ｓ、５１Ｓ信号用ビア２０下側電極２２第１層目の誘電体膜２２Ｖ、２２Ｓ、２２Ｇビア３０中間電極３２第２層目の誘電体膜３２Ｖ、３２Ｓ、３２Ｇビア４０上側電極５０保護膜６０、６５レジストマスク

Claims

【特許請求の範囲】

【請求項１】上面と底面とが画定され、誘電体材料
で形成された誘電体層と、各々が、前記誘電体層の上面から、該誘電体層内を経由
し、該誘電体層の底面まで至り、導電性材料で形成され
た第１の接続部材、第２の接続部材、及び第３の接続部
材と、前記誘電体層の上面、底面、及び内部のいずれかに配置
され、前記第１の接続部材に接続された第１の電極と、前記誘電体層の上面、底面、及び内部のいずれかに配置
され、該誘電体層の少なくとも一部を挟み、前記第１の
電極とともにキャパシタを構成し、前記第２の接続部材
に接続された第２の電極とを有し、前記誘電体層のうち、前記第３の接続部材に接する部分
の誘電率が、他の部分の誘電率よりも低い低誘電率領域
とされているキャパシタ内蔵回路基板。
【請求項２】前記低誘電率領域と、その他の領域との
境界部分の誘電率が、前記第３の接続部材に近づくに従
って徐々に低くなっている請求項１に記載のキャパシタ
内蔵回路基板。
【請求項３】さらに、前記誘電体層の底面に接するベ
ース基板と、前記ベース基板内を、その厚さ方向に貫通
し、前記第１の接続部材、第２の接続部材、及び第３の
接続部材にそれぞれ接続された複数の導電性ビアとを有
する請求項１または２に記載のキャパシタ内蔵回路基
板。
【請求項４】前記低誘電率領域が、前記誘電体層の結
晶性を崩すことによって得られた領域である請求項１乃
至３に記載のキャパシタ内蔵回路基板。
【請求項５】前記誘電体層が、誘電体材料からなる多
数の微結晶粒を含み、前記低誘電率領域においては、微
結晶粒の界面に酸化物が成長している請求項１乃至３に
記載のキャパシタ内蔵回路基板。
【請求項６】前記誘電体層が、一般式ＡＢＯ₃で表さ
れるペロブスカイト構造の酸化物であり、前記低誘電率
領域においては、サイトＡまたはサイトＢの一部の原子
が、不純物原子によって置換されている請求項１乃至３
に記載のキャパシタ内蔵回路基板。
【請求項７】（ａ）厚さ方向に貫通する第１の導電性
ビア、第２の導電性ビア、及び第３の導電性ビアが形成
されたベース基板を準備する工程と、（ｂ）前記ベース基板の表面上に、前記第１の導電性ビ
アに接続され、前記第２及び第３の導電性ビアには重な
らない第１の電極を形成する工程と、（ｃ）前記第１の電極を覆うように、誘電体材料からな
る誘電体膜を形成する工程と、（ｄ）前記誘電体膜のうち、前記第３の導電性ビアの周
囲の領域に、イオン注入を行うことにより、イオン注入
された領域の誘電率を、他の領域の誘電率よりも低下さ
せる工程と、（ｅ）前記誘電体膜の上に、該誘電体膜を挟んで前記第
１の電極に対向し、かつ前記第２の導電性ビアに接続さ
れた第２の電極を形成する工程と、（ｆ）前記誘電体膜及び前記第２の電極の上に、絶縁性
の保護膜を形成する工程と、（ｇ）前記保護膜を、その厚さ方向に貫通し、それぞれ
前記第１の電極、前記第２の電極、及び前記第３の導電
性ビアに電気的に接続された第４の導電性ビア、第５の
導電性ビア、及び第６の導電性ビアを形成する工程とを
有するキャパシタ内蔵回路基板の製造方法。
【請求項８】前記工程（ｄ）において、前記誘電体膜
にイオン注入し、該誘電体膜の結晶性を崩すことによっ
て、イオン注入された領域の誘電率を低下させる請求項
７に記載のキャパシタ内蔵回路基板の製造方法。
【請求項９】前記工程（ｄ）において、前記誘電体膜
に、酸素と反応して酸化物を形成する元素及び酸素をイ
オン注入し、イオン注入後、熱処理を行って、該誘電体
膜を構成する微結晶粒の界面に、イオン注入された元素
の酸化物を成長させる請求項７に記載のキャパシタ内蔵
回路基板の製造方法。
【請求項１０】前記誘電体層が、一般式ＡＢＯ₃で表
されるペロブスカイト構造の酸化物であり、前記工程
（ｄ）において、サイトＡまたはサイトＢの一部の原子
を置換する不純物元素イオンを注入し、イオン注入後、
熱処理を行って、サイトＡまたはサイトＢの一部の原子
を、イオン注入された原子で置換する請求項７に記載の
キャパシタ内蔵回路基板の製造方法。