KR20010084162A - 반도체 집적회로의 커패시터 제조방법 - Google Patents

반도체 집적회로의 커패시터 제조방법 Download PDF

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KR20010084162A
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Abstract

커패시터 형성부에 비어 홀 형성후 그 내측벽에 폴리 스페이서를 별도 더 형성해 주므로써, 비어 홀 하단의 가장자리부에서 유전막이 끊어지는 불량이 발생되는 것을 막고 유전막의 두께 균일성을 좋게하여 VCC와 TCC 증가로 인한 커패시터의 특성 저하를 막을 수 있도록 한 반도체 집적회로의 커패시터 제조방법이 제공된다.
이를 위하여 본 발명에서는, 절연기판 상의 소정 부분에 제 1 배선 라인과 하부전극을 동시에 형성하는 단계; 제 1 배선 라인과 하부전극을 포함한 기판 상에 층간 절연막을 형성하는 단계; 하부전극의 표면이 소정 부분 노출되도록 층간 절연막을 선택식각하여 제 1 비어 홀을 형성한 후 습식 세정 공정을 실시하는 단계; 제 1 비어 홀의 양 내측벽에 폴리실리콘 재질의 스페이서를 형성하는 단계; 상기 결과물 전면에 유전막을 형성하는 단계; 제 1 배선 라인의 표면이 소정 부분 노출되도록 유전막과 층간 절연막을 순차식각하여 제 2 비어 홀을 형성하는 단계; 제 1 및 제 2 비어 홀 내에 도전성 플러그를 형성하는 단계; 및 상기 결과물 상에, 제 2 비어 홀 내의 도전성 플러그와 연결되는 제 2 배선 라인과 제 1 비어 홀 내의 도전성 플러그와 연결되는 도전성막 패턴을 동시에 형성하여, 상부전극이 "도전성 플러그/도전성막 패턴"의 적층 구조를 가지도록 하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.

Description

반도체 집적회로의 커패시터 제조방법{method for fabricating capacitor of semiconductor integrated circuit}
본 발명은 반도체 집적회로(IC)의 커패시터 제조방법에 관한 것으로, 보다 상세하게는 MDL(Merged DRAM Logic)이나 아날로그 회로에 사용되는 MIM(Metal Insulator Metal) 구조의 커패시터 제조방법에 관한 것이다.
디램(DRAM)과 로직(Logic)이 머지된 MDL에 아날로그 회로를 적용하여 반도체 소자 제조시, 아날로그 회로의 커패시턴스(capacitance) 특성을 확보하기 위하여아날로그 회로나 로직 회로의 커패시터를 PIP(poly insulator poly) 구조로 가져갈 경우, 중첩된 열처리(예컨대, 하부전극을 형성하기 위한 인터 폴리 형성시의 열처리와 게이트 산화막 형성시의 열처리) 공정으로 인해 디램 셀의 특성이 열화되는 현상이 야기될 뿐 아니라 공정 진행 자체가 복잡하다는 문제가 발생하게 된다.
따라서, 최근에는 로직 회로나 아날로그 회로의 커패시터를 PIP 구조 대신에 MIM 구조로 가져가는 공정 개발이 이루어지고 있다. MIM 구조의 커패시터는 통상 다층 배선을 형성하는 과정에서 임의의 두 금속 사이에 유전막을 형성해 주는 방식으로 제조되므로, 소자 제조시 디램 셀의 특성 열화와 관련되는 별도의 열처리 공정이 요구되지 않을 뿐 아니라 공정 진행 자체가 간단하다는 잇점을 갖는다.
도 1 내지 도 5에는 MIM 구조를 갖는 종래의 로직 회로나 아날로그 회로의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1에 도시된 바와 같이, 절연기판(100) 상에 Al 합금 재질의 제 1 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여, 상기 기판(100) 상에 제 1 배선 라인(102b)과 하부전극(102a)을 동시에 형성한다.
도 2에 도시된 바와 같이, 제 1 배선 라인(102b)과 하부전극(102a)을 포함한 절연기판(100) 상에 층간 절연막(104)을 형성한 후, 상기 하부전극(102a)의 표면이 소정 부분 노출되도록 이를 건식식각하여 상기 절연막(104) 내에 제 1 비어 홀(h1)을 형성하고, 습식 세정(wet cleaning) 공정을 실시한다.
도 3에 도시된 바와 같이, 제 1 비어 홀(h1)을 포함한 층간 절연막(104) 상에 유전막(106)을 형성하고, 제 1 배선 라인(102b)의 표면이 소정 부분 노출되도록 유전막(106)과 층간 절연막(104)을 선택식각하여 상기 절연막(104) 내에 제 2 비어 홀(h2)을 형성한다. 이어, 제 1 배선 라인(102b)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 바이어스(radio frequency bais)를 이용한 스퍼터 식각(일명, RF 스퍼터 식각이라 한다)을 실시한다.
도 4에 도시된 바와 같이, 제 1 및 제 2 비어 홀(h1),(h2)을 포함한 유전막(106) 상에 W 재질의 도전성막을 형성하고, 상기 유전막(106)의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 및 제 2 비어 홀(h1),(h2) 내에 각각 도전성 플러그(108a),(108b)를 형성한다.
도 5에 도시된 바와 같이, 도전성 플러그(108a),(108b)를 포함한 유전막(106) 상에 Al 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 선택식각하여 제 2 배선 라인(110b)과 도전성막 패턴(110a)을 동시에 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 절연기판(100) 상의 소정 부분에는 도전성 플러그(108b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(102b),(110b)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(100) 상에는 유전막(106)을 사이에 두고, 그 상·하부에 하부전극(102a)과 "도전성 플러그(108a)/도전성막 패턴(110a)" 형태의 상부전극(112)이 순차 적층된 구조(MIM 구조)의 커패시터가 완성된다.
그러나, 상기 공정 기술을 적용하여 MIM 구조의 커패시터를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
제 1 비어 홀(h1) 형성을 위한 층간 절연막(104)의 건식식각후 실시되는 습식 세정(wet cleaning) 공정으로 인해 하부전극(102a)에 피팅(pitting) 현상이 이 유발되므로, 세정 공정이 완료되면 제 1 비어 홀(h1)의 하단 가장자리부를 따라 하부전극(102a)까지도 일부 함께 언더 컷(under cut)되어져 이 부분에 오목한 형상의 골이 만들어지게 된다.
따라서, 이 상태에서 후속 유전막(106) 증착 공정을 실시하게 되면 상기 골 내부에는 유전막이 제대로 채워지지 않게 되므로 이 부분에서 유전막이 끊어지는 연결 불량(disconnection)이 발생하게 된다. 이러한 연결 불량은 W 재질의 도전성막 증착전 RF 스퍼터 식각을 진행하는 과정에서 더욱 심화된다.
이러한 불량이 발생될 경우, 커패시터의 상·하부전극이 단락되는 현상이 유발될 뿐 아니라 이로 인해 균일한 커패시턴스를 확보할 수 없게 되므로, 소자 구동시 VCC(Voltage Coeffecient of Capacitance)와 TCC(Temperature Coeffecient of Capacitance)가 커지게 되고, 그 결과 커패시터의 특성이 저하되는 현상이 발생하게 된다. 심할 경우에는 커패시터가 파괴되는 불량이 초래되기도 하여 수율이 떨어지는 문제가 야기되므로 이에 대한 개선책이 시급하게 요구되고 있다.
다행히, 상·하부전극(102a),(112) 간의 단락이 발생되지 않았다해도 제 1 비어 홀(h1)의 바텀면 가장자리부를 따라서는 유전막(106)의 두께 균일성이 좋지 않아 균일한 커패시턴스 확보에는 많은 어려움이 뒤따르므로, VCC와 TCC가 커지는 현상은 여전히 발생된다.
도 6에는 이해를 돕기 위하여 상기에 언급된 불량이 발생된 경우에 있어서의 도 3의 Ⅰ 부분을 확대 도시한 요부상세도가 제시되어 있다. 도 6에서 참조부호 A로 표시된 부분은 오목한 형상의 골이 형성된 부분에서 유전막의 연결 불량이 발생된 것을 보여준 것이다.
이에 본 발명의 목적은, 커패시터 형성부에 비어 홀 형성후 그 내측벽에 폴리실리콘 재질의 스페이서를 별도 더 형성해 주므로써, 비어 홀의 하단 가장자리부에서 유전막이 끊어지는 연결 불량이 발생되는 것을 막고 유전막의 두께 균일성을 좋게하여, VCC와 TCC 증가로 인한 커패시터의 특성 저하를 방지할 수 있도록 한 반도체 집적회로의 커패시터 제조방법을 제공함에 있다.
도 1 내지 도 5는 종래의 MIM형 커패시터 제조방법을 도시한 공정순서도,
도 6은 도 1 내지 도 5에 제시된 공정 순서에 의거하여 커패시터를 제조하였을 때 야기되는 공정 불량 형태를 도시한 요부상세도,
도 7 내지 도 11은 본 발명에 의한 MIM형 커패시터 제조방법을 도시한 공전순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 절연기판 상의 소정 부분에 제 1 배선 라인과 하부전극을 동시에 형성하는 단계; 상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 기판 상에 층간 절연막을 형성하는 단계; 상기 하부전극의표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계; 습식 세정 공정을 실시하는 단계; 상기 제 1 비어 홀의 양 내측벽에 폴리실리콘 재질의 스페이서를 형성하는 단계; 상기 결과물 전면에 유전막을 형성하는 단계; 상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 순차적으로 선택식각하여 제 2 비어 홀을 형성하는 단계; 상기 제 1 및 제 2 비어 홀 내에 도전성 플러그를 형성하는 단계; 및 상기 결과물 상에, 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 상기 제 1 비어 홀 내의 상기 도전성 플러그와 연결되는 도전성막 패턴을 동시에 형성하는 단계를 포함하여, 상부전극이 "도전성 플러그/도전성막 패턴"의 적층 구조를 가지도록 하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법이 제공된다.
이때, 상기 스페이서는 제 1 비어 홀을 포함한 층간 절연막 상에 폴리실리콘막을 형성하는 단계 및 상기 층간 절연막의 표면이 노출될 때까지 상기 폴리실리콘막을 블랭킷 에치백하는 단계를 거쳐 제조된다.
상기와 같이 커패시터를 제조할 경우, 제 1 비어 홀 형성후 실시되는 습식 세정 공정으로 인해 하부전극 표면에 피팅 현상이 유발되더라도 폴리실리콘 재질의 스페이서로 인해 제 1 비어 홀의 측면 프로파일이 완만한 경사 구조를 가지게 되므로, 후속 유전막 증착시 제 1 비어 홀 하단의 가장자리부에서 유전막이 끊기거나 혹은 유전막의 두께 불균일이 발생되는 것을 막을 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 7 내지 도 11은 본 발명에서 제안된 MDL이나 아날로그 회로의 커패시터 제조방법을 도시한 공정순서도를 나타낸다. 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 7에 도시되 바와 같이, 절연기판(200) 상에 Al 합금 재질의 제 1 도전성막을 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여, 상기 기판(200) 상에 제 1 배선 라인(202b)과 하부전극(202a)을 동시에 형성한다. 이때, 도시되지는 않았으나 하부전극(202a) 하측의 절연기판(200) 내에는 W이나 Al 합금 또는 Cu 합금 등의 재질로 이루어진 별도의 도전성 플러그가 더 구비되도록 하여 하부전극(202a)과 도전성 플러그가 전기적으로 연결되도록 공정을 진행해 주어도 상관없다.
그리고, 상기 제 1 배선 라인(202b)과 하부전극(202a) 형성 공정은 막질 패터닝 특성을 향상시키고 절연기판(200)과 하부전극(202a) 간의 접촉 저항을 낮추기 위하여, 절연기판(200) 상에 장벽 금속막(미 도시)과 제 1 도전성막 및 반사 방지막(anti-reflection layer)(미 도시)을 순차적으로 형성한 상태에서 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이들을 식각해 주는 방식으로 진행할 수도 있다. 이때, 장벽 금속막과 반사 방지막은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N 중 적어도 어느 하나로 형성된다.
도 8에 도시된 바와 같이, 제 1 배선 라인(202b)과 하부전극(202a)을 포함한 절연기판(200) 상에 층간 절연막(204)을 형성한 후, 상기 하부전극(202a)의 표면이소정 부분 노출되도록 이를 건식식각하여 상기 절연막(204) 내에 제 1 비어 홀(h1)을 형성하고, 습식 세정 공정을 실시한다.
도 9에 도시된 바와 같이, 제 1 비어 홀(h1)을 포함한 층간 절연막(204) 상에 폴리실리콘막을 형성하고, 층간 절연막(204)의 표면이 노출될 때까지 이를 블랭킷 에치백(blanket etch back)하여 제 1 비어 홀(h1)의 양 내측벽에 폴리실리콘 재질의 측벽 스페이서(206)를 형성한다. 이와 같이, 제 1 비어 홀(h1)의 내측벽에 스페이서(206)를 별도로 더 형성한 것은 스페이서 형성없이 곧바로 후속 유전막 형성 공정을 진행할 경우 야기되는 불량 발생을 막기 위함이다. 이어, CVD법을 이용하여 상기 결과물 상에 유전막(208)을 형성하고, 제 1 배선 라인(202b)의 표면이 소정 부분 노출되도록 유전막(208)과 층간 절연막(204)을 선택식각하여 제 2 비어 홀(h2)을 형성한 다음, 상기 유전막(208)과 층간 절연막(204)의 식각 과정에서 생성된 식각 부산물을 제거할 목적으로 RF 스퍼터 식각 공정을 실시한다. 상기 유전막(208)으로는 주로, PESiN(Plasma Enhanced nitride), SiON, Ta2O5, Al2O3, BST((Ba,Sr)TiO3), PZT(lead Zirconium Titanate)나 이들이 조합된 복합 구조가 사용된다.
도 10에 도시된 바와 같이, 제 1 및 제 2 비어 홀(h1),(h2)을 포함한 유전막(208) 상에 W 재질의 도전성막을 형성하고, 상기 유전막(208)의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 및 제 2 비어 홀(h1),(h2) 내에 각각 도전성 플러그(210a),(210b)를 형성한다.
도 11에 도시된 바와 같이, 도전성 플러그(210a),(210b)를 포함한 유전막(208) 상에 Al 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 선택식각하여 제 2 배선 라인(212b)과 도전성막 패턴(212a)을 동시에 형성하므로써, 본 공정 진행을 완료한다. 이때, 제 2 배선 라인(212b)은 제 1 비어 홀(h1) 내의 도전성 플러그(210b)와 연결되도록 형성되고, 도전성막 패턴(212a)은 제 2 비어 홀(h2) 내의 도전성 플러그(210a)와 연결되도록 형성된다. 그 결과, "도전성 플러그(210a)/도전성막 패턴(212a)" 적층 구조의 상부전극(214)이 만들어지게 된다.
이 경우 역시, 제 2 배선 라인(212b)과 도전성막 패턴(212a) 형성 공정은 막질 패터닝 특성을 향상시킴과 동시에 접촉 저항을 낮추기 위하여 도전성 플러그(210a),(210b)를 포함한 유전막(208) 상에 장벽 금속막(미 도시)과 제 2 도전성막 및 반사 방지막(미 도시)을 순차적으로 형성한 후, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이들을 순차적으로 식각해 주는 방식으로 진행할 수도 있다.
이와 같이 MIM 구조의 커패시터를 제조할 경우, 습식 세정 공정으로 인해 피팅 현상이 유발되어져, 제 1 비어 홀(h1)의 하단 가장자리부를 따라 하부전극(202a) 상에 오목한 형상의 골이 만들어지더라도 폴리실리콘 재질의 측벽 스페이서(206)로 인해 제 1 비어 홀의 측면 프로파일이 완만한 경사 구조를 가지게 되므로, 후속 유전막 증착시 제 1 비어 홀 하단의 가장자리부에서 유전막이 끊어지거나 혹은 유전막의 두께 불균일이 발생되는 것을 사전에 막을 수 있게 된다.
그 결과, 커패시터의 상·하부전극이 단락되는 것을 방지할 수 있게 될 뿐 아니라 균일한 커패시턴스 확보가 가능하게 되므로, 소자 구동시 VCC와 TCC가 커지는 것을 막을 수 있게 되고, 커패시터의 특성 개선 또한 이룰 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 커패시터 형성부에 비어 홀 형성후 그 내측벽에 폴리실리콘 재질의 스페이서를 별도 더 형성해 주므로써, 비어 홀의 하단 가장자리부에서 유전막이 끊어지는 연결 불량이 발생되는 것을 막을 수 있게 될 뿐 아니라 유전막의 두께 균일성을 좋게 가져갈 수 있게 되므로, VCC와 TCC 증가로 인한 커패시터의 특성 저하를 방지할 수 있게 된다.

Claims (6)

  1. 절연기판 상의 소정 부분에 제 1 배선 라인과 하부전극을 동시에 형성하는 단계;
    상기 제 1 배선 라인과 상기 하부전극을 포함한 상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 하부전극의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 제 1 비어 홀을 형성하는 단계;
    습식 세정 공정을 실시하는 단계;
    상기 제 1 비어 홀의 양 내측벽에 폴리실리콘 재질의 스페이서를 형성하는 단계;
    상기 결과물 전면에 유전막을 형성하는 단계;
    상기 제 1 배선 라인의 표면이 소정 부분 노출되도록 상기 유전막과 상기 층간 절연막을 순차적으로 선택식각하여 제 2 비어 홀을 형성하는 단계;
    상기 제 1 및 제 2 비어 홀 내에 도전성 플러그를 형성하는 단계; 및
    상기 결과물 상에, 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인과 상기 제 1 비어 홀 내의 상기 도전성 플러그와 연결되는 도전성막 패턴을 동시에 형성하는 단계를 포함하여, 상부전극이 "도전성 플러그/도전성막 패턴"의 적층 구조를 가지도록 하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 제 1 비어 홀을 포함한 상기 층간 절연막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 층간 절연막의 표면이 노출될 때까지 상기 폴리실리콘막을 블랭킷 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  3. 제 1항에 있어서, 상기 제 2 비어 홀 형성후와 상기 도전성 플러그 형성후에 각각 RF 스퍼터 식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  4. 제 1항에 있어서, 상기 유전막은 PESiN(Plasma Enhanced nitride), SiON, Ta2O5, Al2O3, BST((Ba,Sr)TiO3), PZT(lead Zirconium Titanate) 중 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 하부전극과 상기 상부전극을 이루는 상기 도전성막 패턴은 Al 합금 재질로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
  6. 제 5항에 있어서, 상기 도전성막 패턴의 상·하면과 상기 하부전극의 상·하면에 각각 장벽 금속막과 반사 방지막을 더 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.
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KR1020000008984A KR20010084162A (ko) 2000-02-24 2000-02-24 반도체 집적회로의 커패시터 제조방법

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431810B1 (ko) * 2001-10-19 2004-05-17 주식회사 하이닉스반도체 반도체소자 및 엠아이엠 캐패시터 제조방법
KR100865945B1 (ko) * 2002-07-30 2008-10-30 매그나칩 반도체 유한회사 다마신 공정을 이용한 ｍｉｍ 커패시터 제조방법
KR100910006B1 (ko) * 2002-12-23 2009-07-29 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성 방법
KR101106049B1 (ko) * 2005-10-07 2012-01-18 매그나칩 반도체 유한회사 반도체 소자의 제조방법 및 이에 의한 반도체 소자

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