KR100657956B1 - 다치 저항체 메모리 소자와 그 제조 및 동작 방법 - Google Patents

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Abstract

다치 저항체 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서, 본 발명은 기판 상에 형성된 트랜지스터와 이 트랜지스터에 연결된 스토리지 노드(storage node)를 포함하는 저항체 메모리 소자에 있어서, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 저항체 메모리 소자와 그 제조 및 동작 방법을 제공한다.

Description

다치 저항체 메모리 소자와 그 제조 및 동작 방법{Multi-bit memory device having resistive material layers as storage node and methods of manufacturing and operating the same}
도 1은 종래 기술에 의한 PRAM의 단면도이다.
도 2는 본 발명의 실시예에 의한 다치 저항체 메모리 소자의 단면도이다.
도 3 내지 도 6은 도 2에 도시한 메모리 소자의 스토리지 노드에 대한 다양한 변형예를 나타낸 단면도들이다.
도 7은 도 2에 도시한 메모리 소자의 스토리지 노드에서 장벽층의 수에 따른 전류의 변화를 나타낸 그래프이다.
도 8 내지 도 18은 도 2에 도시한 본 발명의 실시예에 의한 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 22는 도 2에 도시한 본 발명의 실시예에 의한 다치 저항체 메모리 소자의 동작(쓰기, 읽기) 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호 설명*
40:기판 42s, 42d:제1 및 제2 불순물 영역
44:게이트 적층물 46, 58, 62:제1 내지 제3 도전성 플러그
48, 56, 76: 제1 내지 제3 비어홀 50, 70, 80:제1 상전이층
52, 72:장벽층 54, 74, 84:제2 상전이층
60:상부전극 64:비트라인
82:제1 장벽층 86:제2 장벽층
88:제3 상전이층 h1, h2:제1 및 제2 콘택홀
L1, L2, L3, L4:제1 내지 제4 층간 절연층
PR, PR1:제1 및 제2 감광막 패턴
S:스토리지 노드
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 제조 및 동작 방법에 관한 것으로써, 보자 자세하게는 다치 저항체 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
메모리 소자는 크게 전원이 차단되면서 기록된 데이터가 지워지는 휘발성 메모리 소자와 그렇지 않은 불휘발성 메모리 소자로 나눌 수 있다. 최근 인터넷 기술의 성장과 이동 통신기기의 보급률이 증가하면서 불휘발성 메모리 소자에 대한 관심이 높아지고 있다. 불휘발성 메모리 소자는 현재 널리 사용되고 있는 플래시 메모리 소자가 대표적이지만, 강유전체 램(FeRAM), 자기 램(MRAM), 소노스 메모리 소자를 비롯해서 저항체 메모리 소자인 RRAM이나 PRAM 등과 같은 차세대 소자들이 속 속 소개되고 있고, 그 중 일부는 제한적이나마 제품화되고 있다.
RRAM이나 PRAM 등은 저항체를 메모리 노드로 사용한다는 점에서 다른 불휘발성 메모리 소자와 구별된다. PRAM은 스토리지 노드에 주어진 조건에 따라 비정질에서 결정질로 혹은 그 반대로 상(phase)이 바뀌는 상전이층이 포함되어 있다. 상기 상전이층의 저항은 비정질일 때 높고, 결정질일 때 낮은데, PRAM은 상전이층의 이러한 저항 특성을 이용하여 비트 데이트를 기록하고 읽는다.
도 1은 종래 기술에 의한 저항체 메모리 소자의 하나인 PRAM을 보여준다.
도 1을 참조하면, 종래의 PRAM은 반도체 기판(10)에 소오스(12), 드레인(14) 및 게이트 전극이 포함된 게이트 적층물(16)로 구성되는 전계 효과 트랜지스터(이하, 트랜지스터)를 구비한다. 상기 트랜지스터는 제1 층간 절연층(18)으로 덮여 있다. 제1 층간 절연층(18)에 제1 층간 절연층(18)을 관통하여 드레인(14)에 연결된 제1 도전성 플러그(20)가 포함되어 있다. 제1 도전성 플러그(20)는 하부전극으로 사용된다. 제1 층간 절연층(18) 상에 제1 도전성 플러그(20)의 상부면을 덮는 GST(GeSbTe)층(22)이 형성되어 있다. GST층(22)은 상전이층으로써 메모리 노드로 사용된다. GST층(22) 상에는 상부전극(24)이 형성되어 있다. GST층(22)과 상부전극(24)은 제2 층간 절연층(26)으로 덮여 있다. 제1 및 제2 층간 절연층(18, 26)에 소오스(12)가 노출되는 콘택홀(28)이 형성되어 있고, 콘택홀(28)은 제2 도전성 플러그(30)로 채워져 있다. 제2 층간 절연층(26) 상에 제2 도전성 플러그(30)의 상부면에 연결된 비트라인(32)이 형성되어 있다.
다음에는 상술한 종래의 PRAM의 동작을 간략히 설명한다.
상전이층인 GST층(22)에 소정의 상전이 전류가 인가되면 GST층(22)의 일부는 결정질에서 비정질로 변한다. 이에 따라 상기 상전이 전류 인가 후, GST층(22)의 저항은 상기 상전이 전류 인가 전보다 증가한다. 이와 같이 상전이 전류 인가 전후에 GST층(22)의 저항이 달라지므로, 상기 상전이 전류가 인가된 후, GST층(22)의 저항이 증가되었을 때, GST층(22)에 비트 데이터 1이 기록된 것으로 간주한다. 또한, 상기 상전이 전류가 인가되기 전의 GST층(22)의 저항이 낮은 상태일 때, GST층(22)에 비트 데이터 0이 기록된 것으로 간주한다.
상술한 종래의 PRAM의 경우, GST층(22)의 상태는 인가되는 전류의 크기에 결정된다. 그런데, GST층(22)의 일부를 비정질 상태로 바꾸기 위해 GST층(22)에 인가되는 상전이 전류는 PRAM의 특성 개선에 장애가 되고 있다. 곧, 반도체 제조 공정 기술의 발전에 따라 스토리지 노드 및 트랜지스터의 사이즈를 줄여 PRAM의 사이즈를 줄이는 것은 기술적으로 어렵지 않다. 그러나 트랜지스터의 사이즈가 작아지면서 트랜지스터가 수용할 수 있는 전류, 곧 트랜지스터에 허용된 전류량도 작아지게 된다. 따라서 상기 트랜지스터에 허용된 전류가 GST층(22)의 상전이에 필요한 전류보다 작을 경우, PRAM의 동작은 사실상 어렵게 되는데, 이러한 사실에 의해 PRAM의 집적도는 제한된다. 또한, 종래의 PRAM은 2비트 데이터 이상을 기록하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 높이면서 구동 전압을 낮출 수 있고, 또한 적어도 2비트의 데이터를 기록할 수 있는 저항체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 저항체 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 저항체 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하는 저항체 메모리 소자에 있어서, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 저항체 메모리 소자를 제공한다.
상기 제1 상전이층은 켈코게나이드층이 바람직하나, 전이금속 산화물층일 수 있다.
상기 제1 장벽층은 상기 제1 및 제2 상전이층보다 저항이 작고, 전자가 터널링할 수 있는 금속층 또는 절연층일 수 있다.
상기 제2 상전이층은 전이금속 산화물층이 바람직하나, 켈코게나이드층일 수도 있다.
상기 제2 상전이층과 상기 상부전극사이에 제2 장벽층 및 제3 상전이층이 순차적으로 더 구비될 수 있다. 이때, 상기 제2 장벽층은 상기 제1 내지 제3 상전이층보다 저항이 낮고 전자가 터널링할 수 있는 금속층 또는 절연층일 수 있다.
상기 제2 상전이층과 상기 상부전극사이에 전자가 터널링할 수 있는 박막의 유전층이 더 구비될 수 있다.
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상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 도전성 불순물이 도핑된 제1 및 제2 불순물 영역을 포함하는 트랜지스터를 형성하는 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층에 상기 제1 및 제2 불순물 영역 중 하나가 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀을 도전성 플러그로 채우는 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그에 접촉되도록 제1 상전이층을 형성하는 단계, 상기 제1 상전이층 상에 제1 장벽층을 형성하는 단계, 상기 제1 장벽층 상에 제2 상전이층을 형성하는 단계, 상기 제1 층간 절연층 상에 상기 제1 및 제2 상전이층의 노출된 전체면과 상기 제1 장벽층의 노출된 전체면을 덮는 제2 층간 절연층을 형성하는 단계 및 상기 제2 층간 절연층 상에 상기 제2 상전이층에 연결되는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법을 제공한다.
상기 제2 층간 절연층을 형성하기 전에 상기 제2 상전이층 상에 제2 장벽층 및 제3 상전이층을 순차적으로 더 형성할 수 있다.
상기 제1 내지 제3 상전이층과 제1 및 제2 장벽층 등은 상기 기술적 과제를 달성하기 위해 제시된 메모리 소자에서 설명한 바와 같을 수 있다.
상기 상부전극과 상기 제2 상전이층사이에 전자가 터널링할 수 있는 박막의 유전층을 더 형성할 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판 상에 도전성 불순물이 도핑된 제1 및 제2 불순물 영역을 포함하는 트랜지스터를 형성하는 단계, 상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층에 상기 제1 및 제2 불순물 영역 중 하나가 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀을 도전성 플러그로 채우는 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그에 접촉되도록 상전이층을 형성하는 단계, 상기 상전이층 상에 전자가 터닐링할 수 있는 박막의 유전층을 형성하는 단계 및 상기 유전층 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법을 제공한다.
여기서 상기 상전이층은 상기 제1 또는 제2 상전이층일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서, 상기 스토리지 노드의 상기 상부 및 하부전극사이에 상기 제1 상전이층을 상전이 시킬 수 있는 제1 쓰기 전압(Vw1)을 인가하 는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법을 제공한다.
상기 제1 쓰기 전압을 인가한 후, 상기 상부 및 하부전극사이에 상기 제2 상전이층을 상전이 시킬 수 있는 제2 쓰기 전압(Vw2)을 인가할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서, 상기 스토리지 노드의 상기 상부 및 하부전극사이에 상기 제2 상전이층을 상전이 시킬 수 있는 쓰기 전압을 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법을 제공한다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서, 상기 스토리지 노드의 상기 상부 및 하부전극사이에 읽기 전류를 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법을 제공한다.
상기 동작 방법들에서 상기 제1 및 제2 상전이층과 제1 장벽층은 상기 메모 리 소자와 관련하여 상술한 바와 같을 수 있다.
이러한 본 발명을 이용하면, 트랜지스터의 한계 전류보다 작은 전류를 이용하여 데이터를 기록할 수 있으므로, 트랜지스터의 한계 전류로 인한 집적도의 제한을 어느 정도 낮출 수 있다. 또한, 2비트 이상의 데이터를 기록할 수 있다.
이하, 본 발명의 실시예에 의한 다치 저항체 메모리 소자(이하, 본 발명의 메모리 소자)와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 메모리 소자에 대해 설명한다.
도 2는 본 발명의 메모리 소자의 구성을 보여준다.
도 2를 참조하면, 기판(40)에 기판(40)과 반대의 도전성 불순물이 도핑된 제1 및 제2 불순물 영역(42s, 42d)이 형성되어 있다. 기판(40)은 p형 또는 n형 반도체 기판일 수 있다. 제1 및 제2 불순물 영역(42s, 42d)은 이격되어 있고, 각각 소오스 영역 및 드레인 영역으로 사용된다. 제1 불순물 영역(42s)이 드레인 영역으로, 제2 불순물 영역(42d)이 소오스 영역으로 사용될 수도 있다. 제1 및 제2 불순물 영역(42s, 42d) 사이의 기판(40) 상에 게이트 적층물(44)이 존재한다. 게이트 적층물(44)은 게이트 전극과 상기 게이트 전극의 측면 및 상부면을 덮는 절연막을 포함할 수 있다. 제1 및 제2 불순물 영역(42s, 42d)과 게이트 적층물(44)은 전계 효과 트랜지스터를 형성한다. 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(L1)이 존재한다. 제1 층간 절연층(L1)에 제2 불순물 영역(42d)이 노출되는 제1 콘택홀(h1)이 형성되어 있다. 제1 콘택홀(h1)은 제1 도전성 플러그(46)로 채워져 있다. 제1 도전성 플러그(46)는 하부 전극 역할을 한다. 제1 층간 절연층(L1)제2 층간 절연층(L2)이 존재한다. 제2 층간 절연층(L2)에 제1 도전성 플러그(46)의 상부면이 노출되는 제1 비어홀(48)이 형성되어 있다. 제1 비어홀(48)의 직경은 제1 콘택홀(h1)의 직경보다 넓다. 제1 비어홀(48)의 바닥은 제1 도전성 플러그(46)의 상부면을 덮는 제1 상전이층(50)으로 덮여 있다. 제1 상전이층(50)은 제1 비어홀(48)의 측면을 거쳐 제1 비어홀(48) 둘레의 제2 층간 절연층(L2)의 일부 영역까지 확장되어 있다. 제1 상전이층(50)은 제1 도전성 플러그(46)을 통해서 제1 전류가 흐를 때, 제1 상전이층(50)의 제1 도전성 플러그(46)과 접촉된 일부 영역의 상(phase)이 결정질에서 비정질로 변하고, 상기 제1 전류보다 작은 제2 전류가 주어진 시간동안 인가될 때, 상기 비정질로 변한 부분이 다시 결정질로 변하는 특성을 나타내는 켈코게나이드 물질(chalcogenide material)로 된 층으로써, 예를 들면 GST층일 수 있다. 제1 상전이층(50)이 결정질일 때, 제1 상전이층(50)의 저항을 이하, 제1 저항이라 하고 R1으로 표기한다. 제1 상전이층(50) 상에 장벽층(52)과 제2 저항(R2)을 갖는 제2 상전이층(54)이 순차적으로 적층되어 있다. 제2 저항(R2)은 제2 상전이층(54)의 상전이에 따른 최소 저항을 나타낸다. 장벽층(52)은 제1 및 제2 상전이층(50, 54)사이에서 어느 한쪽에서 다른 쪽으로 홀이나 산소의 빈자리 등과 같은 결함이 이동되는 것을 방지한다. 예를 들면, 제1 및 제2 상전이층(50, 54)이 각각 GST층 및 NbO층이라 할 때, 제2 상전이층(54)에서 제1 상전이층(50)으로 산소가 이동되는 것을 방지한다. 제1 및 제2 상전이층(50, 54)사이에 장벽층(52)이 존재함으로써, 각 층의 상전이에 필요한 전류를 줄일 수 있고, 인가되는 전류의 미세 조절이 가능하다. 장벽층(52)은 제1 상전이층(50)의 제1 저항(R1)과 제2 상전이층(54)의 제2 저항(R2)보다 훨씬 작을 뿐만 아니라 제1 및 제2 저항(R1, R2)의 차(R1-R2)보다도 작은 제3 저항(R3<<R1, R2)을 갖는 물질층인 것이 바람직하다. 장벽층(52)의 저항이 이와 같이 제1 및 제2 저항(R1, R2)에 비해 매우 작기 때문에, 제1 및 제2 상전이층(50, 54)과 장벽층(52)을 포함하는 스토리지 노드(S)의 저항(R=R1+R2+R3)을 제1 및 제2 상전이층(50, 54)의 저항들의 합(R1+R2)으로 간주해도 무방하다. 이러한 장벽층(52)은, 예를 들면 Ir과 같은 금속층일 수 있으나, 절연층일 수도 있다. 장벽층(52)의 두께는 상기한 저항 조건을 만족하는 범위의 두께를 가지는 것이 바람직하다. 제2 상전이층(54)은 인가 전압에 따라 저항이 달라지는 물질로 된 것이며, 예를 들면 니오븀 산화막(NbO)일 수 있다. 제2 상전이층(54)과 제1 상전이층(50)은 이격되어 있는 것이 바람직하다. 따라서 제2 상전이층(54)은 장벽층(52)의 상부면을 벗어나지 않게 구비된 것이 바람직하다. 스토리지 노드(S)는 2개 이상의 장벽층과 3개 이상의 상전이층을 포함할 수도 있고, 다양한 구조를 가질 수 있는데, 이에 대해서는 후술한다.
계속해서, 제2 층간 절연층(L2) 상에 스토리지 노드(S)를 덮는 제3 층간 절연층(L3)이 존재한다. 제3 층간 절연층(L3)에 제2 상전이층(54)이 노출되는 제2 비어홀(56)이 형성되어 있다. 제2 비어홀(56)은 제2 도전성 플러그(58)로 채워져 있다. 제3 층간 절연층(L3) 상에 제2 도전성 플러그(58)의 상부면을 덮는 상부전극(60)이 존재한다. 상부전극(60)은 게이트 적층물(44)의 게이트 전극과 나란히 구비 되어 있다. 제3 층간 절연층(L3) 상에 상부전극(60)을 덮는 제4 층간 절연층(L4)이 존재한다. 제1 내지 제4 층간 절연층(L1-L4)을 층간 절연층(L)이라 한다. 층간 절연층(L)에 제1 불순물 영역(42s)이 노출되는 제2 콘택홀(h2)이 형성되어 있다. 제2 콘택홀(h2)은 제3 도전성 플러그(62)로 채워져 있다. 층간 절연층(L) 상에 제3 도전성 플러그(62)와 연결되고 게이트 적층물(44) 및 상부전극(60)과 수직한 방향으로 형성된 비트라인(64)이 존재한다.
도 3 내지 도 6은 도 2에 도시한 본 발명의 메모리 소자의 스토리지 노드(S)의 다양한 변형예를 보여준다.
도 3을 참조하면, 제1 층간 절연층(L1) 상에 제1 도전성 플러그(46)의 상부면을 덮는 사각형의 제1 상전이층(70)이 존재한다. 제1 상전이층(70)의 노출된 전체면은 장벽층(72)으로 덮여 있다. 그리고 장벽층(72)의 노출된 전체면은 제2 상전층(74)으로 덮여 있다. 제1 상전이층(70)의 형태는 도 4에 도시한 바와 같이 실린더형일 수 있다.
도 5를 참조하면, 제1 층간 절연층(L1) 상에 제1 도전성 플러그(46)의 상부면을 덮는 제1 상전이층(70)이 존재한다. 그리고 제1 층간 절연층(L1) 상에 제1 상전이층(70)의 노출된 전체면을 덮는 제2 층간 절연층(L2)이 적층되어 있다. 제2 층간 절연층(L2)에 제3 비어홀(76)이 형성되어 있다. 제2 층간 절연층(L2) 상에 제3 비어홀(76)을 채우는 장벽층(72)이 적층되어 있고, 장벽층(72) 상에 제2 상전이층(74)이 존재한다.
도 6을 참조하면, 제1 층간 절연층(L1) 상에 제1 도전성 플러그(46)의 상부 면을 덮는 제1 상전이층(80)이 적층되어 있다. 제1 상전이층(80) 상에 제1 장벽층(82), 제2 상전이층(84), 제2 장벽층(86) 및 제3 상전이층(88)이 순차적으로 적층되어 있다. 제1 및 제2 장벽층(82, 86)은 금속층, 예컨대 Ir층일 수 있고, 제1 내지 제3 상전이층(80, 84, 88) 각각의 최저 저항보다 훨씬 낮아서 무시할 수 있을 정도의 저항을 갖는 절연층일 수도 있다. 도 5에서 제1 내지 제3 상전이층(80, 84, 88)의 접촉을 방지하기 위해, 제1 상전이층(80)에서 제3 상전이층(88)으로 갈수록 폭이 좁을 수 있다.
한편, 도 2 내지 도 5에 도시한 스토리지 노드에서 장벽층(72)과 제2 상전이층(74)사이에 전자가 터널링할 수 있을 정도의 두께를 갖는 유전막이 구비될 수도 있다. 마찬가지로 도 6에 도시한 스토리지 노드에서 제1 장벽층(82)의 상부면이나 하부면에 또는 제2 장벽층(86) 상부면이나 하부면에도 유전막이 구비될 수 있다.
도 7은 도 2의 스토리지 노드(S)에 포함된 장벽층의 수에 따른 전류의 변화를 보여준다.
도 7에서 제1 그래프(G1)는 스토리지 노드(S)에 장벽층이 포함되지 않았을 때의 전류의 변화를 나타낸다. 그리고 제2 그래프(G2)는 스토리지 노드(S)에 한 층의 장벽층이 포함되었을 때의 전류의 변화를 나타낸다. 또한, 제3 그래프(G3)는 스토리지 노드(S)에 두 층의 장벽층이 포함되었을 때의 전류의 변화를 나타낸다. 제1 내지 제3 그래프(G1, G2, G3)을 비교하면, 스토리지 노드(S)에 포함되는 장벽층의 수가 증가할 수록 최대 전류는 감소하는 것을 알 수 있다. 이와 같이 스토리지 노드(S)에 장벽층을 구비함으로써, 스토리지 노드(S)에 인가하는 전류를 줄일 수 있 으므로, 스토리지 노드(S)에 인가하는 전류가 상기 트랜지스터에 대한 허용 전류보다 크지 않도록 조절할 수 있다.
다음에는 도 2의 본 발명의 메모리 소자의 제조 방법에 대해 설명한다.
먼저, 도 8에 도시한 바와 같이, 기판(40)에 제1 및 제2 불순물 영역(42s, 42d)과 게이트 전극을 포함하는 게이트 적층물(44)을 형성하여 트랜지스터를 형성한다. 기판(40)으로 p형 또는 n형 반도체 기판을 사용하고, 제1 및 제2 불순물 영역(42s, 42d)은 기판(40)에 기판(40)의 타입과 다른 형태의 도전성 불순물을 도핑하여 형성한다. 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(L1)을 형성한다.
다음, 도 9에 도시한 바와 같이 제1 층간 절연층(L1)에 제2 불순물 영역(42d)이 노출되는 제1 콘택홀(h1)을 형성한다. 이어서 도 10에 도시한 바와 같이, 제1 콘택홀(h1)을 제1 도전성 플러그(46)로 채운다. 제1 도전성 플러그(46)는 알루미늄 또는 도핑된 폴리 실리콘 등으로 형성할 수 있다. 제1 도전성 플러그(46)는 하부전극으로 사용된다. 이후, 제1 층간 절연층(L1) 상에 제1 도전성 플러그(46)의 노출된 상부면을 덮는 제2 층간 절연층(L2)을 형성한다. 제1 및 제2 층간 절연층(L1, L2)은 동일한 절연층으로 형성할 수 있다.
다음, 도 11을 참조하면, 사진 및 식각 공정을 이용하여 제2 층간 절연층(L2)에 제1 도전성 플러그(46)의 상부면이 노출되는 제1 비어홀(48)을 형성한다. 제1 비어홀(48)은 제1 콘택홀(h1)의 직경보다 넓게 형성한다.
다음, 도 12를 참조하면, 제1 비어홀(48)의 일부를 채우는, 곧 제1 비어홀 (48)의 바닥과 측면을 소정 두께로 덮는 제1 상전이층(50)을 제2 층간 절연층(L2) 상에 형성한다. 이때, 제1 상전이층(50)은 제1 비어홀(48)을 완전히 채우도록 형성할 수도 있다. 후자의 경우, 제1 상전이층(50)을 형성한 후, 그 표면을 평탄화한다. 제1 상전이층(50)은 켈코게나이드층, 예를 들면 GST층으로 형성할 수 있다. 계속해서 제1 상전이층(50) 상에 제1 비어홀(48)의 나머지를 채우는 장벽층(52)을 형성하고, 그 표면을 평탄화한다. 장벽층(52)은 금속층, 예를 들면 이리듐(Ir) 층으로 형성할 수 있다. 또한, 장벽층(52)은 제1 상전이층(50)의 제1 저항 및 후속 공정에서 형성될 제2 상전이층의 제2 저항에 비해 훨씬 작은 저항을 가지면서 전자의 터널링을 허용할 수 있는 두께를 갖는 절연막으로 형성할 수도 있다.
장벽층(52) 상에 제1 비어홀(48)을 포함하는 스토리지 노드 영역을 한정하는 제1 감광막 패턴(PR)을 형성한다.
제1 감광막 패턴(PR)을 식각 마스크로 사용하여 장벽층(52) 및 제1 상전이층(50)을 순차적으로 식각한다. 상기 식각은 제2 층간 절연층(L2)이 노출될 때가지 실시한다. 상기 식각 후, 제1 감광막 패턴(PR)을 제거한다. 도 13은 제1 감광막 패턴(PR)을 제거한 후의 결과물을 보여준다.
다음, 도 14에 도시한 바와 같이 제2 층간 절연층(L2) 상에 상기 식각 후에 남은 제1 상전이층(50) 및 장벽층(52)의 노출된 전체면을 덮는 제2 상전이층(54)을 형성한다. 제2 상전이층(54)은 장벽층(52)의 저항보다 훨씬 큰 제2 저항을 갖는 저항체, 예를 들면 니켈 산화막(NiO)으로 형성할 수 있다. 제2 상전이층(54) 상에 장벽층(52)의 일부 영역을 한정하는 제2 감광막 패턴(PR1)을 형성한다. 제2 감광막 패턴(PR2)을 식각 마스크로 사용하여 제2 상전이층(54)의 노출된 부분을 식각하여 제거한다. 이후, 제2 감광막 패턴(PR1)도 제거한다. 상기 식각에 의해 제2 상전이층(54)은 장벽층(52)의 일부 영역 상에만 남는다. 도 15는 제2 감광막 패턴(PR1)을 제거한 후의 결과물을 보여준다.
다음, 도 16을 참조하면, 제2 층간 절연층(L3) 상에 제1 및 제2 상전이층(50, 54)과 장벽층(52)의 노출된 전체면을 덮는 제3 층간 절연층(L3)을 형성한다. 제3 층간 절연층(L3)은 제2 층간 절연층(L2)과 동일한 절연층으로 형성할 수 있다. 사진 및 식각 공정을 이용하여 제3 층간 절연층(L3)에 제2 상전이층(54)이 노출되는 제2 비어홀(56)을 형성한다.
다음, 도 17에 도시한 바와 같이 제2 비어홀(56)을 제2 도전성 플러그(58)로 채운 다음, 제3 층간 절연층(L3) 상에 제2 도전성 플러그(58)의 노출된 상부면을 덮는 상부전극(60)을 형성한다.
상부전극(60)은 게이트 적층물(44)과 나란하게 형성된다. 제3 층간 절연층(L3) 상에 상부전극(60)을 덮는 제4 층간 절연층(L4)을 형성한다. 이어서 도 18에 도시한 바와 같이, 제1 내지 제4 층간 절연층(L1-L4)을 포함하는 층간 절연층(L)에 제1 불순물 영역(42s)이 노출되는 제2 콘택홀(h2)을 형성한다. 그리고 제2 콘택홀(h2)을 제3 도전성 플러그(62)로 채운다. 계속해서, 제4 층간 절연층(L4) 상에 제3 도전성 플러그(62)과 연결되는 비트라인(64)을 형성한다. 이렇게 해서 본 발명의 메모리 소자가 완성된다.
한편, 장벽층(52)과 제2 상전이층(54)을 형성하는 과정에서 장벽층(52)과 제 2 상전이층(54)사이에 전자가 터널링할 수 있을 정도의 두께를 갖는 유전층을 추가로 형성할 수도 있다.
다음에는 본 발명의 메모리 소자의 동작 방법을 설명한다.
<쓰기(write)>
도 19를 참조하면, 트랜지스터(T)를 온(ON) 상태로 두고, 비트라인(64)과 상부전극(60)사이에 제1 쓰기 전압(Vw1)를 인가한다. 제1 쓰기 전압(Vw1)에 의해 스토리지 노드(S)의 제1 상전이층(50)에 제1 상전이층(50)의 일부가 결정질에서 비정질로 변화될 수 있는 제1 전류(I1)가 흐른다. 제1 쓰기 전압(Vw1)은 제1 상전이층(50)의 상전이 특성을 고려하여 제1 상전이층(50)의 일부 영역이 결정질에서 비정질로 변할 수 있을 정도의 시간 동안만 인가한다. 제1 상전이층(50)에 제1 전류(I1)가 흐름에 따라 제1 상전이층(50)의 일부, 곧 하부전극으로 사용되는 제1 도전성 플러그(46)와 접촉된 영역(50a)은 순간적으로 큐리 온도 이상이 되어 상기 영역(50a)에 비정질 영역(A)이 형성된다. 이와 같이 제1 상전이층(50)에 비정질 영역(A)이 형성됨으로써, 제1 상전이층(50)의 저항은 비정질 영역(A)이 존재하지 않을 때의 제1 저항(R1)보다 큰 제4 저항(R4)이 된다. 이 결과 스토리지 노드(S)의 저항(R)은 제1 상전이층(50)의 제4 저항(R4)과 제2 상전이층(54)의 최소 저항인 제2 저항(R2)의 합(R2+R4)이 된다. 이와 같이 스토리지 노드(S)의 저항(R)이 R2+R4일 때, 스토리지 노드(S)에 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 01이 기록된 것으로 간주할 수 있다.
다음, 도 20을 참조하면, 트랜지스터(T)를 온 상태로 두고, 비트라인(64)과 상부전극(60)사이에 제2 쓰기 전압(Vw2)을 인가한다. 제2 쓰기 전압(Vw2)은 제2 상전이층(54)의 상전이 전압으로써, 제1 상전이층(50)을 결정질에서 비정질로 변화시키는 제1 쓰기 전압(Vw1)보다 낮을 수 있다. 제2 쓰기 전압(Vw2)이 인가되면서 제2 전류(I2)가 제2 상전이층(54)을 통과하여 흐르게 되는데, 제2 전류(I2)에 의해서 제2 상전이층(54)의 저항은 제2 저항(R2)에서 제5 저항(R5)으로 증가한다. 이와 같은 제2 상전이층(54)의 저항 증가를 나타내기 위해, 제2 상전이층(54)을 굵은 빗금으로 표시하였다. 제2 상전이층(54)의 저항 증가에 따라 스토리지 노드(S)의 저항(S)은 R1+R2에서 R1+R5로 증가하게 된다. 이와 같이 스토리지 노드(S)의 저항(R)이 R1+R5일 때, 스토리지 노드(S)에 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 10이 기록된 것으로 간주한다.
한편, 도 19 및 도 20에 도시한 쓰기 경우를 순차적으로 실시하면, 곧 스토리지 노드(S) 양단에 제1 및 제2 쓰기 전압(Vw1, Vw2)을 순차적으로 인가할 경우, 도 21에 도시한 바와 같이, 제1 및 제2 상전이층(50, 54)이 모두 상전이를 일으킨다. 이에 따라 스토리지 노드(S)의 저항(R)은 제4 저항(R4)과 제5 저항(R5)의 합이 되어 최대 저항이 된다. 이와 같이 스토리지 노드(S)의 저항(R)이 R4+R5일 때, 스토리지 노드(S)에 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 11이 기록된 것으로 간주한다.
또한, 스토리지 노드(S)의 제1 및 제2 상전이층(50, 54)이 모두 상전이를 일으키지 않았을 때, 곧 제1 및 제2 상전이층(50, 54)의 저항이 각각 최소 저항인 제1 및 제2 저항(R1, R2)일 때, 스토리지 노드(S)에 2비트 데이터(00, 01, 10, 11) 중 어느 하나, 예컨대 00이 기록된 것으로 간주한다.
<읽기(read)>
도 22를 참조하면, 트랜지스터(T)를 온 상태로 유지하고, 스토리지 노드(S) 양단에 소정의 전위차, 곧 읽기 전압(Vr)을 인가한다. 읽기 전압(Vr)의 인가에 따라 스토리지 노드(S) 및 트랜지스터(T)를 통과하여 전류(I)가 흐른다. 이 전류(I)는 트랜지스터(T)의 소오스 영역으로 사용되는 제1 불순물 영역(42s)에 연결된 센스 앰프(S/A)에 의해 측정된다. 스토리지 노드(S)에 기록된 데이터에 따라 스토리지 노드(S)의 저항(R)이 다르기 때문에, 상기 전류(I)의 크기는 스토리지 노드(S)에 기록된 데이터에 따라 달라진다. 그러므로 센스 앰프(S/A)를 이용하여 전류(I)를 측정함으로써, 스토리지 노드(S)에 기록된 데이터가 2비트 데이터(00, 01, 10, 11) 중 어느 것인지 알 수 있다. 예를 들어, 센스 앰프(S/A)를 통해서 측정된 전류(I)가 최소일 때는 스토리지 노드(S)의 저항(R)이 최대인 것을 의미하는 바, 상술한 쓰기 동작을 기준으로 할 때, 스토리지 노드(S)에는 2비트 데이터, 11이 기록된 것을 알 수 있다. 같은 방법으로 스토리지 노드(S)에 기록된 2 비트 데이터들, 곧 00, 01 또는 10을 읽을 수 있다.
<소거(erasse)>
스토리지 노드(S) 양단에 제2 상전이층(54)의 상전이 전압인 제2 쓰기 전압(Vw2)보다 큰 소거 전압을 인가한다. 이때, 상기 소거 전압은 제1 상전이층(50)에 인가되는 제1 쓰기 전압(Vw1)보다 낮은 것이 바람직한다. 또한 상기 소거 전압은 제1 상전이층(50)에 데이터를 기록할 때보다 긴 시간동안 인가한다. 스토리지 노드 (S)에 기록된 데이터는 이와 같이 한 번에 소거할 수도 있지만, 제1 및 제2 상전이층(50, 54) 별로 구분하여 순차적으로 소거할 수도 있다. 예를 들면, 제2 상전이층(54)에 기록된 데이터는 상기 제2 쓰기 전압(Vw2)보다 큰 전압을 인가하여 소거하고, 제1 상전이층(50)에 기록된 데이터는 제1 상전이층(50)에 상기 제1 전류(I1)보다 적은 전류를 제1 전류(I1)를 인가할 때보다 긴 시간동안 인가하여 소거할 수 있다. 이때, 제1 상전이층(50)에 기록된 데이터를 먼저 소거할 수도 있고, 제2 상전이층(54)에 기록된 데이터를 먼저 소거할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자라면 스토리지 노드의 구성을 보다 다양화할 수 있을 것이고, 전계 효과 트랜지스터 대신 박막 트랜지스터를 사용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 메모리 소자는 상전이 특성이 서로 다른 적어도 두개의 상전이층과 이들층사이에 구비된 장벽층을 포함하는 스토리지 노드를 구비한다. 따라서 본 발명의 메모리 소자를 이용하면, 적어도 2비트 데이터를 기록할 수 있고, 동작에 필요한 전류를 낮출 수 있다. 따라서 고집적화에 따라 트랜지스터의 사이즈가 작아져서 트랜지스터의 수용 전류가 작아지더라도 메모리 소자를 정상 적으로 동작시킬 수 있다.

Claims (28)

  1. 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하는 저항체 메모리 소자에 있어서,
    상기 스토리지 노드는,
    상기 기판에 연결된 하부전극;
    상기 하부전극 상에 적층된 제1 상전이층;
    상기 제1 상전이층 상에 형성된 제1 장벽층;
    상기 제1 장벽층 상에 형성된 제2 상전이층 및
    상기 제2 상전이층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 저항체 메모리 소자.
  2. 제 1 항에 있어서, 상기 제1 상전이층은 켈코게나이드층인 것을 특징으로 하는 저항체 메모리 소자.
  3. 제 1 항에 있어서, 상기 제1 장벽층은 상기 제1 및 제2 상전이층보다 저항이 작고, 전자가 터널링할 수 있는 금속층 또는 절연층인 것을 특징으로 하는 저항체 메모리 소자.
  4. 제 1 항에 있어서, 상기 제2 상전이층은 전이금속 산화물층인 것을 특징으로 하는 저항체 메모리 소자.
  5. 제 1 항에 있어서, 상기 제2 상전이층과 상기 상부전극사이에 제2 장벽층 및 제3 상전이층이 순차적으로 더 구비된 것을 특징으로 하는 저항체 메모리 소자.
  6. 제 5 항에 있어서, 상기 제2 장벽층은 상기 제1 내지 제3 상전이층보다 저항이 낮고 전자가 터널링할 수 있는 금속층 또는 절연층인 것을 특징으로 하는 저항체 메모리 소자.
  7. 제 1 항에 있어서, 상기 제2 상전이층과 상기 상부전극사이에 전자가 터널링할 수 있는 박막의 유전층이 더 구비된 것을 특징으로 하는 저항체 메모리 소자.
  8. 삭제
  9. 삭제
  10. 기판 상에 도전성 불순물이 도핑된 제1 및 제2 불순물 영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층에 상기 제1 및 제2 불순물 영역 중 하나가 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀을 도전성 플러그로 채우는 단계;
    상기 제1 층간 절연층 상에 상기 도전성 플러그에 접촉되도록 제1 상전이층을 형성하는 단계;
    상기 제1 상전이층 상에 제1 장벽층을 형성하는 단계;
    상기 제1 장벽층 상에 제2 상전이층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 제1 및 제2 상전이층의 노출된 전체면과 상기 제1 장벽층의 노출된 전체면을 덮는 제2 층간 절연층을 형성하는 단계; 및
    상기 제2 층간 절연층 상에 상기 제2 상전이층에 연결되는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 제2 층간 절연층을 형성하기 전에 상기 제2 상전이 층 상에 제2 장벽층 및 제3 상전이층을 순차적으로 더 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  12. 제 10 항에 있어서, 상기 제1 상전이층은 켈코게나이드층으로 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서, 상기 제2 상전이층은 전이금속 산화물층으로 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 제1 장벽층은 상기 제1 및 제2 상전이층보다 저항이 낮은 금속층 또는 절연층으로 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  15. 제 11 항에 있어서, 상기 제2 장벽층은 상기 제1 내지 제3 상전이층보다 저항이 낮은 금속층 또는 절연층으로 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조 방법.
  16. 제 10 항에 있어서, 상기 상부전극과 상기 제2 상전이층사이에 전자가 터널링할 수 있는 박막의 유전층을 더 형성하는 것을 특징으로 하는 저항체 메모리 소자의 제조방법.
  17. 삭제
  18. 삭제
  19. 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서,
    상기 스토리지 노드의 상기 상부 및 하부전극사이에 상기 제1 상전이층을 상전이 시킬 수 있는 제1 쓰기 전압(Vw1)을 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  20. 제 19 항에 있어서, 상기 제1 쓰기 전압을 인가한 후, 상기 상부 및 하부전극사이에 상기 제2 상전이층을 상전이 시킬 수 있는 제2 쓰기 전압(Vw2)을 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  21. 제 19 항에 있어서, 상기 제1 및 제2 상전이층은 각각 켈코게나이드층 및 전이금속 산화물층인 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  22. 제 19 항에 있어서, 상기 장벽층은 상기 제1 및 제2 상전이층보다 저항이 낮은 금속층 또는 절연층인 것을 특징으로 하는 저항체 메모리 소자의 동작방법.
  23. 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상 부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서,
    상기 스토리지 노드의 상기 상부 및 하부전극사이에 상기 제2 상전이층을 상전이 시킬 수 있는 쓰기 전압을 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  24. 제 23 항에 있어서, 상기 제1 및 제2 상전이층은 각각 켈코게나이드층 및 전이금속 산화물층인 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  25. 제 23 항에 있어서, 상기 장벽층은 상기 제1 및 제2 상전이층보다 저항이 낮은 금속층 또는 절연층인 것을 특징으로 하는 저항체 메모리 소자의 동작방법.
  26. 기판과 상기 기판 상에 형성된 트랜지스터와 상기 트랜지스터에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 기판에 연결된 하부전극, 상기 하부전극 상에 적층된 제1 상전이층, 상기 제1 상전이층 상에 형성된 제1 장벽층, 상기 제1 장벽층 상에 형성된 제2 상전이층 및 상기 제2 상전이층 상에 형성된 상부전극을 포함하는 저항체 메모리 소자의 동작 방법에 있어서,
    상기 스토리지 노드의 상기 상부 및 하부전극사이에 읽기 전류를 인가하는 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  27. 제 26 항에 있어서, 상기 제1 및 제2 상전이층은 각각 켈코게나이드층 및 전 이금속 산화물층인 것을 특징으로 하는 저항체 메모리 소자의 동작 방법.
  28. 제 26 항에 있어서, 상기 장벽층은 상기 제1 및 제2 상전이층보다 저항이 낮은 금속층 또는 절연층인 것을 특징으로 하는 저항체 메모리 소자의 동작방법.
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