KR100901699B1 - 금속-절연체 상전이 메모리 셀 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 금속-절연체 상전이 메모리 셀 및 그의 제조 방법에 관한 것으로, 기판 위에 절연막을 형성하는 단계; 상기 절연막 위에 금속-절연체 상전이 채널 층을 형성하는 단계; 상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 소스 및 드레인을 형성하는 단계; 상기 절연막, 상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인 위에 게이트 절연막을 형성하는 단계; 상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인의 상측에 위치되는 상기 게이트 절연막 위에 게이트를 형성하는 단계; 상기 드레인의 상측에 위치되는 상기 게이트 절연막을 개구한 후, 상기 드레인에 연결되는 하부 전극을 형성하는 단계; 상기 하부 전극 위에 저항 박막을 형성하는 단계; 및 상기 저항 박막의 위에 상부 전극을 형성하는 단계를 포함하여 구성되며, 이에 의하여 메모리 셀 및 그를 포함하는 반도체 메모리 장치는 초소형화 및 초고속화될 수 있다.
금속-절연체 상전이,MIT,메모리셀, 반도체 메모리 장치
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 초소형화 및 고속화를 가능하도록 하는 메모리 셀 및 그의 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 장치는 1개의 모스 트랜지스터와 1개의 커패시터로 구성되는 메모리 셀 구조를 채택한다.
그러나 최근에 들어 반도체 메모리 장치가 초소형화되면서 메모리 셀의 크기 또한 감소되었으며, 감소된 셀 면적으로 인해 모스 트랜지스터내 누설전류는 증가되고 커패시터 공정의 난이도는 매우 높아지게 되었다. 그 결과 높은 수율을 가지는 메모리 셀을 제작하는 것이 매우 어려워지게 되었다.
상기의 문제를 해결하기 위해 초소형 및 초고속화를 목적으로 하는 새로운 형태의 트랜지스터가 개발되기 시작했으며, 그 예로 금속-산화물 반도체 전계효과 트랜지스터(MOSFET; Metal-Oxide Semiconductor Field Effect Transistor)와 모트 트랜지스터(Mott Transistor)가 개발되었다.
그러나 상기의 트랜지스터들은 전류 채널 층으로 기존의 PN 접합 형태의 반 도체 전류 층을 이용하므로, 반도체 메모리 장치의 크기가 감소되어 전류 채널 층의 면적이 감소되면, 감소된 면적에 따라 전류 이득이 감소되는 또 다른 문제를 가진다.
이에 금속-산화물 반도체 전계효과 트랜지스터와 모트 트랜지스터는 전류 이득을 높이기 위해 전류 증폭을 유도하는 게이트를 복수개 사용하는 다중 게이트 구조를 채택하여야만 한다. 따라서 상기의 트랜지스터들도 PN 접합 형성 및 다중 게이트 구조 형성 등으로 인해 상당한 면적을 필요로 하게 된다.
또한 반도체 전류 층이 제공할 수 있는 캐리어(carrier)의 수도 한정되어, 구조의 변경에도 불구하고 그 전류 이득은 제한되는 문제가 있다.
결국, 초소형 및 초고속화를 목적으로 하는 새로운 형태의 트랜지스터들을 이용하는 경우에도 메모리 셀 및 그를 포함하는 반도체 메모리 장치를 초소형화 및 초고속화하기가 매우 어려운 실정이다.
본 발명의 일 측면에 따르면 상기와 같은 문제점을 해결하기 위한 수단으로써, 제1 금속-절연체 상전이 박막을 통해 전류 채널 층이 구현되어, 스위칭 동작을 수행하는 금속-절연체 상전이 트랜지스터; 및 제2 금속-절연체 상전이 박막을 통해 저항 박막이 구현되어, 상기 금속-절연체 상전이 트랜지스터의 턴온시에 데이터를 리드 또는 라이트하는 금속-절연체 상전이 저항을 포함하는 금속-절연체 상전이 메모리 셀을 제공한다.
여기서 상기 금속-절연체 상전이 트랜지스터는 기판; 상기 기판 위에 형성된 절연막; 상기 절연막 위에 형성된 금속-절연체 상전이 채널 층; 상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 형성된 소스 및 드레인; 상기 금속-절연체 상전이 채널 층, 상기 소스, 및 상기 드레인 위에 형성된 게이트 절연막; 및 상기 금속-절연체 상전이 채널 층, 상기 소스, 및 상기 드레인의 상측에 위치하도록 상기 게이트 절연막 위에 형성된 게이트를 구비한다.
그리고 상기 금속-절연체 상전이 저항은 상기 금속-절연체 상전이 트랜지스터의 드레인에 연결된 하부 전극; 상기 하부 전극과 오믹 콘텍으로 연결된 금속-절연체 상전이 저항박막; 및 상기 저항박막과 오믹 콘텍으로 연결된 상부 전극을 구비한다.
그리고 상기 금속-절연체 상전이 채널 층은 알루미나:티탄이아(1:2)((Al2O3:TiO2(1:2)) 박막으로 구현되고, 상기 금속-절연체 상전이 저항박막은 바나듐 옥사이드(VO2)박막으로 구현될 수 있다.
본 발명의 다른 측면에 따르면 상기와 같은 문제점을 해결하기 위한 수단으로써, 기판 위에 절연막을 형성하는 단계; 상기 절연막 위에 금속-절연체 상전이 채널 층을 형성하는 단계; 상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 소스 및 드레인을 형성하는 단계; 상기 절연막, 상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인 위에 게이트 절연막을 형성하는 단계; 상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인의 상측에 위치되는 상기 게이트 절연막 위에 게이트를 형성하는 단계; 상기 드레인 위에 위치되는 상기 게이트 절연막을 개구한 후, 상기 드레인에 연결되는 하부 전극을 형성하는 단계; 상 기 하부 전극 위에 저항 박막을 형성하는 단계; 및 상기 저항 박막 위에 상부 전극을 형성하는 단계를 포함하는 금속-절연체 상전이 메모리 셀 제조 방법을 제공한다.
이와 같이 본 발명의 반도체 메모리 장치의 메모리 셀은 MIT 특성을 가지는 트랜지스터와 저항을 이용하여 메모리 셀을 구성함으로써, 해당 메모리 셀의 크기에 상관없이 항상 안정적인 동작 특성 특히, 높은 전류 이득 특성을 가진다. 이에 메모리 셀 및 이를 포함하는 반도체 메모리 장치의 초소형화를 가능하게 된다.
그리고 본 발명의 메모리 셀은 트랜지스터의 상태를 결정하는 게이트 전압이 매우 작은 값을 가지므로, 메모리 셀 및 이를 포함하는 반도체 메모리 장치의 동작을 고속화시킬 수 있다.
또한 본 발명은 낮은 온도에서 MIT 트랜지스터와 저항을 제조함으로써 후반부 공정에 의한 Al2O3:TiO2(1:2)와 VO2 박막의 특성 변화를 방지할 수 있다.
또한 본 발명은 열전도율이 뛰어난 실리콘 기판을 사용함으로써 내부에서 발생하는 열에 의하여 MIT 채널 층과 MIT 저항막 층의 특성 변화 가능을 사전에 차단하고, 저비용 대면적의 메모리 셀의 제작을 가능하게 할 뿐만 아니라, 메모리 셀의 제조 공정을 종래의 실리콘 기판의 CMOS 공정 기술과 연계할 수 있도록 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도1은 본 발명의 일실시예에 따른 반도체 메모리 장치에 구비되는 메모리 셀을 도시한 도면이다.
도1을 참조하면, 본 발명의 반도체 메모리 장치는 비트라인(B/L)과 워드라인(W/L) 쌍에 접속되는 다수의 금속-절연체 상전이(Metal-Insulator Transition, 이하 MIT) 메모리 셀(10)과, 비트라인(B/L)을 통해 입출력되는 신호의 전압 값을 증폭시키는 센싱 증폭기(20)를 구비한다.
그리고 이때의 MIT 메모리 셀(10)은 금속-절연체 상전이 박막을 통해 전류 채널 층이 구현되어 스위칭 동작을 수행하는 MIT 트랜지스터(1)와, 금속-절연체 상전이 박막을 통해 저항 박막이 구현되어 상기 MIT 트랜지스터(1)의 턴온시에 데이터를 리드(read) 또는 라이트(write)하는 MIT 저항(2)로 구성되며, 이하 도2와 같은 셀 단면도를 가진다.
도2는 본 발명의 일실시예에 따른 MIT 메모리 셀의 단면도를 도시한 도면이다.
계속하여 도2를 참조하면, 상기 MIT 트랜지스터(1)는 기판(100), 기판(100) 위에 형성된 절연막(110), 절연막(110)의 소정 영역위에 형성된 MIT 채널 층(120), MIT 채널 층(120)의 양측에 상호 대향되도록 형성된 소스(130)와 드레인(135), 절연막(110), 상기 MIT 채널 층(120), 소스(130) 및 드레인(135) 위에 형성된 게이트 절연막(140), 그리고 MIT 채널 층(120), 소스(130), 드레인(135) 및 MIT 채널 층(120)의 상측에 위치하도록 게이트 절연막(140) 위에 형성된 게이트(150)를 구비한다.
그리고 MIT 저항(2)은 드레인(135)에 연결된 하부 전극(160), 하부 전극(160)의 상부면과 오믹 콘텍(Ohmic Contact)으로 연결되는 MIT 저항박막(170), MIT 저항박막(170)의 상부면과 오믹 콘텍으로 연결되는 상부 전극(180)을 구비한다.
상기 기판(100)은 MIT 채널 층(120) 및 MIT 저항박막(170)의 열적 특성과 종래의 CMOS 공정과 공정 연계성을 고려하여 열전도율이 뛰어난 실리콘 기판으로 구현한다.
특히, 열적으로 불안정한 특성을 가지는 MIT 채널 층(120) 및 MIT 저항박막(170)이 알루미나:티탄이아(Al2O3:TiO2(1:2)) 및 바나듐 옥사이드(VO2) 박막으로 구현되는 경우, 열전도율이 나쁜 사파이어 기판 대신에 열전도율이 높은 단결정 실리콘 기판을 사용하도록 한다.
이는 메모리 셀의 구동을 위해 고전압이 인가될 때 셀 내부에서 생성되는 열에 의하여 특성 저하가 발생하는 것을 사전에 방지하기 위함이다.
상기 MIT 채널 층(120)은 전기장의 변화에 따라 금속에서 절연체로 또는 절연체에서 금속으로 그 상태가 변화하는 물리적 특성을 가지는 것으로, Al2O3:TiO2(1:2) 박막으로 구현한다.
상기 소스(130) 및 드레인(135)은 고농도로 도프된(doped) 폴리 실리콘(poly-silicon)으로 구현하고, 상기 게이트 절연막(140)은 실리콘 절연막으로 구현하며, 상기 게이트(150)는 텅스텐-실리사이드(W/Si)로 구현한다.
상기 MIT 저항박막(170)도 전기장의 변화에 따라 금속에서 절연체로 또는 절연체에서 금속으로 그 상태가 변화하는 물리적 특성을 가지는 것으로, VO2 박막으로 구현한다.
상기 하부 전극(160) 및 상부 전극(180)은 크롬(Cr)층과 금(Au)층으로 구성된 이중층으로 구현한다.
이때, 하부 전극(160)의 크롬(Cr)층은 절연막(110)과 금(Au)층간의 접착도 향상을 위해 사용되는 것으로 절연막(110)과 금(Au)층 사이에 위치되고, 상부 전극(180)의 크롬(Cr)층은 MIT 저항박막(170)과 금(Au)층간의 접착도 향상을 위해 사용되는 것으로 MIT 저항박막(170)과 금(Au)층 사이에 위치되며, 이들은 금(Au)층에 비해 상대적으로 얇은 두께를 가진다.
그리고 필요에 따라서는 도3에 도시된 바와 같이 MIT 저항박막(170)의 단면을 "
"형태로 구현하여 할 수 도 있다. 이는 저항박막(170)의 면적을 증가시켜, 메모리 특성을 개선하기 위함이다.
이하, 도2의 구조를 가지는 MIT 메모리 셀의 동작 원리를 설명하면 다음과 같다.
소스(130) 및 드레인(135)에 소정의 전압이 인가되면, MIT 채널 층(120)에는 전위(Electronic Potential)가 생성된다.
이러한 상태에서 게이트(150)에 게이트 전압(Vg)이 인가되면, 저농도의 충전 캐리어인 정공(hole)이 게이트 절연체(140)에 의해 유기되어(induced) MIT 채널 층(120)으로 주입되면, MIT 채널 층(120)에는 이에 따라 급격한 MIT 현상이 발생하여 경계면 하단에 전도성 채널이 형성된다.
그리고 전도성 채널을 통하여 소스(130)와 드레인(135) 사이에 상당량의 전류가 흐르게 되어, MIT 트랜지스터(1)는 턴 오프 상태에서 턴 온 상태로 동작 상태가 변화된다. 즉, MIT 트랜지스터(1)는 온/오프 기능의 게이팅(gating) 특성을 가지는 스위칭 소자로서 동작하게 된다.
MIT 저항(2)은 MIT 트랜지스터(1)의 동작 상태에 따라 하부 전극(160) 및 상부 전극 양단(180)에 나타나게 되는 히스테리시스 특성, 즉 전압에 따라 전류가 급격히 감소하는 MIT 현상의 음저항(Negative Differential Resistance, NDR)의 거동을 이용하여, MIT 저항박막(170)에 데이터를 리드(read) 또는 라이트(write)하는 메모리 소자로서의 동작을 수행한다.
이때, 정공의 유기 이론에 관한 설명은 "Hyun-Tak Kim, NATO Science Series (Kluwer, 2002) Vol II/67 p137; http://xxx.lanl.gov/abs/cond-mat/0110112", 및 "N. F. Mott, Metal-Insulator Transition, Chapter 3, (Taylor & Frances, 2nd edition, 1990)"에 기재되어 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한 MIT 현상의 음저항(Negative Differential Resistance, NDR)의 거동에 대한 설명은 "Hyun-Tak Kim, NATO Science Series (Kluwer, 2002) Vol II/67 p137)에 기재되어 있으며, 이에 대한 설명은 도7에서 간략히 설명하기로 한다.
도4a 내지 도4f는 본 발명의 일실시예에 따른 메모리 셀의 제조 공정을 설명하기 위한 도면이다.
먼저, 도4a에 도시된 바와 같이 기판(100)의 상측에 가열산화법(Thermal Oxidation)으로 500nm 두께의 산화막을 성장시켜 절연막(110)을 형성한다.
이때, 기판(100)은 Al2O3:TiO2(1:2) 및 VO2 박막의 열적 특성과 종래의 CMOS 공정과 공정 연계성을 고려하여 열전도성이 우수한 실리콘 기판을 사용하도록 한다.
절연막(110)의 소정 영역 위에 스퍼터링 방법(sputtering), 플라즈마 강화형 원자계층 증착 방법(plasma enhanced chemical vapor deposition) 및 솔-겔방법(Sol-Gel) 중 하나의 방법으로 Al2O3:TiO2(1:2) 박막을 증착한 후, 포토레지스트 패터닝(patterning)과 건식 이방성 식각법(dry anisotropic etch)을 사용하여 두께, 길이 및 폭을 각각 40 내지 100 nm, 3 ㎛ 및 10 ㎛ 만큼만 남겨두어 MIT 채널 층(120)을 형성한다.
그리고 도4b에 도시된 바와 같이, MIT 채널 층(120) 위에 저온 화학기상성장법(Low Temperature chemical vapor deposition)으로 고농도로 도프된(Doped) 폴리 실리콘을 증착시킨 후, 이를 포토레지스트 패터닝과 건식 이방성 식각법을 통해 MIT 채널 층(120)의 양측에 상호 대향되도록 식각하여 소스(130) 및 드레인(135) 각각을 형성한다.
그리고 도4c에 도시된 바와 같이, 저온 화학기상성장법으로 절연막(110), MIT 채널 층(120), 소스(130), 및 드레인(135) 모두를 덮도록 100nm 두께의 실리콘 산화막(SiO2)을 증착시켜, 게이트 절연막(140)을 형성한다.
그리고 도4d에 도시된 바와 같이, 소스(130), 드레인(135), 및 MIT 채널 층(120)의 상측에 위치되는 게이트 절연막(140) 위에 고농도로 도프된 폴리 실리콘(poly-silicon)을 200nm 두께로 증착하여 게이트(150)를 형성한다.
그리고 도4e에 도시된 바와 같이, 포토레지스트 패터닝과 식각 공정을 통해 드레인(135)의 상측에 위치되는 게이트 절연막(140)의 소정 영역을 개구하고, 이베포레이더(Evaporator) 장비를 사용하여 크롬/금의 이중층을 증착한 후 리프트-오프(Lift-off)를 통해 패터닝하여 하부 전극(160)을 구현한다.
이때, 이중층은 200nm의 총 두께를 가지며, 하부층은 50nm두께의 크롬으로 형성되고 상부층은 150nm의 두께의 금으로 형성된다.
마지막으로 도4f에 도시된 바와 같이, 하부 전극(160) 위에 VO2 박막을 두께 및 면적을 각각 90nm 내지 100nm, 10μm2로 형성하여 MIT 저항박막(170)을 구현하고, 이베포레이더 장비를 사용하여 MIT 저항박막(170) 상부면에 크롬/금의 이중층을 200nm 두께로 한번 더 증착한 후 리프트-오프를 통해 패터닝하여 상부 전 극(180)을 구현한다.
이하에서는, 본 발명의 일실시예에 따른 메모리 셀의 제조 공정의 특징을 추가로 설명하도록 한다.
먼저, 게이트 절연막(140)과 게이트(150)를 구현하기 위한 고농도로 도프된 폴리 실리콘과 실리콘 옥사이드는 500℃ 미만의 저온 화학기상성장법으로 증착한다.
이는 본 발명의 MIT 트랜지스터를 종래의 MOSFET 제조 방법과 유사하게 제조하면(즉, MIT 채널 층(120)을 형성하고 나서, 고온의 PECVD 방법으로 게이트 절연막(140)을 증착한 후 소스, 드레인 및 게이트를 형성하면), 고온에서 수행되는 후속 공정에 의해 기형성되어 있는 MIT 채널 층(120)의 물리적 특성이 높은 열에 의해 변화되기 때문이다.
그리고 저항박막(170)을 구현하는 VO2 박막은 350℃ 내지 370℃의 온도와 5 내지 6sccm의 산소 유량 변화에 따라 성장시키도록 한다. 이는 상기의 공정 조건하에서 VO2 박막이 다결정화될 수 있으며, 그레인(grain)의 크기는 크고 표면은 평탄해져 VO2 박막의 특성이 우수해지기 때문이다.
만약, 성장 온도가 350 ℃보다 낮은 경우에는 그레인 크기가 감소하며, 표면이 평탄하지 아니하고, 비정질(Amorphous) 상태가 될 수 있다. 성장 온도가 370 ℃보다 높은 경우에는 산소 결핍층인 V2O3 등이 형성될 수 있다. 또한, 산소 유량이 5 sccm보다 낮은 경우에는 산소 결핍층인 V2O3 등이 형성되는 될 수 있으며, 산소 유량이 6 sccm보다 높은 경우에는 가늘고 긴 그레인들이 증가하는 형상으로부터 파악될 수 있듯이, 산소가 다량 함유 되어 있는 V2O5 또는 V3O7이 생성될 수 있다.
상기와 같은 제조 공정을 통해 제조된 MIT 트랜지스터(1)와 MIT 저항(2)은 이하 도5 내지 도7과 같은 전류-전압 특성을 가지게 되고, 이에 따라 앞서 설명한 메모리 소자로써의 동작을 안전하게 수행할 수 있게 된다.
도5는 본 발명에 따른 MIT 채널 층의 전류-전압 특성 곡선을 나타낸 도면이다.
도5에서, x축은 MIT 채널 층(120)에 인가되는 전압을, y축은 MIT 채널 층(120)을 통해 흐르는 전류를 각각 의미한다.
계속하여 도5를 참조하면, 전압을 점차로 증가시키면 MIT 채널 층(120)을 통해 흐르는 전류량은 일정 전압(Vmit)이 될 때까지 미소하게 증가되다가, 일정 전압(Vmit)이상이 되면 급격히 증가된 후 완만한 곡선을 그리면서 증가됨을 알 수 있다.
이와 같이 MIT 채널 층(120)에 특정 전압 이상이 인가되면. 전류량이 급격히 증가되는 현상을 MIT 현상이라 한다.
그리고 상기한 전류-전압 특성곡선은 MIT 채널 층(120)의 두께와 면적의 크기에 따라 달라지므로, 메모리 셀의 동작 특성에 맞추어 임의로 조정 가능하다.
도6은 본 발명에 따른 MIT 트랜지스터의 게이트 전압 및 소스-드레인 전 압(Vds)에 따른 드레인 전류량의 변화를 나타낸 도면으로, 이는 소스-드레인 전압(Vds)은 "0V"에서 "20V"까지 변화시키고, 게이트 전압(Vg)은 "0V"에서 "-10V"까지 "-2V" 간격으로 변화시키면서, 상온에서 드레인 전류(Ids)의 변화량을 측정한 결과치이다.
도6에서, x축은 소스-드레인 전압(Vds)을, y축은 드레인 전류량(Ids), Vg는 게이트 전압을 각각 의미한다.
먼저, 게이트 전압(Vg)을 인가하지 않은 상태에서(Vg = 0), 소스-드레인 전압(Vds)만을 "0V"에서 "20V"까지 변화시킬 경우, 소스-드레인 전압(Vds)이 "15V"가 되는 지점에서부터 드레인 전류(Ids)가 급격히 증가되기 시작한다. 이러한 드레인 전류의 급격한 변화는 MIT 현상에 따른 전류의 증가에서 기인된 것으로 분석된다.
그리고 게이트 전압(Vg)을 "2V" 씩 단계적으로 감소하면서 상기에서와 동일하게 소스-드레인 전압(Vds)을 "0V"에서 "20V"까지 변화시키면, 드레인 전류(Ids)가 급격히 증가되기 시작하는 전압이 순차적으로 높아짐을 알 수 있다.
따라서 본 발명의 MIT 트랜지스터는 인가되는 게이트 전압(Vg)에 따라 동작 상태가 가변된다. 예를 들어, MIT 트랜지스터는 소스-드레인 전압(Vds)을 "12V"로 설정한 경우, "0V"의 게이트 전압(Vg)을 인가하면 드레인 전류(Ids)가 흐르지 않는 오프(off) 상태가 되고, "-2V"의 게이트 전압(Vg)을 인가하면 큰 값의 드레인 전류(Ids)가 흐르는 온(on) 상태가 된다.
그 결과 본 발명의 MIT 트랜지스터는 게이트 전압(Vg)에 따라 온/오프되는 스위칭 소자로써의 동작을 수행할 수 있게 되는 것이다.
도7은 본 발명에 따른 MIT 저항의 저항 양단에 인가한 전압에 따른 전류 특성 곡선을 나타낸 도면이다.
도7에서, x축은 MIT 저항(2)의 저항 양단(160,180)에 인가되는 전압을, y축은 MIT 저항(2)의 저항박막(170)을 통해 흐르게 되는 전류량을 각각 의미한다.
MIT 저항(2)의 저항 양단(160,180)에 인가되는 전압을 점차로 증가시키면, 제1전압(V1)까지는 저항박막(170)의 전류량은 미소하게 증가되다가 제1전압(V1) 이상이 되면 급격히 증가된 후 다시 미소하게 증가되기 시작한다.
이러한 상태에서 MIT 저항(2)의 저항 양단(160,180)에 인가되는 전압을 다시 점차로 감소시키면, 제1전압(V1)보다 작은 전압 값을 가지는 제2전압(V2)이 될 때 까지 미소하게 감소되다가, 제2전압(V2)이 되면 완만히 감소되기 시작하고, 제3전압(V3)이 되면 다시 미소하게 감소되면서 초기 전류량으로 수렴된다.
이와 같은 저항의 전류-전압 특성, 즉 히스테리시스 특성은 본 발명의 MIT 저항(2)이 데이터를 라이트(Write) 및 리드(Read)하는 데이터 저장 노드로 활용될 수 있는 근거를 제공한다.
즉, 저항 양단(160,180)에 제2전압 내지 제3전압(V2~V3)이 인가되면 저항박막(170)을 통해 전류가 흘려 새로운 데이터 값이 저장되고, 제2전압(V2) 이상을 인가되면 저항박막(170)에 기저장된 데이터 값이 그대로 유지되는 특징을 이용하여, 데이터를 라이트(write) 또는 리드(Read)할 수 있게 되는 것이다.
이때, 라이트 전압은 제2전압 내지 제3전압(V2~V3)이 되고, 리드 전압은 제2전압(V2) 이상이다.
또한, 상기한 전류-전압 특성곡선은 MIT 저항박막(170)의 두께와 면적의 크기에 따라 달라지므로 라이트(write), 리드(read), 셋(set), 리셋(reset) 등의 전압 범위를 메모리 셀의 동작 특성에 맞추어 임의로 조정 가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도1은 본 발명의 일실시예에 따른 반도체 메모리 장치에 구비되는 메모리 셀을 도시한 도면,
도2는 본 발명의 일실시예에 따른 금속-절연체 상전이 메모리 셀의 단면도를 도시한 도면,
도2는 본 발명의 다른 실시예에 따른 금속-절연체 상전이 메모리 셀의 단면도를 도시한 도면,
도4a 내지 도4f는 본 발명의 일실시예에 따른 메모리 셀의 제조 공정을 설명하기 위한 도면,
도5는 본 발명에 따른 MIT 채널 층의 전류-전압 특성 곡선을 나타낸 도면,
도6은 본 발명에 따른 MIT 트랜지스터의 게이트 전압 및 소스-드레인 전압에 따른 드레인 전류량의 변화를 나타낸 도면, 그리고
도7은 본 발명에 따른 MIT 저항의 저항 양단에 인가한 전압에 따른 전류 특성 곡선을 나타낸 도면이다.
Claims (24)
- 제1 금속-절연체 상전이 박막을 통해 전류 채널 층이 구현되어, 스위칭 동작을 수행하는 금속-절연체 상전이 트랜지스터; 및제2 금속-절연체 상전이 박막을 통해 저항 박막이 구현되어, 상기 금속-절연체 상전이 트랜지스터의 턴온시에 데이터를 리드 또는 라이트하는 금속-절연체 상전이 저항을 포함하는 금속-절연체 상전이 메모리 셀.
- 상기 제1항에 있어서, 상기 금속-절연체 상전이 트랜지스터는기판;상기 기판 위에 형성된 절연막;상기 절연막 위에 형성된 금속-절연체 상전이 채널 층;상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 형성된 소스 및 드레인;상기 금속-절연체 상전이 채널 층, 상기 소스, 및 상기 드레인 위에 형성된 게이트 절연막; 및상기 금속-절연체 상전이 채널 층, 상기 소스, 및 상기 드레인의 상측에 위치하도록 상기 게이트 절연막 위에 형성된 게이트를 구비하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 상기 제2항에 있어서, 상기 금속-절연체 상전이 저항은상기 금속-절연체 상전이 트랜지스터의 드레인에 연결된 하부 전극;상기 하부 전극과 오믹 콘텍으로 연결된 금속-절연체 상전이 저항박막; 및상기 금속-절연체 상전이 저항박막과 오믹 콘텍으로 연결된 상부 전극을 포함하는 금속-절연체 상전이 메모리 셀.
- 제2항에 있어서, 상기 금속-절연체 상전이 채널 층은알루미나:티탄이아(1:2)((Al2O3:TiO2(1:2)) 박막으로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제2항에 있어서, 상기 기판은실리콘 기판인 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제2항에 있어서, 상기 소스 및 드레인은폴리 실리콘으로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제2항에 있어서, 상기 게이트 절연막은실리콘 절연막으로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제2항에 있어서, 상기 게이트는텅스텐-실리사이드로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제3항에 있어서, 상기 금속-절연체 상전이 저항박막은바나듐 옥사이드(VO2)박막으로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제3항에 있어서, 상기 하부 전극 및 상부 전극은크롬층과 금층으로 구성된 이중층으로 구현되는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제10항에 있어서, 상기 하부 전극의 크롬층은상기 절연막과 상기 하부 전극의 금층 사이에 위치되며, 상기 하부 전극의 금층에 비해 얇은 두께를 가지는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제10항에 있어서, 상기 상부 전극의 크롬층은상기 금속-절연체 상전이 저항박막과 상기 상부 전극의 금층 사이에 위치되며, 상기 상부 전극의 금층에 비해 얇은 두께를 가지는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 제3항에 있어서,상기 금속-절연체 상전이 저항박막의 단면이 ""형상인 것을 특징으로 하는 금속-절연체 상전이 메모리 셀.
- 기판 위에 절연막을 형성하는 단계;상기 절연막 위에 금속-절연체 상전이 채널 층을 형성하는 단계;상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 소스 및 드레인을 형성하는 단계;상기 절연막, 상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인 위에 게이트 절연막을 형성하는 단계;상기 금속-절연체 상전이 채널 층, 그리고 상기 소스 및 드레인의 상측에 위치되는 상기 게이트 절연막 위에 게이트를 형성하는 단계;상기 드레인 위에 위치되는 상기 게이트 절연막을 개구한 후, 상기 드레인에 연결되는 하부 전극을 형성하는 단계;상기 하부 전극 위에 금속-절연체 상전이 저항박막을 형성하는 단계; 및상기 금속-절연체 상전이 저항박막 위에 상부 전극을 형성하는 단계를 포함하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 절연막을 형성하는 단계는가열산화법으로 상기 기판 위에 산화막을 성장시켜 상기 절연막을 형성하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 금속-절연체 상전이 채널 층을 형성하는 단계는스퍼터링 방법, 플라즈마 강화형 원자계층 증착 방법 및 솔-겔방법 중 하나의 방법으로 상기 절연막의 소정 영역위에 알루미나:티탄이아(1:2)(Al2O3:TiO2(1:2)) 박막을 증착하는 단계; 및포토레지스트 패터닝과 건식 이방성 식각법을 통해 설정 두께, 길이 및 폭 만큼만 남겨두어 상기 금속-절연체 상전이 채널 층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 소스 및 드레인을 형성하는 단계는저온 화학기상성장법으로 상기 금속-절연체 상전이 채널층 위에 폴리 실리콘을 증착시키는 단계; 및포토레지스트 패터닝과 건식 이방성 식각법을 통해 상기 금속-절연체 상전이 채널 층의 양측에 상호 대향되도록 상기 폴리 실리콘을 식각하여 상기 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 게이트 절연막을 형성하는 단계는저온 화학기상성장법으로 상기 절연막, 금속-절연체 상전이 채널 층, 소스 및 드레인 모두를 덮도록 실리콘 산화막을 증착시켜 상기 게이트 절연막을 형성하는 것을 특징하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 게이트를 형성하는 단계는상기 금속-절연체 상전이 채널 층, 소스 및 드레인의 상측에 위치되는 상기 게이트 절연막 위에 폴리 실리콘을 증착시켜 상기 게이트를 형성하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 하부 전극을 형성하는 단계는상기 드레인 위에 위치되는 상기 게이트 절연막을 포토레지스트 패터닝과 식각 공정을 통해 개구하는 단계;상기 드레인 위에 크롬/금의 이중층을 증착하는 단계; 및리프트-오프를 통해 패터닝하여 상기 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 금속-절연체 상전이 저항박막을 형성하는 단계는상기 하부 전극과 오믹 콘텍으로 연결되는 VO2 박막을 성장시켜 상기 금속-절연체 상전이 저항박막을 형성하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제21항에 있어서, 상기 금속-절연체 상전이 저항박막을 형성하는 단계는""형상의 단면을 가지도록 상기 금속-절연체 상전이 저항박막을 형성하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제21항에 있어서, 상기 VO2 박막은350℃ 내지 370℃의 온도와 5 내지 6sccm의 산소 유량 변화에 따라 성장되도록 하는 것을 특징으로 하는 금속-절연체 상전이 메모리 셀 제조 방법.
- 제14항에 있어서, 상기 상부 전극을 형성하는 단계는상기 금속-절연체 상전이 저항박막과 오믹 콘텍으로 연결되는 크롬/금의 이중층을 증착하는 단계; 및리프트-오프를 통해 상기 크롬/금의 이중층을 패터닝하여 상기 상부 전극을 형성하는 단계를 구비하는 금속-절연체 상전이 메모리 셀 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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