CN104517858A - 混合相场效应晶体管 - Google Patents

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Abstract

本发明描述了混合相场效应晶体管。绝缘层沉积在晶体管结构之上。所述晶体管结构包括衬底上的器件层之上的栅极电极。所述晶体管结构包括在所述器件层上、所述栅极电极的相对侧的第一接触区和第二接触区。沟槽形成于所述第一接触区之上的第一绝缘层中。具有S形IV特性的金属-绝缘体相变材料层沉积在所述沟槽中或沉积在所述源极侧上方的金属化层的过孔中。

Description

混合相场效应晶体管
技术领域
本发明的实施例涉及电子器件制造领域；并且更具体地涉及晶体管器件的制造。
背景技术
通常，晶体管被视为是现代电子技术的基础。通常在现代计算机中用于开关的晶体管是基于场效应的晶体管。在这类晶体管中，施加在栅极电极与漏极电极之间的电压增加了半导体的导电性，从而使电流能够在源极电极与漏极电极之间流动。当栅极与漏极之间无电压时(关断状态)，晶体管应该理想地携带尽可能少的电流；并且当存在栅极电压时(接通状态)，晶体管应该理想地携带尽可能多的电流。低关断电流对于能量效率来说很重要，而大接通电流是重要的，因为其使电路能够运行得更快。
因此，晶体管处于“接通”状态(“接通”电流)时的电流与晶体管处于“关断”状态(“关断”电流)时的电流的比值是晶体管的质量的重要量度。然而，利用标准的场效应晶体管(FET)，导电性的这种变化仅受靠近电流在栅极与漏极之间流动的位置的薄层影响。这限制了可以实现的接通电流与关断电流的比值。
由于晶体管几何尺寸缩小，因而减小了能够施加到栅极的电压，以维持可靠性。为了维持性能，还减小了FET的阈值电压。由于减小了阈值电压，所以晶体管不能在可用的有限电压摆幅下从完全关断转换到完全接通。通常，电路设计是晶体管处于“接通”状态时的强电流与晶体管处于“关断”状态时的弱电流之间的折衷。亚阈值泄漏(包括亚阈值传导、栅极氧化层泄漏和反向偏置结泄漏)通常可以消耗高性能集成电路芯片的总功耗的一半以上。
在FET的亚阈值操作规程中，当栅极电压低于阈值时，通常将漏极电流与栅极电压相比的变化近似为线性曲线。该曲线的斜率被称为亚阈值斜率。
传统的金属氧化物半导体场效应晶体管(“MOSFET”)通常具有被热限制为大约每十倍60mV的亚阈值斜率。即，对于典型的FET晶体管而言，栅极电压增加大约60mV，使得漏极电流增加了小于大约10倍。有限的亚阈值斜率不能提供晶体管的关断(低电流)状态和接通(高电流)状态之间的快速转换。
附图说明
参考以下说明书和用于示出本发明的实施例的附图可以最好地理解本发明的实施例。
图1是根据一个实施例的混合相晶体管结构的一部分的横截面图；
图2是根据一个实施例的在将绝缘层沉积在晶体管结构之上以后的与图1相似的横截面图；
图3是根据一个实施例的在绝缘层中的沟槽形成在接触区的其中之一之上以后的与图2相似的横截面图；
图4是根据一个实施例的在将金属-绝缘体相变材料层通过沟槽沉积在暴露的接触区的其中之一之上以后的与图3相似的视图；
图5是根据一个实施例的在形成沟槽以暴露接触区以后的与图4相似的视图；
图6是根据一个实施例的在接触层通过沟槽形成在接触区上以后的与图5相似的视图；
图7是根据一个实施例的在背面抛光接触层以暴露绝缘层的顶表面以后的与图6相似的视图；
图8是根据另一个实施例的在将金属-绝缘体相变材料层沉积在接触区之上以后的与图3相似的视图；
图9是根据另一个实施例的在将金属-绝缘体相变材料层沉积在接触区之上并且然后对金属-绝缘体相变材料层进行背面抛光以暴露绝缘层的顶表面以后的与图5相似的视图；
图10是根据一个实施例的在金属化层形成在绝缘层上以后的与图2相似的视图；
图11是根据一个实施例的三栅极晶体管结构的透视图；
图12是根据一个实施例的包括晶体管阵列的片上系统的顶视图，所述晶体管阵列包括多个晶体管；
图13是根据一个实施例的电子器件系统的横截面图；
图14是根据另一个实施例的电子器件系统的横截面图；
图15示出了根据一个实施例的混合相FET的等效电路和电流电压特性曲线图；
图16是根据一个实施例的示出了混合相FET晶体管的等效电路以及示出等效电路的一部分的类VO2双端电流电压特性的曲线图的视图；
图17是根据一个实施例的视图，其示出了混合相FET晶体管的等效电路、示出针对晶体管的阈值电压的通过使用金属-绝缘体相变材料层进行模拟的混合相FET晶体管的一组漏极电流与源极电压的关系特性的曲线图、以及示出模拟的混合相FET的漏极饱和电流与栅极电压的关系特性的曲线图；
图18示出了根据一个实施例的计算设备；
图19示出了根据一个实施例的示出金属-绝缘体相变材料层的示例性S形IV特性的曲线图。
具体实施方式
在下文的说明中，阐述了大量的具体细节，例如，具体材料、结构、元件尺寸、工艺等，以提供对本发明的一个或多个实施例的全面理解。然而，对于本领域的普通技术人员而言显而易见的是，可以在没有这些具体细节的情况下实施本发明的一个或多个实施例。在其它情况下，并未对微电子器件制造工艺、技术、材料、装备等进行详细描述，以避免不必要地使本说明难以理解。本领域的普通技术人员利用所包括的说明能够在不进行过度的实验的情况下实现适当的功能。
在整个说明书中提及的“一个实施例”或“实施例”意味着结合实施例所描述的特定特征、结构或特性包括在至少一个实施例中。因此，在整个说明书中的各处出现的术语“在一个实施例中”或“在实施例中”不一定全部涉及相同的实施例。此外，特定特征、结构或特性可以以任何适合的方式结合到一个或多个实施例中。
描述了为低电源电压(VCC)逻辑和片上系统应用提供混合相场效应晶体管(“FET”)的方法和装置。混合相FET器件包括金属-绝缘体相变材料，该金属-绝缘体相变材料与晶体管的源极/漏极接触区接触以在晶体管处于关断状态时实现低泄漏电流、陡直的亚阈值斜率和高驱动电流。包括金属-绝缘体相变材料的晶体管器件对于低VCC晶体管/开关应用来说以及对于片上系统应用来说都可能是有用的。通过在晶体管的源极/漏极接触区(或后端金属化层)中插入金属-绝缘体相变材料，创建了陡直的亚阈值“接通”斜率，并且晶体管“接通”的速度比传统晶体管快。在实施例中，在晶体管结构之上沉积绝缘层。晶体管结构包括：衬底上的器件层之上的栅极电极；以及在器件层上、栅极电极的相对侧的第一接触区和第二接触区。在第一接触区之上的第一绝缘层中形成沟槽。金属-绝缘体相变材料层沉积在沟槽中。
图1是根据一个实施例的混合相晶体管结构的一部分的横截面图100。混合相晶体管结构包括衬底101上的器件层102。在一个实施例中，衬底101包括单晶硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族材料(例如，基于GaAs、InSb、GaP、GaSb的材料)、基于碳纳米管的材料或它们的任何组合。在一个实施例中，衬底101包括单晶材料衬底，例如，单晶硅衬底。在一个实施例中，衬底101包括多晶材料衬底。在实施例中，衬底101包括被配置为连接至一个或多个金属化层的例如过孔的互连结构。
在一个实施例中，衬底101是绝缘体上半导体结构(SOI)衬底，其包括体下层衬底、中间绝缘层以及顶部单晶层。顶部单晶层可以包括上面所列出的用于体单晶衬底的任何材料。在实施例中，器件层102是SOI衬底101的顶部单晶层的一部分。
器件层102可以包括单晶硅(Si)、锗(Ge)、硅锗(SiGe)、III-V族材料(例如，基于砷化镓(GaAs)的材料)或它们的任何组合。在一个实施例中，器件层102包括多晶、纳米晶或非晶薄膜。在实施例中，器件层102包括形成在衬底101上的一个或多个半导体鳍状物。在一个实施例中，晶体管结构耦合至金属化层(未示出)中的一个或多个层。一个或多个金属化层可以通过例如层间电介质(ILD)(未示出)的电介质材料与相邻的金属化层分隔开。相邻的金属化层可以通过过孔(未示出)而电互连。在实施例中，诸如晶体管100之类的包括多个晶体管的三栅极晶体管阵列可以形成在诸如由二氧化硅、氮化物、氧化物和蓝宝石所形成的衬底之类的任何公知的绝缘衬底上。
栅极电介质层103沉积在器件层102上。栅极电极104沉积在栅极电介质层103上。栅极电介质层103可以上任何公知的栅极电介质层。在一个实施例中，栅极电介质层103包括介电常数大于二氧化硅的介电常数的高k电介质材料。在一个实施例中，栅极电介质层103包括金属氧化物电介质。例如，栅极电介质层103可以是但不限于五氧化二钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O4)、锆钛酸铅(PZT)、以及其它高k电介质材料或它们的组合。
在实施例中，栅极电介质层103是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)电介质层。在实施例中，栅极电介质层103的厚度在约到约之间的近似范围内。
栅极电极104可以由任何适合的栅极电极材料形成。在实施例中，栅极电极104包括掺杂至浓度密度在1×1019原子/cm3到1×1020原子/cm3之间的多晶硅。在实施例中，栅极电极可以是金属栅极电极，例如但不限于钨、钽、钛、以及它们的氮化物。应该领会的是，栅极电极104不一定是单一的材料，并且可以是薄膜的复合堆叠，例如但不限于：多晶硅/金属电极或金属/多晶硅电极。
接触区105和接触区106形成在器件层102上、栅极电极104的相对侧。在实施例中，接触区105包括源极区，并且接触区106包括漏极区。在另一个实施例中，接触区105包括漏极区，并且接触区106包括源极区。源极区和漏极区由诸如N型或P型导电类型之类的相同的导电类型形成。在实施例中，源极区和漏极区具有介于1×1019原子/cm3与1×1021原子/cm3之间的掺杂浓度。源极区和漏极区可以由均匀的浓度形成，或者可以包括诸如尖端区(例如，源极/漏极延长)之类的不同浓度或掺杂分布的子区。在实施例中，源极区和漏极区具有相同的掺杂浓度和分布。在实施例中，可以改变源极区和漏极区的掺杂浓度和分布以获得特定的电特性。
位于源极区和漏极区之间的器件层102的部分限定了晶体管的沟道区。沟道区也可以被限定为由栅极电极104包围的鳍状物的区域。然而，有时，源极/漏极区可以通过例如扩散在栅极电极之下小幅延伸以限定比栅极电极长度(Lg)略小的沟道区。在实施例中，沟道区是本征的或未掺杂的。在实施例中，沟道区例如被掺杂至1×1016原子/cm3到1×1019原子/cm3之间的导电率水平。在实施例中，当沟道区掺杂时，其通常被掺杂为与源极区和漏极区的导电类型相反的导电类型。例如，当源极区和漏极区为N型导电类型时，沟道区将被掺杂为P型导电类型。相似地，当源极区和漏极区为P型导电类型时，沟道区将被掺杂为N型导电类型。以这种方式，晶体管100可以分别被形成为NMOS晶体管或PMOS晶体管。沟道区可以是均匀掺杂的或者可以是非均匀或者利用不同浓度掺杂的，以提供特定的电特性和性能特性。例如，如果需要，沟道区可以包括公知的晕圈区。
图11是根据一个实施例的三栅极晶体管结构1100的透视图。包括鳍状物1101的器件层102形成在衬底101上。图1中描绘了三栅极晶体管结构1100的一部分的沿A-A1轴截取的横截面图。在实施例中，三栅极晶体管1100是包括形成于衬底101上的多个三栅极晶体管的三栅极晶体管阵列的一部分。
在实施例中，例如浅沟槽隔离(STI)层的电绝缘层形成在与鳍状物1101相邻的衬底101上，以提供使衬底101上的一个电子器件与其它器件隔离的场隔离区。浅沟槽隔离层是电子器件制造领域中的普通技术人员所公知的。
在一个实施例中，形成在与鳍状物1101相邻的衬底101上的电绝缘层包括层间电介质(ILD)，例如，二氧化硅。在一个实施例中，形成在与鳍状物1101相邻的衬底101上的电绝缘层包括聚酰亚胺、环氧树脂、诸如苯并环丁烯(BCB)和WPR系列材料之类的光可限定材料、或玻璃。在一个实施例中，形成在与鳍状物1101相邻的衬底101上的电绝缘层是低电容率(低k)ILD层。通常，低k是指介电常数(电容率k)低于二氧化硅的电容率的电介质。
如图11中所示，鳍状物1101从衬底101的顶表面伸出。鳍状物1101的高度可以被限定为衬底101的顶表面与鳍状物的顶表面1102之间的距离。在一个实施例中，鳍状物1101的高度是从约到约在一个实施例中，鳍状物1101包括退化掺杂的半导体材料。在另一个实施例中，通过硅化等使鳍状物1101导电。鳍状物1101可以由任何公知的半导体材料形成，所述公知的半导体材料例如但不限于硅(Si)、锗(Ge)、硅锗(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb和碳纳米管。可以由能够通过施加外部电控制来从绝缘状态可逆地改变为导电状态的任何公知的材料形成鳍状物1101。在一个实施例中，鳍状物1101是单晶材料鳍状物。在一个实施例中，鳍状物1101是多晶材料鳍状物。如图11中所示，鳍状物1101具有由限定了半导体鳍状物宽度1105的距离分隔开的一对相对的侧壁1103和1104。在一个实施例中，鳍状物宽度1105在从约5nm到约50nm的近似范围内。在一个实施例中，鳍状物的长度大于其宽度并且由设计来确定。在一个实施例中，鳍状物的长度从约50nm到几百微米。
如图11中所示，栅极电介质层103沉积在鳍状物1101的三侧上和周围。栅极电介质层103形成于鳍状物1101的侧壁1103上或与侧壁1103相邻、形成在鳍状物1101的顶表面1102上以及形成在鳍状物1101的侧壁1104上或与侧壁1104相邻。
如图11中所示，栅极电极104沉积在鳍状物1101上的栅极电介质层103上。栅极电极104形成在栅极电介质层103上并且包围栅极电介质层103，如图11中所示。栅极电极104形成在半导体鳍状物1101的侧壁1103上所形成的栅极电介质103上或与其相邻，栅极电极104形成在半导体鳍状物1101的顶表面1102上所形成的栅极电介质103上，并且栅极电极104形成为与半导体鳍状物1101的侧壁1104上所形成的栅极电介质层103相邻或形成于其上。如图11中所示，栅极电极104具有由限定了鳍状物晶体管的栅极长度的距离分隔开的一对横向相对的侧壁。
接触区105和接触区106形成在鳍状物1101中的栅极电极104的相对侧，如图11中所示。如图11中所示，三栅极晶体管1100具有包围鳍状物1103的三侧的电介质和栅极电极，所述三栅极晶体管1100提供了三个沟道：一个沟道在鳍状物的例如侧壁1103的一个侧壁上的源极区和漏极区之间延伸；第二个沟道在鳍状物的例如表面1102的顶表面上的源极区和漏极区之间延伸；以及，第三个沟道在鳍状物的例如侧壁1104的另一个侧壁上的源极区和漏极区之间延伸。
在实施例中，晶体管1100的源极区电耦合至更高层的金属化层(例如，金属1、金属2、金属3等)，以将阵列的各个晶体管电互连到功能电路中。
图2是根据一个实施例的在绝缘层沉积在晶体管结构之上以后的与图1相似的横截面图200。绝缘层107沉积在晶体管结构之上，该晶体管结构包括衬底101上的器件层102上的栅极电介质层103上的栅极电极104。如图2中所示，绝缘层107沉积在接触区105和接触区106上，所述接触区105和接触区106形成在器件层102上、栅极电极104的相对侧。
在实施例中，绝缘层107可以是适合于使相邻器件绝缘并且防止鳍状物泄漏的任何材料。在一个实施例中，绝缘层107是例如二氧化硅的层间电介质(ILD)、或由设计所确定的任何其它电绝缘层。在一个实施例中，绝缘层107的厚度在500埃()到的近似范围内。可以利用电子器件制造领域中的普通技术人员所公知的任何技术将绝缘层107均厚沉积在晶体管结构之上，所述技术例如但不限于化学气相沉积(CVD)、和物理气相沉积(PVD)。
图3是根据一个实施例的在绝缘层中的沟槽形成在接触区的其中之一之上以后的与图2相似的横截面图300。如图3中所示，沟槽108选择性地形成于绝缘层107中，以暴露接触区105。在实施例中，接触区105包括晶体管的源极区，并且接触区106包括晶体管的漏极区。在另一个实施例中，接触区105包括晶体管的漏极区，并且接触区106包括晶体管的源极区。在实施例中，通过利用电子器件制造领域的普通技术人员所公知的任何适合的图案化和蚀刻技术对绝缘层107进行图案化和蚀刻来形成沟槽108。在实施例中，将图案化的层沉积在绝缘层107上来选择性地形成沟槽108，以暴露接触区105，而接触区106被绝缘层107保护。在实施例中，图案化的层是图案化的光致抗蚀剂。在实施例中，图案化的层是图案化的硬掩模。硬掩模可以是二氧化硅层或高k金属氧化物电介质层，例如，氧化钛、氧化铪或氧化铝。可以由例如但不限于化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)的任何适合的工艺形成硬掩模。可以利用电子器件制造领域所公知的任何适合的光刻技术来形成图案化的层。可以利用电子器件制造领域的普通技术人员所公知的例如干法蚀刻或湿法蚀刻的任何适合的蚀刻技术来将绝缘层107向下蚀刻到接触区105。
图4是根据一个实施例的在将金属-绝缘体相变材料层通过沟槽沉积在暴露的接触区的其中之一之上以后的与图3相似的视图400。金属-绝缘体相变材料层110沉积在接触区105之上。在实施例中，接触区是源极区，并且金属-绝缘体相变材料层110沉积在源极区之上。在另一个实施例中，接触区是漏极区，并且金属-绝缘体相变材料层110沉积在漏极区之上。具有沉积在源极/漏极区的至少其中之一之上的金属-绝缘体相变材料的晶体管器件提供了相对于传统晶体管器件的许多优点。例如，具有沉积在源极/漏极区的至少其中之一之上的金属-绝缘体相变材料的晶体管器件具有亚阈值斜率特性，由于金属-绝缘体转变的原因，相较于没有绝缘体相变材料的晶体管器件的亚阈值斜率特性，具有绝缘体相变材料的晶体管器件的亚阈值斜率特性实质上较陡。具有沉积在源极/漏极区的至少其中之一之上的金属-绝缘体相变材料的晶体管器件的关断电流(例如，当未向栅极电极施加电压时)由处于绝缘状态下的金属-绝缘体相变材料的高电阻来设置，从而实质上减小了晶体管的漏电流。具有沉积在源极/漏极区的至少其中之一之上的金属-绝缘体相变材料的晶体管器件的接通电流(例如，当向栅极电极施加电压时)由晶体管能够驱动的最大电流来设置。
在实施例中，相较于具有集成到漏极区中的金属-绝缘体相变材料层110的晶体管器件，具有集成到源极区中的金属-绝缘体相变材料层110的晶体管器件较有效。总的来说，金属-绝缘体相变材料指的是如下的绝缘体材料，即如果向材料施加诸如温度、压力或电场等外部激励，则该材料变为导体。通常，当横跨材料施加电压时观察到S形电流电压(“IV”)特性，就这个意义而言，金属-绝缘体相变效应被称为Mott转变。图19示出了根据一个实施例的示出金属-绝缘体相变材料层的示例性S形IV特性的曲线图1900。
如图19中所示，在发生从绝缘体相1903到金属相1904的转变的阈值电压Vt处，S形IV特性1901显示出了快速折回1902。
在实施例中，金属-绝缘体相变材料层110是包含来自周期表的3、4或5周期的一种或多种金属的单一成分或多种成分氧化物系统，并且具有部分填充的价电子D-壳层。在实施例中，金属-绝缘体相变材料层110在未偏置时的关断状态下用作绝缘体(例如，仅有可忽略不计的漏电流)，而在接通状态下的较低偏置处用作金属(例如，传导大电流)。转变是可逆的：当偏压被去掉或者在其它情况下不再被满足时，金属-绝缘体相变材料回到其原始绝缘状态。在实施例中，金属-绝缘体相变层110是氧化钒(VO2)、NbO2、氧化钛(例如，Ti2O3、Ti3O5)、由ABO3公式所描述的材料(例如，钙钛矿材料，例如SmNiO3和LaCoO3)或它们的任何组合。在实施例中，金属-绝缘体相变材料层110的厚度是从约2纳米(“nm”)到约100nm。在实施例中，晶体管的电流电压特性的亚阈值斜率的陡度随着金属-绝缘体相变材料层的厚度的增加而增加。在实施例中，当金属-绝缘体相变材料层的厚度增加时，晶体管变为“接通”状态处的电压减小。在实施例中，当金属-绝缘体相变材料层的厚度增加时，晶体管的漏电流减小。在实施例中，当金属-绝缘体相变材料层的面积减小时，晶体管的漏电流减小。
在实施例中，接触层109沉积在沟槽108中的暴露的接触区105上。可以利用溅射、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、任何其它沉积技术或它们的组合来将接触层109沉积在暴露的接触区105上。金属盖层111沉积在接触层109上。可以利用溅射技术、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、或其它沉积技术中的任何沉积技术来将金属盖层111沉积在接触层109上。
金属-绝缘体相变材料层110沉积在金属盖层111上。可以利用溅射技术、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、或其它沉积技术中的任何沉积技术来将金属-绝缘体相变材料层110选择性地沉积在诸如金属或导电性氧化物之类的盖层111上。盖层112沉积在金属-绝缘体相变材料层110上。可以利用溅射技术、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、或其它沉积技术中的任何沉积技术来将诸如金属或导电性氧化物之类的盖层112沉积在金属-绝缘体相变材料层110上。在实施例中，盖层111和盖层112用作金属-绝缘体相变材料层110的电极。
在实施例中，盖层111和盖层112中的每一个均包含：不与氧气发生反应的一种或多种金属，例如Pd、Pt；形成导电性氧化物的一种或多种金属，例如W、V、Cr、Ir；一种或多种导电性氧化物，例如铟锡氧化物(“ITO”)、La1-xSrxGa1-yMgyO3-x-0.5(x+y)(“LSGMO”)；金属的导电性亚化学计量氧化物，例如TiOx；或它们的任何组合。在实施例中，盖层111和盖层112中的每一盖层被沉积为从约2nm到约50nm的厚度。
如图4中所示，接触层109与金属-绝缘体相变材料层110相邻。在实施例中，接触层109的厚度是从约到约
如图4中所示，将通过沟槽108沉积的金属-绝缘体相变材料层110嵌入到接触区105中。接触层113沉积到金属盖层112上。可以利用例如溅射、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、任何其它沉积技术、或它们的组合的电子器件制造领域中的普通技术人员所公知的任何沉积技术将接触层113均厚沉积到金属盖层112上，并且然后将其背面抛光为与绝缘层107的顶表面成平面。可以利用例如电子器件制造领域中的普通技术人员所公知的化学机械抛光(“CMP”)技术对接触层113进行背面抛光。在实施例中，接触层113的厚度是从约到约。
在实施例中，接触层109和接触层113是包括例如以下金属的导电层：铟(In)、锡(Sn)、铅(Pb)、银(Ag)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)、金(Au)、铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、铂(Pt)、或它们的任何组合。在实施例中，包括接触层109上的金属盖层111上的金属-绝缘体相变材料层110上的盖层112上的接触层113的堆叠体是至晶体管的源极区的接触部。在另一个实施例中，包括接触层109上的金属盖层111上的金属-绝缘体相变材料层110上的盖层112上的接触层113的堆叠体是至晶体管的漏极区的接触部。
图5是根据一个实施例的在形成沟槽114以暴露接触区106以后的与图4相似的视图500。如图5中所示，在接触区105被包括金属-绝缘体相变材料层110的源极接触部覆盖之后，选择性地形成沟槽114，以暴露接触区106。在实施例中，通过利用电子器件制造领域中的普通技术人员所公知的任何适合的图案化和蚀刻技术对绝缘层107进行图案化和蚀刻来形成沟槽114。在实施例中，将图案化的硬掩模沉积在绝缘层107上来选择性地形成沟槽114，以暴露接触漏极区106，而接触源极区105被接触层113覆盖。可以利用电子器件制造领域中的普通技术人员所公知的例如干法蚀刻或湿法蚀刻的任何适合的蚀刻技术来通过图案化的硬掩模将绝缘层107向下蚀刻到接触区106。
图6是根据一个实施例的在在接触层115通过沟槽114形成在接触区106上以后的与图5相似的视图。在一个实施例中，接触区106是漏极区，并且接触层115沉积在漏极区上。在实施例中，接触区106是源极区，并且接触层115沉积在源极区上。在一个实施例中，可以利用例如溅射技术、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、或任何其它沉积技术的电子器件制造领域中的普通技术人员所公知的任何沉积技术来将接触层115通过沟槽114均厚沉积在暴露的接触区106上。在实施例中，接触层115是包括例如以下金属的导电层：铟(In)、锡(Sn)、铅(Pb)、银(Ag)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)、金(Au)、铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、铂(Pt)、或它们的任何组合。
图7是根据一个实施例的在背面抛光接触层115以暴露绝缘层107的顶表面以后的与图3相似的视图700。如图7中所示，接触层115与绝缘层107的顶表面成平面。可以例如通过利用电子器件制造领域中的普通技术人员所公知的化学机械抛光(“CMP”)技术来对接触层115进行背面抛光。在实施例中，接触层115的厚度是从约到约。在实施例中，接触层115是至晶体管的漏极区的低电阻接触部。在另一个实施例中，接触层115是至晶体管的源极区的低电阻接触部。
图8是根据另一个实施例的在金属-绝缘体相变材料层110沉积在接触区105之上以后的与图3相似的视图800。图8与图4的不同之处在于金属盖层111与接触区105相邻。可以利用溅射技术、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)或其它沉积技术中的任何沉积技术将金属盖层111沉积在接触层105上。在实施例中，包括金属盖层111上的金属-绝缘体相变材料层110上的金属盖层112上的接触层113的堆叠体是至晶体管的源极区的接触部。在另一个实施例中，包括金属盖层111上的金属-绝缘体相变材料层110上的金属盖层112上的接触层113的堆叠是至晶体管的漏极区的接触部。
图9是根据另一个实施例的在将金属-绝缘体相变材料层120沉积在接触区106之上并且然后对金属-绝缘体相变材料层120进行背面抛光以暴露绝缘层107的顶表面以后的与图5相似的视图900。
图9与图7的不同之处在于金属-绝缘体相变材料层沉积在接触区105和接触区106二者之上。如图9中所示，接触层119沉积在沟槽114中的暴露的接触区106上。在实施例中，接触区106是漏极接触区。在实施例中，接触层119是如上所述的接触层的其中之一，并且可以利用如上所述的任何接触层沉积技术将接触层119沉积在暴露的接触区106上。金属盖层121沉积在接触层119上。在实施例中，金属盖层121是如上所述的金属盖层的其中之一，并且可以利用如上所述的金属盖层沉积技术的其中之一来沉积金属盖层121。金属-绝缘体相变材料层120沉积在金属盖层121上。在实施例中，金属-绝缘体相变材料层120是如上所述的金属-绝缘体相变材料层的其中之一，并且可以利用如上所述的任何金属-绝缘体相变材料层沉积技术来沉积金属-绝缘体相变材料层120。
金属盖层122沉积在金属-绝缘体相变材料层120上。在实施例中，金属盖层122是如上所述的金属盖层的其中之一，并且可以利用如上所述的金属盖层沉积技术的其中之一来沉积金属盖层122。在实施例中，可以利用例如溅射、化学气相沉积(“CVD”)、分子束外延(“MBE”)、原子层沉积(“ALD”)、任何其它沉积技术或它们的组合的电子器件制造领域中的普通技术人员所公知的任何沉积技术将接触层115沉积到金属盖层122上，并且然后将接触层115背面抛光为与绝缘层107的顶表面成平面。可以利用例如电子器件制造领域中的普通技术人员所公知的CMP技术对接触层115进行背面抛光。在实施例中，包括接触层119上的金属盖层121上的金属-绝缘体相变材料层120上的金属盖层122上的接触层115的堆叠体提供了至晶体管的漏极区的接触部，并且包括接触层109上的金属盖层111上的金属-绝缘体相变材料层110上的金属盖层112上的接触层113的堆叠体提供了至晶体管的源极区的接触部。在实施例中，省略了接触层119和109，并且利用以上相对于图8所描述的任何沉积技术将金属盖层121和111分别直接沉积到接触区106和接触区105上。
再次参考图11，包括接触层113的堆叠体1106形成在接触区105之上，如上所述。包括接触层115的堆叠体1107沉积在接触区106之上，如上所述。如图11中所示，堆叠体1106和1107中的每一个堆叠体沉积在鳍状物1101的全部三侧上和周围，例如，沉积在侧壁1104和1103以及顶表面1102上和周围。在实施例中，接触层113和接触层115的至少其中之一沉积在金属-绝缘体相变材料层(未示出)之上，如上所述。
在一个实施例中，接触区105是源极区，并且接触区106是漏极区。在实施例中，堆叠1106包括接触层109上的金属盖层111上的金属-绝缘体相变材料层110上的盖层112上的接触层113(如图4中的示例所示)。在实施例中，堆叠1106是至晶体管的源极区的接触部，如上所述。在实施例中，堆叠1107包括接触层119上的金属盖层121上的金属-绝缘体相变材料层120上的盖层122上的接触层115(如图9中的示例所示)。在实施例中，堆叠1107是至晶体管的漏极区的接触部。
图10是根据一个实施例的在金属化层124形成在绝缘层107上以后的与图2相似的视图1000。在实施例中，金属化层124是电子器件的后端金属化层的一部分。在实施例中，金属化层包括例如如下金属：铟(In)、锡(Sn)、铅(Pb)、银(Ag)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)、金(Au)、铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、铂(Pt)、或它们的任何组合。
在实施例中，金属化层124包括被配置为连接至其它金属化层(未示出)的互连结构、过孔和金属线。在实施例中，金属化层124被配置为提供至电子器件(例如，晶体管、存储器、电容器、电阻器、光电器件、开关)以及由电绝缘层(例如，层间电介质、沟槽绝缘层、或电子器件制造领域中的普通技术人员所公知的任何其它绝缘层)分隔开的任何其它有源和无源电子器件的电接触部。
如图10中所示，利用如上所述的本领域中的普通技术人员所公知的任何沉积技术将接触层115通过沟槽114形成在接触区106上，并且将接触层113通过沟槽108形成在接触区105上。在实施例中，接触区105是源极接触区，并且接触区106是漏极区。在另一个实施例中，接触区105是漏极区，并且接触区106是源极区。绝缘层116沉积在金属化层124上。在实施例中，绝缘层116可以是适合于使相邻器件绝缘并且防止鳍状物泄漏的任何材料。在一个实施例中，绝缘层116是层间电介质(ILD)(例如，二氧化硅)、或由设计确定的任何其它绝缘层。在一个实施例中，绝缘层116的厚度是在500埃()到的近似范围内。可以利用例如但不限于化学气相沉积(CVD)和物理气相沉积(PVD)的电子器件制造领域中的普通技术人员所公知的任何技术将绝缘层116均厚沉积到金属化层124上。
如图10中所示，盖层129通过绝缘层116中的沟槽138沉积在金属化层124的暴露的部分上。在实施例中，盖层129是如上所述的盖层的其中之一，并且利用如上所述的任何金属盖层沉积技术将盖层129沉积在金属化层124的暴露的部分上。金属-绝缘体相变材料层130沉积在盖层129上。在实施例中，金属-绝缘体相变材料层130是如上所述的金属-绝缘体相变材料层的其中之一，并且利用如上所述的任何金属-绝缘体相变材料层沉积技术来沉积金属-绝缘体相变材料层130。
盖层131沉积在金属-绝缘体相变材料层130上。在实施例中，盖层131是如上所述的盖层的其中之一，并且利用如上所述的任何金属盖层沉积技术来沉积盖层131。将接触层117沉积到盖层131上。在实施例中，接触层117是如上所述的接触层的其中之一，并且利用如上所述的任何接触层沉积技术将接触层117沉积到盖层131上，并且然后将接触层117背面抛光为与绝缘层116的顶表面成平面。
如图10中所示，包括金属盖层129上的金属-绝缘体相变材料层130上的金属盖层131上的接触层117的堆叠体通过绝缘层116中的沟槽138形成在金属化层124上，以经由接触层113提供至晶体管的接触区105的电接触部。通过沟槽138沉积的金属-绝缘体相变材料层130嵌入到接触区105之上的金属化层124中，以增加晶体管的电流电压特性的亚阈值斜率的陡度，减少晶体管的漏电流，并且使晶体管的操作电流最大化，如上所述。
如图10中所示，接触层118通过绝缘层116中的沟槽134形成在金属化层124的暴露的部分上，以经由接触层115提供至晶体管的接触区106的电接触部。在实施例中，接触层118是如上所述的接触层的其中之一。在实施例中，利用如上所述的任何接触层沉积技术将接触层118沉积到金属化层124的暴露的部分上。在实施例中，然后将接触层118背面抛光为与绝缘层116的顶表面成平面，如上所述。
图12是根据一个实施例的包括晶体管阵列的片上系统的顶视图1200，所述晶体管阵列包括多个晶体管。晶体管1202、1203、1204、1205、1206和1207形成在衬底1201上。在实施例中，衬底1201是如上所述的衬底的其中之一。在实施例中，晶体管1202、1203、1204、1205、1206和1207中的每一个晶体管包括栅极电极和漏极接触区，例如如上所述的栅极电极1212和漏极接触区1213。源极区1208形成在衬底1201上。在实施例中，源极区1208是晶体管1202、1203、1204、1205、1206和1207的公共源极区。金属-绝缘体相变材料层1209沉积在公共源极区1208之上。在实施例中，金属-绝缘体相变材料层1209是如上所述的金属-绝缘体相变材料层的其中之一，并且利用如上所述的任何金属-绝缘体相变材料层沉积技术将金属-绝缘体相变材料层1209沉积在公共源极区1208之上。在实施例中，金属-绝缘体相变材料层1209的面积大小1211不小于公共源极区1208的面积大小。在实施例中，当金属-绝缘体相变材料层1209的面积大小增大时，使晶体管“接通”处的电压下降。在实施例中，当金属-绝缘体相变材料层1209的面积大小减小时，晶体管的漏电流下降。
图13是根据一个实施例的电子器件系统的横截面图1300。电子器件系统包括晶体管结构1302之上的绝缘层1306以及衬底1301之上的晶体管结构1303，如上所述。晶体管结构1302和1303中的每一个晶体管结构包括衬底1301上的器件层之上的栅极电极、以及在器件层上、栅极电极的相对侧的源极接触区和漏极接触区，如上所述。在实施例中，金属-绝缘体相变材料层嵌入到晶体管结构的一个或多个源极/漏极区中。如图13中所示，包括金属盖层上的金属-绝缘体相变材料层1304上的金属盖层上的接触层1313的堆叠体通过绝缘层1306中的沟槽沉积在晶体管结构1302的源极/漏极接触区1321上，如上所述。包括金属盖层上的金属-绝缘体相变材料层1305上的金属盖层上的接触层1314的堆叠体通过绝缘层1306中的沟槽沉积在晶体管结构1303的源极/漏极接触区1322上，如上所述。如图13中所示，晶体管结构1302和1303的源极/漏极接触区经由互连结构1313和1314耦合至更高层的金属化层，例如经由沉积在各自的金属化层之间的绝缘层中所形成的互连结构耦合至金属化层1307(“M1”)、金属化层1316(“M2”)、金属化层1318(“M3”)和金属化层1320(“M4”)。
如图13中所示，绝缘层1306沉积在晶体管结构1302和1303之上以及金属化层1307之下。绝缘层1315沉积在金属化层1307与金属化层1316之间。绝缘层1317沉积在金属化层1316与金属化层1318之间。绝缘层1319沉积在金属化层1318与金属化层1320之间。金属化层1307、1316、1318和1320经由绝缘层1306、1315、1317和1319中的每一个绝缘层中所形成的相应的互连结构(例如，互连结构1308和互连结构1309)被电连接，如图13中所示。金属化层1307、1316、1318和1320用于将集成电路的各种部件共同电互连到功能电路中，如电子器件制造领域中的普通技术人员所公知的。如图13中所示，金属-绝缘体相变材料层1304嵌入到晶体管结构1302的接触区中，并且金属-绝缘体相变材料层1305嵌入到晶体管结构1303的接触区中。
图14是根据另一个实施例的电子器件系统的横截面图1400。电子器件系统包括晶体管结构1402之上的绝缘层1406以及衬底1401之上的晶体管结构1403，如上所述。晶体管结构1402和1403中的每一个晶体管结构包括衬底1401上的器件层之上的栅极电极以及在器件层上、栅极电极的相对侧的源极接触区和漏极接触区，如上所述。接触层1413通过绝缘层1406中的沟槽沉积在晶体管结构1402的暴露的源极/漏极接触区1421上。接触层1414通过绝缘层1406中的沟槽沉积在晶体管结构1403的源极/漏极接触区1422之上。如图14中所示，接触层1413和1414经由互连结构1413和1414耦合至更高层的金属化层，例如经由沉积在各自的金属化层之间的绝缘层中所形成的互连结构耦合至金属化层1407(“M1”)、金属化层1416(“M2”)、金属化层1418(“M3”)和金属化层1420(“M4”)。如图14中所示，绝缘层1406沉积在晶体管结构1402和1403之上以及金属化层1407之下。绝缘层1415沉积在金属化层1407与金属化层1416之间。绝缘层1417沉积在金属化层1416与金属化层1418之间。绝缘层1419沉积在金属化层1418与金属化层1420之间。金属化层1407、1416、1418和1420经由各个绝缘层1406、1415、1417和1419中所形成的相应的互连结构(例如，互连结构1408和互连结构1409)被电连接，如图14中所示。金属化层1407、1416、1418和1420用于将集成电路的各种部件共同电互连到功能电路中，如电子器件制造领域中的普通技术人员所公知的。在实施例中，金属-绝缘体相变材料层嵌入到一个或多个金属化层的接触区中，以提供至晶体管的接触区的电接触。如图14中所示，包括金属盖层上的金属-绝缘体相变材料层1404上的金属盖层上的接触层的堆叠体通过绝缘层1419中的沟槽沉积在金属化层1418的暴露的部分上。包括金属盖层上的金属-绝缘体相变材料层1405上的金属盖层上的接触层的堆叠体通过绝缘层1419中的沟槽沉积在金属化层1418的暴露的部分上。如图14中所示，金属-绝缘体相变材料层1404嵌入到金属化层1418的接触区中，并且金属-绝缘体相变材料层1405嵌入到金属化层1418的接触区中。
图15是根据一个实施例的示出混合相FET的等效电路1520和电流电压特性曲线图1510的视图1500。混合相FET晶体管具有沉积在源极区之上的金属-绝缘体相变材料层，如上所述。如图15中所示，混合相晶体管的等效电路1500包括连接至负载电阻1502的金属-绝缘体相变材料层电阻1501。栅极电极1503经由相变材料层电阻1501和负载电阻1502连接至源极1505。漏极1504连接至栅极电极1503。向漏极1504施加电源电压Vcc。向栅极电极1503施加栅极电压Vg，并且向源极1505施加源极电压Vs。
曲线图1510示出了根据一个实施例的混合相FET晶体管的漏极电流Idsat 1512与栅极电压Vg 1511的关系。曲线图1510中所示，电流电压特性具有接通曲线1515和关断曲线1516。如曲线图1510中所示，当漏极电流大于阈值电流Ithreshold1514并且栅极电压大于阈值电压Vtg时，混合相晶体管接通。当漏极电流大于保持电流Ihold1513时，混合相晶体管以有源模式进行操作。如曲线图1510中所示，混合相变晶体管具有实质上小于0.3V的阈值电压Vtg。如图15中所示，由于集成到晶体管的源极接触区中的金属-绝缘体转变材料，混合相FET晶体管的接通曲线1515具有非常陡直的亚阈值斜率。如图15中所示，由处于绝缘状态下的金属-绝缘体转变材料的高电阻来设置混合相FET晶体管的关断电流；并且由混合相FET晶体管能够驱动的最大电流来设置接通电流。
图16是根据一个实施例的视图1600，其示出了混合相FET晶体管的等效电路1620、以及示出等效电路的一部分的类VO2双端电流电压特性的曲线图。混合相FET晶体管具有沉积在源极区之上的金属-绝缘体相变材料层，如上所述。混合相晶体管的等效电路1610包括连接至负载电阻Rload1611的金属-绝缘体相变材料层电阻(“VO2”)。栅极电极1613经由相变材料层电阻和负载电阻连接至源极1614。漏极1612连接至栅极电极1503。向漏极1612施加电源电压Vcc。向栅极电极1613施加栅极电压Vg。向相变材料膜施加电压使所述膜从高电阻(绝缘状态)转变为低电阻(金属化状态)。
曲线图示出了混合相FET晶体管的等效电路的一部分1611的漏极电流Id 1602与源极电压Vs 1601的关系。电流电压特性具有关断电流曲线1608和接通电流曲线1607。由保持源极电压Vhs 1605、保持电流1606、阈值源极电压Vts和阈值电流Ih 1604限定了电流电压特性。如曲线图上所示，Ih以上的电流电压特性的接通曲线1607的斜率1603被Rload固定。如曲线图中所示，由Rload所确定的混合相FET晶体管的接通电流大于1×10-3mA。由处于绝缘状态下的金属-绝缘体转变材料的高电阻所设置的混合相FET晶体管的关断电流极小(小于1×10-8mA)。由于集成到晶体管的源极接触区中的金属-绝缘体转变材料，混合相FET晶体管的接通曲线1607具有非常陡直的亚阈值斜率。
图17是根据一个实施例的视图1700，其示出了混合相FET晶体管的等效电路1701、示出针对晶体管的阈值电压利用金属-绝缘体相变材料层进行模拟的混合相FET晶体管的一组漏极电流与源极电压的关系特性的曲线图1702、以及示出模拟的混合相FET的漏极饱和电流与栅极电压的关系特性的曲线图1703。混合相FET晶体管具有沉积在源极区之上的金属-绝缘体相变材料层，如上所述。混合相晶体管的等效电路1701包括连接至负载电阻Rload 1708的金属-绝缘体相变材料层电阻(“VO2”)1707。栅极电极1705经由相变材料层电阻1707和负载电阻1708连接至源极1704。漏极1706连接至栅极电极1705。向漏极1706施加电源电压Vcc。向栅极电极1705施加栅极电压Vg。向相变材料膜施加电压使所述膜从高电阻(绝缘状态)转变为低电阻(金属化状态)。
曲线图1702示出了在不同的栅极电压(例如，从Vg＝-0.2V到Vg＝+1.5V)下的混合相FET晶体管的一组漏极电流Id 1712与源极电压Vs1711的关系特性。金属-绝缘体相变材料集成到晶体管的源极区中，以使处于接通状态下的晶体管具有大于0.001A的漏极电流，并且处于关断状态下的晶体管具有小于1×10-8A的极小的漏电流，如曲线图1702中所示。
曲线图1703示出了根据一个实施例的混合相FET晶体管的漏极电流Idast与栅极电压Vg的关系。如曲线图1703中所示，电流电压特性具有约100nA/μm的关断电流Ioff和约0.14mA/μm的接通电流Ion。如曲线图1703中所示，由于集成到晶体管的源极接触区中的金属-绝缘体转变材料和实质上小于0.3V的阈值电压Vtg，混合相FET晶体管的电流电压特性具有非常陡直的亚阈值斜率。
图18示出了根据一个实施例的计算设备1800。计算设备1800容纳主板1802。主板1802可以包括多个部件，包括但不限于处理器1804和至少一个通信芯片1806。处理器1804与主板1802物理和电耦合。在一些实施方式中，至少一个通信芯片也与主板1802物理和电耦合。在其它实施方式中，至少一个通信芯片1806是处理器1804的一部分。
取决于其应用，计算设备1800可以包括其它部件，所述其它部件可以或可以不与主板1802物理和电耦合。这些其它部件包括但不限于诸如易失性存储器1808(例如，DRAM)、非易失性存储器1810(例如，ROM)、闪速存储器之类的存储器、图形处理器1812、数字信号处理器(未示出)、密码处理器(未示出)、芯片集1801、天线1816、显示器(例如，触摸屏显示器1817)、屏幕控制器(例如，触摸屏控制器1811)、电池1818、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(例如，功率放大器1809)、全球定位系统(GPS)设备1813、罗盘1814、加速度计(未示出)、陀螺仪(未示出)、扬声器1815、照相机1803、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)，等等)(未示出)。
通信芯片(例如，通信芯片1806)能够进行用于到和来自计算设备1800的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片1806可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1800可以包括多个通信芯片。例如，通信芯片1806可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且通信芯片1805可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长范围的无线通信。
在至少一些实施例中，计算设备1800的处理器1804包括具有根据本文中所描述的实施例的混合相FET晶体管的集成电路管芯。处理器的集成电路管芯包括诸如本文中所描述的晶体管或金属互连结构之类的一个或多个器件。术语“处理器”可以指代任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据。在实施例中，根据本文中所描述的实施例，至少一个通信芯片1805和1806还可以包括具有根据实施例的混合相FET晶体管的集成电路管芯封装。
在其它实施方式中，容纳在计算设备1800内的另一个部件可以包含具有根据本文中所描述的实施例的混合相FET晶体管的集成电路管芯封装。根据一种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如本文中所描述的晶体管和金属互连结构。在各种实施方式中，计算设备1800可以是膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字录像机。在其它实施方式中，计算设备1800可以是处理数据的任何其它电子器件。
在前述说明书中，已经参考本发明的特定示例性实施例对本发明的实施例进行了描述。显而易见的是，在不脱离由以下权利要求书所阐述的本发明的实施例的较宽的精神和范围的条件下，可以对本发明做出各种修改。因此，说明书和附图被认为是具有说明性的意义而非限制性的意义。

Claims (25)

1.一种制造电子器件的方法，包括：
将第一绝缘层沉积在晶体管结构之上，所述晶体管结构包括衬底上的器件层之上的栅极电极、以及在所述器件层上、所述栅极电极的相对侧的第一接触区和第二接触区；
在所述第一接触区之上的所述第一绝缘层中形成第一沟槽；以及
将金属-绝缘体相变材料层沉积在所述第一沟槽中。
2.根据权利要求1所述的方法，还包括：
将第一接触层沉积在所述第一接触区之上。
3.根据权利要求1所述的方法，还包括：
将第二接触层沉积在所述金属-绝缘体相变材料层上。
4.根据权利要求1所述的方法，还包括：
在所述第二接触区之上的所述第一绝缘层中形成第二沟槽；以及
将第三接触层沉积在所述第二沟槽中。
5.根据权利要求1所述的方法，其中，所述第一接触区是源极区和漏极区的其中之一。
6.根据权利要求1所述的方法，其中，所述第一绝缘层沉积到所述晶体管结构上，以将所述金属-绝缘体相变材料层嵌入到所述第一接触区中。
7.根据权利要求1所述的方法，还包括：
在所述晶体管结构上的第二绝缘层上形成金属化层，其中，所述第一绝缘层沉积到所述金属化层上，以将所述金属-绝缘体相变材料层嵌入到所述金属化层中。
8.根据权利要求1所述的方法，其中，所述金属-绝缘体相变材料层具有S形电流电压特性。
9.根据权利要求1所述的方法，其中，金属-绝缘体相变材料层包括过渡金属氧化物、ABO3材料或它们的任何组合。
10.一种电子器件，包括：
衬底上的栅极电极；
在所述衬底上、所述栅极电极的相对侧的源极/漏极区的对；
耦合至所述源极/漏极区的对的接触层对；以及
在所述接触层的至少其中之一内形成的金属-绝缘体相变材料层。
11.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层形成于所述两个接触层的仅其中之一中。
12.根据权利要求10所述的电子器件，其中，包含所述金属-绝缘体相变材料层的所述接触层还包括金属化层。
13.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层形成于接近所述金属化层处。
14.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层形成于耦合至所述源极区的所述接触层内。
15.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层形成于耦合至所述漏极区的所述接触层内。
16.根据权利要求10所述的电子器件，其中，在所述栅极电极、所述接触层和所述金属-绝缘体相变材料层周围形成绝缘层。
17.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层形成于接近所述源极/漏极区处。
18.根据权利要求10所述的电子器件，其中，所述金属-绝缘体相变材料层包括过渡金属氧化物、ABO3材料或它们的任何组合。
19.根据权利要求10所述的电子器件，其中，所述衬底包括半导体鳍状物。
20.根据权利要求10所述的电子器件，其中，所述金属化层包括多个金属化层，并且其中，所述金属-绝缘体相变材料层形成于所述多个金属化层内。
21.一种制造电子器件的方法，包括：
将第一绝缘层沉积在晶体管结构之上，所述晶体管结构包括衬底上的鳍状物之上的栅极电极、以及在所述鳍状物上、所述栅极电极的相对侧的第一接触区和第二接触区，所述鳍状物包括三侧；
在所述第一接触区之上的所述第一绝缘层中形成第一沟槽；以及
将金属-绝缘体相变材料层沉积在所述第一沟槽中。
22.根据权利要求21所述的方法，其中，所述栅极电极沉积在所述鳍状物的所述三侧上和周围的栅极电介质层上。
23.根据权利要求21所述的方法，还包括：
将第一接触层沉积在所述第一接触区之上。
24.根据权利要求21所述的方法，还包括：
将第二接触层沉积在所述金属-绝缘体相变材料层上。
25.根据权利要求21所述的方法，还包括：
在所述晶体管结构上的第二绝缘层上形成金属化层。
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